JP2004063731A - 多層配線の形成方法及びその検査方法 - Google Patents
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Abstract
【課題】ビアホールの周囲にクラウンフェンスが生じないように配線溝を形成し、且つビアホール及び配線溝を形成する工程のエッチングによるダメージから下層配線を保護して多層配線の信頼性及び製造歩留まりを向上できるようにする。
【解決手段】半導体基板１１上の第１の層間絶縁膜１２に下層配線１３をパターニングした後、エッチング停止層１４及び第２の層間絶縁膜１５及び反射防止膜１６を順次堆積する。次に、第２の層間絶縁膜１５に孔部１５ａ及び配線溝１５ｂを順次パターニングする。このとき、下層配線１３が露出しないようにエッチング条件を設定してエッチング停止層１４に凹部１４ａを形成する。次に、孔部１５ａの下側に位置するエッチング停止層１４を除去し、続いて下層配線１３を露出した後にビアコンタクト２０ａ及び上層配線２０ｂを形成する。
【選択図】 図２
【解決手段】半導体基板１１上の第１の層間絶縁膜１２に下層配線１３をパターニングした後、エッチング停止層１４及び第２の層間絶縁膜１５及び反射防止膜１６を順次堆積する。次に、第２の層間絶縁膜１５に孔部１５ａ及び配線溝１５ｂを順次パターニングする。このとき、下層配線１３が露出しないようにエッチング条件を設定してエッチング停止層１４に凹部１４ａを形成する。次に、孔部１５ａの下側に位置するエッチング停止層１４を除去し、続いて下層配線１３を露出した後にビアコンタクト２０ａ及び上層配線２０ｂを形成する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、下層配線と上層配線とがビアコンタクトにより接続された多層配線の形成方法及びその検査方法に関し、特に層間絶縁膜に形成したビアホール及び配線溝に同一の導電性材料を埋め込むことによりビアコンタクトと上層配線とを形成するデュアルダマシン法を用いた多層配線の形成方法及びその検査方法に関する。
【０００２】
【従来の技術】
従来、半導体集積回路装置等に用いる高密度の配線として、下層配線と上層配線とがビアコンタクトにより接続された多層配線が用いられている。このような多層配線を形成する技術には、下層配線の上にビアコンタクトと上層配線と同時に埋め込み形成することにより多層配線を形成するデュアルダマシン法が知られている。
【０００３】
以下、従来のデュアルダマシン法を用いた多層配線の形成方法について図面を参照しながら説明する。
【０００４】
図５（ａ）〜図５（ｃ）、図６（ａ）、図６（ｂ）、図７（ａ）及び図７（ｂ）は、従来の多層配線の形成方法における工程順の断面構成を示している。
【０００５】
まず、図５（ａ）に示すように、集積回路素子が形成された半導体基板１０１の上に、第１の層間絶縁膜１０２を形成し、フォトリソグラフィ法及びドライエッチング法を用いて下層配線形成領域を開口し、スパッタ法又は金属めっき法を用いて下層配線形成領域に銅を堆積した後、化学機械的研磨（ＣＭＰ：ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて第１の層間絶縁膜１０２が露出するまで研磨することにより、第１の層間絶縁膜１０２の上部に銅からなる下層配線１０３を形成する。
【０００６】
次に、図５（ｂ）に示すように、プラズマ化学気相堆積（プラズマＣＶＤ）法により、窒化シリコンからなるエッチング停止層１０４及び酸化シリコンからなる第２の層間絶縁膜１０５を順次堆積する。
【０００７】
続いて、スピンコート法により、第２の層間絶縁膜１０５の上に有機材料からなる第１の反射防止膜１０６を形成する。
【０００８】
次に、図５（ｃ）に示すように、フォトリソグラフィ法を用いて第１のレジストパターン１０７を形成した後、形成した第１のレジストパターン１０７をマスクとしたドライエッチング法により、第１の反射防止膜１０６及び第２の層間絶縁膜１０５を順次エッチングすることにより、第２の層間絶縁膜１０５に孔部１０５ａを形成する。
【０００９】
次に、図６（ａ）に示すように、アッシングにより第１のレジストパターン１０７及び第１の反射防止膜１０６を順次除去し、続いて第２の層間絶縁膜１０５の表面を洗浄した後、スピンコート法により有機材料からなる第２の反射防止膜１０８を孔部１０５ａの内部を充填するように形成する。
【００１０】
次に、図６（ｂ）に示すように、フォトリソグラフィ法を用いて第２のレジストパターン１０９を形成した後、形成した第２のレジストパターン１０９をマスクとしたドライエッチング法により、第２の反射防止膜１０８及び第２の層間絶縁膜１０５を順次パターニングして配線溝１０５ｂを形成する。
【００１１】
ここで、孔部１０５ａに充填された第２の反射防止膜１０８のエッチング速度が第２の層間絶縁膜１０５のエッチング速度と比べて遅いことにより、孔部１０５ａに充填された第２の反射防止膜１０８が孔部１０５ａの下側に位置する下層配線１０３及びエッチング停止層１０４を配線溝１０５ｂ形成時のダメージから保護する。
【００１２】
なお、配線溝１０５ｂを形成する際に、第２の層間絶縁膜１０５における第２の反射防止膜１０８と接する領域がエッチング除去されず、配線溝１０５ｂにおける孔部１０５ａの周囲に突起状のエッチング残渣としてクラウンフェンス１０５ｃが生じることがある。
【００１３】
次に、図７（ａ）に示すように、アッシングにより第２の反射防止膜１０８及び第２のレジストパターン１０９を除去し、続いて第２の層間絶縁膜１０５の表面を洗浄した後、第２の層間絶縁膜１０５をマスクとしたドライエッチング法により、孔部１０５ａの下に露出したエッチング停止層１０４を除去して下層配線１０３を露出する。これにより、エッチング停止層１０４及び第２の層間絶縁膜１０５を貫通して下層配線１０３まで達するビアホールが形成される。
【００１４】
次に、図７（ｂ）に示すように、スパッタ法又は金属めっき法を用いて、第２の層間絶縁膜１０５の上に孔部１０５ａ及び配線溝１０５ｂを充填するように銅からなる金属膜１１０を堆積する。その後、ＣＭＰ法により、第２の層間絶縁膜１０５が露出するまで銅を研磨することにより、孔部１０５ａに位置する金属膜１１０をビアコンタクト１１０ａとし、配線溝１０５ｂに位置する金属膜１１０を上層配線１１０ｂとする多層配線が形成される。
【００１５】
また、第１の従来例の図６（ｂ）に示すクラウンフェンス１０５ｃの発生を防止する試みとして、孔部１０５ａの下部に有機膜を形成した後に配線溝を形成する半導体装置の製造方法が知られている。
【００１６】
以下、第２の従来例として、孔部１０５ａの下部に有機膜を形成した後に配線溝を形成する多層配線の形成方法について図面を参照しながら説明する。
【００１７】
図８（ａ）及び図８（ｂ）は、第２の従来例の多層配線の形成方法における工程順の断面構成を示している。なお、図８において、第１の従来例と同一の部材については同一の符号を付すことにより説明を省略する。
【００１８】
第２の従来例では、まず、第１の従来例の図５（ａ）〜図５（ｃ）に示す工程と同様にして第２の層間絶縁膜１０５に孔部１０５ａを形成する。
【００１９】
次に、図８（ａ）に示すように、第１のレジストパターン１０７を除去し、続いて第２の層間絶縁膜１０５の表面を洗浄した後、スピンコート法により孔部１０５ａの内部を充填するように第１の反射防止膜１０６上の全面にわたって有機材料を塗布し、全面エッチングを行って孔部１０５ａの底部に有機材料からなる有機膜１１１を形成する。ここで、有機膜１１１は次の配線溝１０５ｂを形成する工程におけるエッチングのダメージから下層配線１０３を保護する。
【００２０】
次に、図８（ｂ）に示すように第２のレジストパターン１０９をマスクとしたドライエッチング法により配線溝１０５ｂを形成する。
【００２１】
その後、図７（ａ）及び図７（ｂ）に示す工程と同様にして孔部１０５ａ及び配線溝１０５ｂに銅を堆積することにより多層配線を形成する。
【００２２】
第２の従来例では、配線溝１０５ｂ形成領域となる孔部１０５ａの上部に有機膜が充填されないため、クラウンフェンスを生じることなく配線溝１０５ｂを形成できる。
【００２３】
【発明が解決しようとする課題】
しかしながら、前記第１の従来例に係る多層配線の形成方法によると、配線溝１０５ｂを形成する工程において、下層配線１０３をエッチングのダメージから保護するために孔部１０５ａに有機材料を充填するため、配線溝１０５ｂにおける孔部１０５ａと接する領域にクラウンフェンス１０５ｃが生じるので、上層配線１１０ｂとビアコンタクト１１０ａとの間の抵抗が増加する。さらに、クラウンフェンス１０５ｃの大きさによっては上層配線１１０ｂとビアコンタクト１１０ａとが電気的に分離された状態となる。このように、第１の従来例の多層配線の形成方法によると、多層配線の信頼性が低下すると共に製造歩留まりが低下するという問題を有している。
【００２４】
これに対し、第２の従来例に係る多層配線の形成方法を用いてクラウンフェンスが生じないように配線溝１１０ｂを形成する場合には、製造工程が増加するため製造コストが増大するという問題が生じる。
【００２５】
また、第１及び第２の従来例では、孔部１０５ａの下側に位置するエッチング停止層１０４を除去してビアホールを形成する工程において、表面に露出した下層配線１０３がエッチング時のプラズマガスにより腐食され、多層配線の信頼性が低下するという問題をも有している。
【００２６】
本発明は、前記従来の問題を解決し、クラウンフェンスが生じないように配線溝を形成し、且つビアホール及び配線溝を形成する工程のエッチングによるダメージから下層配線を保護して多層配線の信頼性及び製造歩留まりを向上できるようにすることを目的とする。
【００２７】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、層間絶縁膜に孔部と配線溝とを形成する工程において、下層配線の上部のエッチング停止層を、下層配線が露出しないようにエッチングする構成とする。
【００２８】
具体的に、本発明の多層配線の形成方法は、第１の絶縁膜の上部に下層配線を形成した後、該下層配線の上を含む第１の絶縁膜上に第２の絶縁膜と第３の絶縁膜とを順次形成する第１の工程と、第３の絶縁膜における下層配線の上側に孔部を形成する第２の工程と、第３の絶縁膜の上部に孔部の上部を含むように配線溝を形成すると共に、第２の絶縁膜における孔部の下側部分の膜厚を下層配線が露出しないように小さくする第３の工程と、第２の絶縁膜における孔部の下側部分を除去して下層配線を露出する第４の工程と、孔部及び配線溝に導電膜を埋め込むことにより、上層配線及び該上層配線と下層配線とを電気的に接続する接続部を形成する第５の工程とを備えている。
本発明の多層配線の形成方法によると、孔部の上部を含む第３の絶縁膜の上部に配線溝を形成すると共に、孔部の下側に位置する第２の絶縁膜の膜厚を下層配線が露出しないように小さくする工程を備えているため、孔部及び配線溝を形成する工程では、第２の絶縁膜により下層配線を保護することができ、下層配線を保護するための有機膜を第３の絶縁膜の孔部に充填しないので、配線溝にクラウンフェンスが生じることがない。また、第２の絶縁膜における孔部の下側部分を除去して下層配線を露出する工程において、エッチング装置の電力を小さくしてエッチング停止層を除去することにより、下層配線がエッチングによって受けるダメージが低減される。従って、製造コストを増大させることなく、多層配線の信頼性及び製造歩留まりを向上することができる。
【００２９】
本発明の多層配線の形成方法において、第２の工程は、第２の絶縁膜における孔部の下側部分の膜厚を小さくする工程を含んでいることが好ましい。
【００３０】
本発明の多層配線の形成方法において、第２の絶縁膜及び第３の絶縁膜はそれぞれ窒化シリコン及び酸化シリコンからなり、第２の工程において、孔部はフルオロカーボンガスと酸素ガスとを含む第１のエッチングガスを用いたドライエッチング法によって形成し、第３の工程において、配線溝はフルオロカーボンガスと酸素ガスとを含む第２のエッチングガスを用いたドライエッチング法によって形成することが好ましい。このようにすると、エッチングガスの組成を調整して窒化シリコンと酸化シリコンとのエッチング選択比の値を適宜設定することにより、下層配線を露出しないように第２の絶縁膜の膜厚を小さくすることができる。
【００３１】
本発明の多層配線の形成方法において、第２の工程は、第１のエッチングガスにおける酸素ガスに対するフルオロカーボンガスの比及びフルオロカーボンガスにおけるフッ素に対する炭素の比の値をそれぞれ調整することにより、第２の絶縁膜における孔部の下側部分のエッチング深さを調節することが好ましい。このようにすると、孔部を形成する工程において第３の絶縁膜をオーバーエッチングするようにエッチング時間を設定する際に、エッチングガスの窒化シリコンに対する酸化シリコンのエッチング選択比の値により第２の絶縁膜がエッチングされる深さを設定することができる。
【００３２】
本発明の多層配線の形成方法において、第３の工程は、第２のエッチングガスにおける酸素ガスに対するフルオロカーボンガスの比及びフルオロカーボンガスにおけるフッ素に対する炭素の比の値をそれぞれ調整することにより、第２の絶縁膜における孔部の下側部分のエッチング深さを調節することが好ましい。このようにすると、配線溝を形成する工程において、第３の絶縁膜をオーバーエッチングするようにエッチング時間を設定する際に、エッチングガスの窒化シリコンに対する酸化シリコンのエッチング選択比の値と配線溝の深さとに応じて第２の絶縁膜がエッチングされる深さを設定することができる。これにより、第３の工程によって下層配線が露出しないように配線溝を形成することができる。
【００３３】
本発明の多層配線の形成方法は、第１の工程と第２の工程との間に、第２の絶縁層の上の全面にわたって反射防止膜を形成する工程をさらに備え、第２の工程は、反射防止膜における孔部が形成される領域を除去する工程を含み、第３の工程は、反射防止膜における配線溝が形成される領域を除去する工程を含むことが好ましい。このようにすると、孔部及び配線溝のパターニングの精度が向上する。
【００３４】
本発明の多層配線の形成方法において、反射防止膜は、膜厚が第２の絶縁膜の膜厚よりも小さい酸化窒化シリコンからなり、第３の工程において、反射防止膜は、エッチング装置における下部電極温度が３０℃以上の条件でエッチングすることにより除去することが好ましい。このようにすると、窒化シリコンに対する酸化窒化シリコンのエッチング選択比の値が１よりも大きくなるため、窒化シリコンを用いて第２の絶縁膜を形成した場合に下層配線が露出することがない。
【００３５】
本発明の多層配線の形成方法の第４の工程において、下層配線は、エッチング装置のバイアス電力が５００Ｗ以下の条件でエッチングすることにより露出することが好ましい。このようにすると、第２の絶縁膜を確実に除去することができ、さらに孔部の下側に露出した下層配線に与えるダメージを低減することができる。
【００３６】
本発明の多層配線の検査方法は、第１の絶縁膜の上部に下層配線を形成した後、該下層配線の上を含む第１の絶縁膜上に全面にわたって第２の絶縁膜と第３の絶縁膜とを順次形成する第１の工程と、第３の絶縁膜における下層配線の上側に孔部を形成する第２の工程と、第３の絶縁膜の上部に孔部の上部を含むように配線溝を形成すると共に、孔部の下側部分の膜厚を下層配線が露出しないように小さくする第３の工程と、第２の絶縁膜における孔部の下側部分を除去して下層配線を露出する第４の工程と、孔部及び配線溝に導電膜を埋め込むことにより、上層配線及び該上層配線と下層配線とを電気的に接続する接続部を形成する第５の工程とを備えた多層配線の形成方法により形成される多層配線の検査方法を対象とし、第１の絶縁膜の上部に検査用下層配線を形成した後、該検査用下層配線の上を含む第１の絶縁膜上に全面にわたって第２の絶縁膜と第３の絶縁膜とを順次形成する工程と、第２の工程と同一の形成方法により、第３の絶縁膜における検査用下層配線の上側に検査用孔部を形成する工程と、第３の工程と同一の形成方法により、第３の絶縁膜の上部に孔部の上部を含むように検査用配線溝を形成する工程と、検査用孔部及び検査用配線溝に導電膜を埋め込むことにより、それぞれ検査用電極及び検査用上層配線を形成する工程と、検査用下層配線及び検査用上層配線に所定の電圧を印加することにより、検査用下層配線と検査用上層配線との間が導通するか否かを検査する工程と、検査用下層配線と検査用上層配線との間が導通しない場合には第３の工程により下層配線が露出しないと判定し、且つ検査用下層配線と検査用上層配線との間が導通する場合には第３の工程により下層配線が露出すると判定する工程とを備えている。
【００３７】
本発明の多層配線の検査方法によると、検査用下層配線と検査用上層配線との間が導通しない場合には第３の工程により下層配線が露出しないと判定し、検査用下層配線と検査用上層配線との間が導通する場合には第３の工程により下層配線が露出すると判定する工程を備えているため、下層配線が露出すると判定された場合にはエッチング条件を再設定することにより、第３の工程において下層配線が確実に露出しないように配線溝を形成することができ、多層配線の信頼性を確保することができる。
【００３８】
本発明の多層配線の検査方法において、検査用電極は、検査用下層配線と検査用上層配線との間に並列に配置されていることが好ましい。このようにすると、並列に配列された複数の検査用電極のうちの１つが下層配線と接続されている場合には検査用下層配線と検査用上層配線とが導通するため、多層配線の形成工程に生じる異常を容易に且つ感度良くで検出できる。
【００３９】
【発明の実施の形態】
以下、本発明の一実施形態に係る多層配線の形成方法について図面を参照しながら説明する。図１（ａ）〜図１（ｃ）及び図２（ａ）〜図２（ｃ）は本実施形態の多層配線の形成方法における工程順の断面構成を示している。
【００４０】
まず、図１に示すように、例えば、素子電極を有する半導体集積回路（図示せず）が形成された半導体基板１１上の全面に酸化シリコンからなる第１の層間絶縁膜１２を形成し、フォトリソグラフィ法及びドライエッチング法を用いて、素子電極の上側を開口するように下層配線形成領域をパターニングし、パターニングした下層配線形成領域にスパッタ法又は金属めっき法を用いて例えば銅を埋め込んだ後、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて第１の層間絶縁膜１２が露出するまで研磨することにより、第１の層間絶縁膜１２の上部に素子電極と接続される下層配線１３を形成する。
【００４１】
次に、図１（ｂ）に示すように、プラズマ化学気相堆積（プラズマＣＶＤ）法により、膜厚が約１５０ｎｍの窒化シリコンからなるエッチング停止層１４、膜厚が約７００ｎｍの酸化シリコンからなる第２の層間絶縁膜１５及び膜厚が約８０ｎｍの酸化窒化シリコンからなる反射防止膜１６を順次堆積する。
【００４２】
次に、図１（ｃ）に示すように、フォトリソグラフィ法を用いて配線部の上部に開口部を有する第１のレジストパターン１７を形成した後、エッチングガスにフルオロカーボンガスと酸素ガスとの混合ガスを用いたドライエッチング法により、第１のレジストパターン１７をマスクとして反射防止膜１６及び第２の層間絶縁膜１５を順次エッチングして第２の層間絶縁膜１５に孔部１５ａを設ける。
【００４３】
孔部１５ａを形成する工程において、第１のレジストパターン１７の形成時の面積に対する開口部の面積の比率（マスク開口率）が約１パーセントと極めて小さいため、プラズマ発光の強度変化によりエッチング終点を検出することが困難である。このような低開口率のエッチングではエッチング時間の調整によりエッチングの深さを調節する。ここでは、第２の層間絶縁膜１５が確実に除去されるように、エッチング停止層１４の上部をもエッチングする設定としており、エッチング停止層１４に凹部１４ａが形成される。
【００４４】
ここで、孔部１５ａを形成する工程において、凹部１４ａの深さが３０ｎｍよりも小さくなるように、エッチング条件を設定する。具体的には、第２の層間絶縁膜１５が確実に除去されるように、第２の層間絶縁膜１５及び反射防止膜１６の膜厚のばらつきとエッチング速度のばらつきとを考慮して、第２の層間絶縁膜１５が約３００ｎｍの深さ分だけオーバーエッチングされるようにエッチング時間を設定し、また、窒化シリコンに対する酸化シリコンのエッチング選択比の値が１０よりも大きくなるようにエッチングガスの組成を設定する。これにより、エッチング停止層１４がエッチングされる深さは３０ｎｍよりも小さくなる。
【００４５】
次に、図２（ａ）に示すように、アッシングにより第１のレジストパターン１７を除去し、続いて第２の層間絶縁膜１５の表面を洗浄した後、フォトリソグラフィ法により、反射防止膜１６の上に第２のレジストパターン１８を形成する。その後、エッチングガスにフルオロカーボンガスと酸素ガスとの混合ガスを用いたドライエッチング法により、第２のレジストパターン１８をマスクとして反射防止膜１６及び第２の層間絶縁膜１５を順次パターニングして、反射防止膜１６の上面からの深さが約４００ｎｍの配線溝１５ｂを設ける。
【００４６】
ここで、配線溝１５ｂを形成する工程において、孔部１５ａの下部に露出するエッチング停止層１４もまたエッチングされるため、エッチング停止層１４の凹部１４ａの深さは図１（ａ）に示す工程よりもさらに大きくなる。このとき、凹部１４ａの深さが１５０ｎｍよりも小さくなるように、即ち、下層配線１３の上部が露出しないようにエッチング条件を設定する。
【００４７】
具体的に、配線溝１５ｂを形成する工程のうち、反射防止膜１６をエッチングする工程では、エッチングガスにフルオロカーボンガスと酸素ガスとの混合ガスを用い、エッチング装置の下部電極温度を３０℃以上とする。これにより、窒化シリコンに対する酸化窒化シリコン及び酸化シリコンのエッチング選択比の値が１よりも大きくなる。ここで、膜厚が約８０ｎｍの反射防止膜１６を完全にエッチングされるように第２の層間絶縁膜１５が約２０ｎｍの深さ分だけオーバーエッチングされるようにエッチング時間を設定する。従って、酸化窒化シリコンの酸化シリコンに対するエッチング選択比の値が１よりも大きいので、このときエッチング停止層１４の凹部１４ａがエッチングされる深さは１００ｎｍよりも小さい。
【００４８】
さらに、配線溝１５ｂを形成する工程のうち、第２の層間絶縁膜１５をエッチングする工程では、エッチングガスにフルオロカーボンガスと酸素ガスとの混合ガスを用い、エッチング選択比の値が１５よりも大きくなるように設定する。ここで、前述の反射防止膜１６を形成する工程により、配線溝形成領域は反射防止膜１６の上面から約１００ｎｍの深さにまでエッチングされているため、第２の層間絶縁膜１５を約３００ｎｍの深さ分だけエッチングして深さが約４００ｎｍの配線溝１５ｂを形成する。従って、エッチング停止層１４の凹部１４ａがエッチングされる深さが２０ｎｍよりも小さくなる。
【００４９】
このように、配線溝１５ｂを形成する工程では、エッチング停止層１４の凹部１４ａがエッチングされる深さは１２０ｎｍよりも小さくなり、前述の孔部１５ａ形成工程によりエッチングされた深さと合計すると、凹部１４ａの深さは１５０ｎｍよりも小さい。つまり、孔部１５ａ及び配線溝１５ｂを形成する工程において、孔部１５ａの下側に位置するエッチング停止層１４の膜厚が順次小さくされ、下層配線１３の上側はエッチング停止層１４の凹部１４ａにより覆われた状態となる。
【００５０】
次に、図２（ｂ）に示すように、アッシングにより第２のレジストパターン１８を除去し、続いて第２の層間絶縁膜１５の表面を洗浄した後、フルオロカーボンガスと酸素ガスとの混合ガスをエッチングガスとして用い、第２の層間絶縁膜１５をマスクとしたドライエッチング法により、孔部１５ａの下部に露出したエッチング停止層１４を除去する。これにより、凹部１４ａを下層配線１３まで貫通し、貫通した凹部１４ａと孔部１５ａとによりビアホール１９が形成される。
【００５１】
ここで、孔部１５ａの下部に露出したエッチング停止層１４を完全に除去する工程により、下層配線１３がプラズマ化したエッチングガスに曝されるが、エッチング装置のバイアス電力値を５００Ｗ以下に設定することにより、下層配線１３に生じるダメージを低減することができ、下層配線１３の腐食を防止することができる。
【００５２】
次に、図２（ｃ）に示すように、スパッタ法又は金属めっき法を用いて孔部１５ａ及び配線溝１５ｂの内側を含む第２の層間絶縁膜１５の上の全面にわたってＣｕからなる導電膜２０を形成した後、ＣＭＰ法により第２の層間絶縁膜１５が露出するまで導電膜２０をエッチングする。これにより、ビアホール１９に形成された導電膜２０が配線同士を接続するビアコンタクト２０ａとなり、配線溝１５ｂに形成された導電膜２０が上層配線２０ｂとなる。
【００５３】
その後、図示はしないが、必要に応じて図１（ｂ）、図１（ｃ）及び図２（ａ）〜図２（ｃ）に示す工程を繰り返すことにより所望の多層配線を形成することができる。また、続いて、ボンディングパッド等を形成すると多層配線の形成された半導体装置として用いることができる。
【００５４】
以下、前述の形成方法において、所定のエッチング選択比を実現するためのエッチングガスの組成について図面を参照しながら説明する。
【００５５】
図３は本発明の一実施形態に係る多層配線の形成工程に用いるエッチングガスの混合比とエッチング選択比との関係及びエッチングガスの成分として用いるフルオロカーボンガスの組成とエッチング選択比との関係を示すグラフである。図３において、横軸はフルオロカーボンガスにおけるフッ素原子に対する炭素原子の組成比（Ｃ／Ｆ比）の値を表し、縦軸は、窒化シリコンに対する酸化シリコンのエッチング選択比の値を示している。また、エッチングガスにおける酸素ガスに対するフルオロカーボンガスの混合比（フルオロカーボン／酸素比）の値を変化した場合のエッチング選択比の値の変化を示している。
【００５６】
図３に示すように、窒化シリコンに対する酸化シリコンのエッチング選択比の値は、Ｃ／Ｆ比の値が大きくなるほど上昇し、且つフルオロカーボン／酸素比の値が大きくなるほど上昇する。特に、フルオロカーボンのＣ／Ｆ比の値が０．６以上で且つエッチングガスのフルオロカーボン／酸素比の値が０．７以上であるとエッチング選択比の値は１０よりも大きく、フルオロカーボンのＣ／Ｆ比の値が０．６以上で且つエッチングガスのフルオロカーボン／酸素比の値が０．８以上であるとエッチング選択比の値は１５よりも大きい。
【００５７】
従って、図１（ｃ）に示す孔部１５ａ形成工程におけるエッチングは、Ｃ／Ｆ比の値が０．６以上のフルオロカーボンガスと酸素ガスとを、酸素ガスに対するフルオロカーボンガスの比の値が０．７以上となるようにエッチング選択比の値を１０よりも大きくすることができる。
【００５８】
また、図２（ａ）に示す配線溝１５ｂ形成工程のうちの第２の層間絶縁膜１５に対するエッチングは、Ｃ／Ｆ比の値が０．６以上のフルオロカーボンガスと酸素ガスとを、酸素ガスに対するフルオロカーボンガスの比の値が０．８以上となるように混合したエッチングガスを用いて行うことにより、エッチング選択比の値を１５よりも大きくすることができる。
【００５９】
以上説明したように、本実施形態の多層配線の形成方法によると、エッチング停止層１４の上に形成された第２の層間絶縁膜１５にビアホール１９となる孔部１５ａと配線溝１５ｂとを形成する工程において、エッチング停止層１４がエッチングされる深さを下層配線１３が露出しないように小さくすることにより、有機材料を孔部１５ａに充填することなく下層配線１３をダメージから保護することができるため、配線溝１５ｂにクラウンフェンスが生じることがなく、信頼性の高い多層配線を形成することができる。
【００６０】
また、エッチング停止層１４を除去して孔部１５ａの下側に下層配線１３を露出する工程において、エッチング装置のバイアス電圧を小さくすることにより、エッチング時のプラズマガスによる下層配線１３に対するダメージを小さくすることができる。
【００６１】
なお、本実施形態では、エッチング停止層１４の膜厚を約１５０ｎｍ、第２の層間絶縁膜１５の膜厚を約７００ｎｍ、また反射防止膜１６の膜厚を約８０ｎｍとして形成し、孔部１５ａ及び配線溝１５ｂ形成工程においては、これらの膜厚に合わせて配線溝１５ｂを形成した後に下層配線１３が露出しないようにエッチング条件を設定してエッチング停止層１４の凹部１４ａに対するエッチングの深さを調節したが、各層の膜厚及び配線溝１５ｂの深さが異なる場合であっても、エッチング条件を適宜設定することにより、孔部及び配線溝を形成する工程で下層配線が露出しないように凹部１４ａがエッチングされる深さを調節することが可能である。
【００６２】
また、本実施形態では、反射防止膜１６を第２の層間絶縁膜１５の上に設けることにより、フォトリソグラフィ法によるパターニングを精度良く行うように構成しているが、反射防止膜１６を設けない場合であっても、エッチング停止層１４及び層間絶縁膜１５の膜厚と配線溝１５ｂの深さに応じてエッチング条件を適宜設定することにより、孔部及び配線溝を形成する工程で下層配線が露出しないように凹部１４ａがエッチングされる深さを調節すればよい。
【００６３】
（多層配線の検査方法）
前述の一実施形態に係る多層配線の形成方法において、下層配線１３の表面がダメージを受けて信頼性を低下することを防止するためには、図２（ｂ）に示す工程でエッチング停止層１４を完全に除去するよりも前の工程において、凹部１４ａの下部に下層配線１３が露出していないことが重要である。
【００６４】
以下、前述の一実施形態に係る多層配線の形成方法により形成された多層配線の検査方法について図面を参照しながら説明する。
【００６５】
図４は本発明の一実施形態に係る多層配線の形成方法により形成された多層配線の検査方法に用いる検査用配線を示している。なお、図４において、図１（ａ）〜図１（ｃ）及び図２（ａ）〜図２（ｃ）と同一の部材については同一の符号を付すことにより説明を省略する。
【００６６】
図４に示すように、本実施形態の検査方法に用いる検査用配線として、半導体基板１１の上に検査用下層配線２１が形成されており、第２の層間絶縁膜１５の孔部１５ａ及びエッチング停止層１４の凹部１４ａには検査用電極２２ａが、配線溝１５ｂには検査用上層配線２２ｂがそれぞれ形成されている。
【００６７】
ここで、検査用電極２２ａは、検査用下層配線２１と検査用上層配線２２ｂとが並列の配列を有するように配置されている。
【００６８】
図４に示す検査用配線の形成方法は、まず、図１（ａ）に示す工程と同様にして、下層配線１３に換えて検査用下層配線２１を形成し、続いて図１（ｂ）及び図１（ｃ）に示す工程と同様にしてエッチング停止層１４、第２の層間絶縁膜１５及び反射防止膜１６を順次堆積し、第２の層間絶縁膜１５に検査用電極２１ｂを形成する領域として孔部１５ａを形成する。ここで、孔部１５ａは、図１（ｃ）に示す工程と同じエッチング条件でエッチングすることにより検査用電極２２ａが形成される領域としてパターニングする。
【００６９】
次に、図２（ａ）に示す工程と同様にして、同じエッチング条件で第２の層間絶縁膜の上部をエッチングすることにより、検査用上層配線２２ｂを形成する領域として配線溝１５ｂを形成した後、図２（ｃ）に示す工程と同様にして孔部１５ａ及び配線溝１５ｂの上に銅からなる導電膜２２を形成して検査用電極２２ａ及び検査用上層配線２２ｂを形成する。
【００７０】
本実施形態の多層配線の検査方法は、まず、前述のように検査用配線を形成し、次に、検査用下層配線２１と検査用上層配線２２ｂとに所定の電圧を印加して検査用下層配線２１と検査用上層配線２２ｂとの間が導通するか否かを検査し、導通しない場合には、前述の多層配線の形成方法における配線溝１５ｂを形成する工程のエッチング条件では下層配線１３が露出しないと判定し、導通する場合には前述の多層配線の形成方法における配線溝１５ｂを形成する工程のエッチング条件では下層配線１３が露出すると判定する。
【００７１】
ここで、検査用電極２２ａは、検査用下層配線２１と検査用上層配線２２ｂとの間に並列に配列されているため、検査用電極２２ａの下部のエッチング停止層１４に少なくとも１箇所で検査用下層配線２１が露出している場合には、検査用下層配線２１と検査用上層配線２２ｂとの間が導通する。
【００７２】
従って、多層配線形成工程において、エッチング条件の不適合や膜厚のばらつき等の影響により下層配線１３が露出するという異常を高い感度で短時間に検出することが可能である。
【００７３】
以上説明したように、本実施形態の多層配線の検査用配線によると、前述の多層配線の形成方法と同一の工程を用いて検査用配線を形成し、その導通を調べることにより、エッチング停止層１４を段階的にエッチングして配線溝１５ｂ形成後に孔部１５ａの下部に下層配線１３が露出しないように正常に行われたか否かを確認することができ、異常が検出された場合にはエッチング条件を再設定することにより、下層配線１３の信頼性を確保することができる。
【００７４】
なお、本実施形態において、下層配線１３は、半導体基板１１上に形成された集積回路素子の素子電極に接続されると説明したが、これに限られず、半導体基板１１上に形成された他の配線と接続されていてもよい。
【００７５】
また、下層配線１３、ビアコンタクト２０ａ及び上層配線２０ｂを構成する材料は銅に限られず、例えばアルミニウムやタングステン等の導電性材料を用いてもよい。また、下層配線１３とビアコンタクト２０ａ及び上層配線２０ｂとにそれぞれ異なる導電性材料を用いてもよい。
【００７６】
【発明の効果】
本発明の多層配線の形成方法によると、ビアホールとなる孔部及び配線溝を形成した後にエッチング停止層により下層配線が確実に保護されるため、孔部に有機膜を形成することなく下層配線をエッチングによるダメージから保護することができ、配線溝にクラウンフェンスが生じることがない。また、孔部及び配線溝を形成する工程において、エッチング停止層における孔部の下側部分の膜厚が小さくされるため、孔部の下側の下層配線を露出する工程において、エッチング装置の電力を小さくしてエッチング停止層を除去することができるので、下層配線がエッチングによって受けるダメージが低減される。従って、製造コストを増大させることなく多層配線の信頼性と製造歩留まりとを向上することが可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る多層配線の形成工程を示す工程順の構成断面図である。
【図２】本発明の一実施形態に係る多層配線の形成工程を示す工程順の構成断面図である。
【図３】本発明の一実施形態に係る多層配線の形成工程に用いるエッチングガスの混合比とエッチング選択比との関係及びエッチングガスに用いるフルオロカーボンガスの組成とエッチング選択比との関係を示すグラフである。
【図４】本発明の一実施形態に係る多層配線の形成方法により形成された多層配線を検査するための検査用配線を示す構成断面図である。
【図５】第１の従来例に係る多層配線の形成工程を示す工程順の構成断面図である。
【図６】第１の従来例に係る多層配線の形成工程を示す工程順の構成断面図である。
【図７】第１の従来例に係る多層配線の形成工程を示す工程順の構成断面図である。
【図８】第２の従来例に係る多層配線の形成工程を示す工程順の構成断面図である。
【符号の説明】
１１ 半導体基板
１２ 第１の層間絶縁膜（第１の絶縁膜）
１３ 下層配線
１４ エッチング停止層（第２の絶縁膜）
１４ａ 凹部
１５ 第２の層間絶縁膜（第３の絶縁膜）
１５ａ 孔部
１５ｂ 配線溝
１６ 反射防止膜
１７ 第１のレジストパターン
１８ 第２のレジストパターン
１９ ビアホール
２０ 導電膜
２０ａ ビアコンタクト（接続部）
２０ｂ 上層配線
２１ 検査用下層配線
２２ 導電膜
２２ａ 検査用上層配線
２２ｂ 検査用電極
【発明の属する技術分野】
本発明は、下層配線と上層配線とがビアコンタクトにより接続された多層配線の形成方法及びその検査方法に関し、特に層間絶縁膜に形成したビアホール及び配線溝に同一の導電性材料を埋め込むことによりビアコンタクトと上層配線とを形成するデュアルダマシン法を用いた多層配線の形成方法及びその検査方法に関する。
【０００２】
【従来の技術】
従来、半導体集積回路装置等に用いる高密度の配線として、下層配線と上層配線とがビアコンタクトにより接続された多層配線が用いられている。このような多層配線を形成する技術には、下層配線の上にビアコンタクトと上層配線と同時に埋め込み形成することにより多層配線を形成するデュアルダマシン法が知られている。
【０００３】
以下、従来のデュアルダマシン法を用いた多層配線の形成方法について図面を参照しながら説明する。
【０００４】
図５（ａ）〜図５（ｃ）、図６（ａ）、図６（ｂ）、図７（ａ）及び図７（ｂ）は、従来の多層配線の形成方法における工程順の断面構成を示している。
【０００５】
まず、図５（ａ）に示すように、集積回路素子が形成された半導体基板１０１の上に、第１の層間絶縁膜１０２を形成し、フォトリソグラフィ法及びドライエッチング法を用いて下層配線形成領域を開口し、スパッタ法又は金属めっき法を用いて下層配線形成領域に銅を堆積した後、化学機械的研磨（ＣＭＰ：ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて第１の層間絶縁膜１０２が露出するまで研磨することにより、第１の層間絶縁膜１０２の上部に銅からなる下層配線１０３を形成する。
【０００６】
次に、図５（ｂ）に示すように、プラズマ化学気相堆積（プラズマＣＶＤ）法により、窒化シリコンからなるエッチング停止層１０４及び酸化シリコンからなる第２の層間絶縁膜１０５を順次堆積する。
【０００７】
続いて、スピンコート法により、第２の層間絶縁膜１０５の上に有機材料からなる第１の反射防止膜１０６を形成する。
【０００８】
次に、図５（ｃ）に示すように、フォトリソグラフィ法を用いて第１のレジストパターン１０７を形成した後、形成した第１のレジストパターン１０７をマスクとしたドライエッチング法により、第１の反射防止膜１０６及び第２の層間絶縁膜１０５を順次エッチングすることにより、第２の層間絶縁膜１０５に孔部１０５ａを形成する。
【０００９】
次に、図６（ａ）に示すように、アッシングにより第１のレジストパターン１０７及び第１の反射防止膜１０６を順次除去し、続いて第２の層間絶縁膜１０５の表面を洗浄した後、スピンコート法により有機材料からなる第２の反射防止膜１０８を孔部１０５ａの内部を充填するように形成する。
【００１０】
次に、図６（ｂ）に示すように、フォトリソグラフィ法を用いて第２のレジストパターン１０９を形成した後、形成した第２のレジストパターン１０９をマスクとしたドライエッチング法により、第２の反射防止膜１０８及び第２の層間絶縁膜１０５を順次パターニングして配線溝１０５ｂを形成する。
【００１１】
ここで、孔部１０５ａに充填された第２の反射防止膜１０８のエッチング速度が第２の層間絶縁膜１０５のエッチング速度と比べて遅いことにより、孔部１０５ａに充填された第２の反射防止膜１０８が孔部１０５ａの下側に位置する下層配線１０３及びエッチング停止層１０４を配線溝１０５ｂ形成時のダメージから保護する。
【００１２】
なお、配線溝１０５ｂを形成する際に、第２の層間絶縁膜１０５における第２の反射防止膜１０８と接する領域がエッチング除去されず、配線溝１０５ｂにおける孔部１０５ａの周囲に突起状のエッチング残渣としてクラウンフェンス１０５ｃが生じることがある。
【００１３】
次に、図７（ａ）に示すように、アッシングにより第２の反射防止膜１０８及び第２のレジストパターン１０９を除去し、続いて第２の層間絶縁膜１０５の表面を洗浄した後、第２の層間絶縁膜１０５をマスクとしたドライエッチング法により、孔部１０５ａの下に露出したエッチング停止層１０４を除去して下層配線１０３を露出する。これにより、エッチング停止層１０４及び第２の層間絶縁膜１０５を貫通して下層配線１０３まで達するビアホールが形成される。
【００１４】
次に、図７（ｂ）に示すように、スパッタ法又は金属めっき法を用いて、第２の層間絶縁膜１０５の上に孔部１０５ａ及び配線溝１０５ｂを充填するように銅からなる金属膜１１０を堆積する。その後、ＣＭＰ法により、第２の層間絶縁膜１０５が露出するまで銅を研磨することにより、孔部１０５ａに位置する金属膜１１０をビアコンタクト１１０ａとし、配線溝１０５ｂに位置する金属膜１１０を上層配線１１０ｂとする多層配線が形成される。
【００１５】
また、第１の従来例の図６（ｂ）に示すクラウンフェンス１０５ｃの発生を防止する試みとして、孔部１０５ａの下部に有機膜を形成した後に配線溝を形成する半導体装置の製造方法が知られている。
【００１６】
以下、第２の従来例として、孔部１０５ａの下部に有機膜を形成した後に配線溝を形成する多層配線の形成方法について図面を参照しながら説明する。
【００１７】
図８（ａ）及び図８（ｂ）は、第２の従来例の多層配線の形成方法における工程順の断面構成を示している。なお、図８において、第１の従来例と同一の部材については同一の符号を付すことにより説明を省略する。
【００１８】
第２の従来例では、まず、第１の従来例の図５（ａ）〜図５（ｃ）に示す工程と同様にして第２の層間絶縁膜１０５に孔部１０５ａを形成する。
【００１９】
次に、図８（ａ）に示すように、第１のレジストパターン１０７を除去し、続いて第２の層間絶縁膜１０５の表面を洗浄した後、スピンコート法により孔部１０５ａの内部を充填するように第１の反射防止膜１０６上の全面にわたって有機材料を塗布し、全面エッチングを行って孔部１０５ａの底部に有機材料からなる有機膜１１１を形成する。ここで、有機膜１１１は次の配線溝１０５ｂを形成する工程におけるエッチングのダメージから下層配線１０３を保護する。
【００２０】
次に、図８（ｂ）に示すように第２のレジストパターン１０９をマスクとしたドライエッチング法により配線溝１０５ｂを形成する。
【００２１】
その後、図７（ａ）及び図７（ｂ）に示す工程と同様にして孔部１０５ａ及び配線溝１０５ｂに銅を堆積することにより多層配線を形成する。
【００２２】
第２の従来例では、配線溝１０５ｂ形成領域となる孔部１０５ａの上部に有機膜が充填されないため、クラウンフェンスを生じることなく配線溝１０５ｂを形成できる。
【００２３】
【発明が解決しようとする課題】
しかしながら、前記第１の従来例に係る多層配線の形成方法によると、配線溝１０５ｂを形成する工程において、下層配線１０３をエッチングのダメージから保護するために孔部１０５ａに有機材料を充填するため、配線溝１０５ｂにおける孔部１０５ａと接する領域にクラウンフェンス１０５ｃが生じるので、上層配線１１０ｂとビアコンタクト１１０ａとの間の抵抗が増加する。さらに、クラウンフェンス１０５ｃの大きさによっては上層配線１１０ｂとビアコンタクト１１０ａとが電気的に分離された状態となる。このように、第１の従来例の多層配線の形成方法によると、多層配線の信頼性が低下すると共に製造歩留まりが低下するという問題を有している。
【００２４】
これに対し、第２の従来例に係る多層配線の形成方法を用いてクラウンフェンスが生じないように配線溝１１０ｂを形成する場合には、製造工程が増加するため製造コストが増大するという問題が生じる。
【００２５】
また、第１及び第２の従来例では、孔部１０５ａの下側に位置するエッチング停止層１０４を除去してビアホールを形成する工程において、表面に露出した下層配線１０３がエッチング時のプラズマガスにより腐食され、多層配線の信頼性が低下するという問題をも有している。
【００２６】
本発明は、前記従来の問題を解決し、クラウンフェンスが生じないように配線溝を形成し、且つビアホール及び配線溝を形成する工程のエッチングによるダメージから下層配線を保護して多層配線の信頼性及び製造歩留まりを向上できるようにすることを目的とする。
【００２７】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、層間絶縁膜に孔部と配線溝とを形成する工程において、下層配線の上部のエッチング停止層を、下層配線が露出しないようにエッチングする構成とする。
【００２８】
具体的に、本発明の多層配線の形成方法は、第１の絶縁膜の上部に下層配線を形成した後、該下層配線の上を含む第１の絶縁膜上に第２の絶縁膜と第３の絶縁膜とを順次形成する第１の工程と、第３の絶縁膜における下層配線の上側に孔部を形成する第２の工程と、第３の絶縁膜の上部に孔部の上部を含むように配線溝を形成すると共に、第２の絶縁膜における孔部の下側部分の膜厚を下層配線が露出しないように小さくする第３の工程と、第２の絶縁膜における孔部の下側部分を除去して下層配線を露出する第４の工程と、孔部及び配線溝に導電膜を埋め込むことにより、上層配線及び該上層配線と下層配線とを電気的に接続する接続部を形成する第５の工程とを備えている。
本発明の多層配線の形成方法によると、孔部の上部を含む第３の絶縁膜の上部に配線溝を形成すると共に、孔部の下側に位置する第２の絶縁膜の膜厚を下層配線が露出しないように小さくする工程を備えているため、孔部及び配線溝を形成する工程では、第２の絶縁膜により下層配線を保護することができ、下層配線を保護するための有機膜を第３の絶縁膜の孔部に充填しないので、配線溝にクラウンフェンスが生じることがない。また、第２の絶縁膜における孔部の下側部分を除去して下層配線を露出する工程において、エッチング装置の電力を小さくしてエッチング停止層を除去することにより、下層配線がエッチングによって受けるダメージが低減される。従って、製造コストを増大させることなく、多層配線の信頼性及び製造歩留まりを向上することができる。
【００２９】
本発明の多層配線の形成方法において、第２の工程は、第２の絶縁膜における孔部の下側部分の膜厚を小さくする工程を含んでいることが好ましい。
【００３０】
本発明の多層配線の形成方法において、第２の絶縁膜及び第３の絶縁膜はそれぞれ窒化シリコン及び酸化シリコンからなり、第２の工程において、孔部はフルオロカーボンガスと酸素ガスとを含む第１のエッチングガスを用いたドライエッチング法によって形成し、第３の工程において、配線溝はフルオロカーボンガスと酸素ガスとを含む第２のエッチングガスを用いたドライエッチング法によって形成することが好ましい。このようにすると、エッチングガスの組成を調整して窒化シリコンと酸化シリコンとのエッチング選択比の値を適宜設定することにより、下層配線を露出しないように第２の絶縁膜の膜厚を小さくすることができる。
【００３１】
本発明の多層配線の形成方法において、第２の工程は、第１のエッチングガスにおける酸素ガスに対するフルオロカーボンガスの比及びフルオロカーボンガスにおけるフッ素に対する炭素の比の値をそれぞれ調整することにより、第２の絶縁膜における孔部の下側部分のエッチング深さを調節することが好ましい。このようにすると、孔部を形成する工程において第３の絶縁膜をオーバーエッチングするようにエッチング時間を設定する際に、エッチングガスの窒化シリコンに対する酸化シリコンのエッチング選択比の値により第２の絶縁膜がエッチングされる深さを設定することができる。
【００３２】
本発明の多層配線の形成方法において、第３の工程は、第２のエッチングガスにおける酸素ガスに対するフルオロカーボンガスの比及びフルオロカーボンガスにおけるフッ素に対する炭素の比の値をそれぞれ調整することにより、第２の絶縁膜における孔部の下側部分のエッチング深さを調節することが好ましい。このようにすると、配線溝を形成する工程において、第３の絶縁膜をオーバーエッチングするようにエッチング時間を設定する際に、エッチングガスの窒化シリコンに対する酸化シリコンのエッチング選択比の値と配線溝の深さとに応じて第２の絶縁膜がエッチングされる深さを設定することができる。これにより、第３の工程によって下層配線が露出しないように配線溝を形成することができる。
【００３３】
本発明の多層配線の形成方法は、第１の工程と第２の工程との間に、第２の絶縁層の上の全面にわたって反射防止膜を形成する工程をさらに備え、第２の工程は、反射防止膜における孔部が形成される領域を除去する工程を含み、第３の工程は、反射防止膜における配線溝が形成される領域を除去する工程を含むことが好ましい。このようにすると、孔部及び配線溝のパターニングの精度が向上する。
【００３４】
本発明の多層配線の形成方法において、反射防止膜は、膜厚が第２の絶縁膜の膜厚よりも小さい酸化窒化シリコンからなり、第３の工程において、反射防止膜は、エッチング装置における下部電極温度が３０℃以上の条件でエッチングすることにより除去することが好ましい。このようにすると、窒化シリコンに対する酸化窒化シリコンのエッチング選択比の値が１よりも大きくなるため、窒化シリコンを用いて第２の絶縁膜を形成した場合に下層配線が露出することがない。
【００３５】
本発明の多層配線の形成方法の第４の工程において、下層配線は、エッチング装置のバイアス電力が５００Ｗ以下の条件でエッチングすることにより露出することが好ましい。このようにすると、第２の絶縁膜を確実に除去することができ、さらに孔部の下側に露出した下層配線に与えるダメージを低減することができる。
【００３６】
本発明の多層配線の検査方法は、第１の絶縁膜の上部に下層配線を形成した後、該下層配線の上を含む第１の絶縁膜上に全面にわたって第２の絶縁膜と第３の絶縁膜とを順次形成する第１の工程と、第３の絶縁膜における下層配線の上側に孔部を形成する第２の工程と、第３の絶縁膜の上部に孔部の上部を含むように配線溝を形成すると共に、孔部の下側部分の膜厚を下層配線が露出しないように小さくする第３の工程と、第２の絶縁膜における孔部の下側部分を除去して下層配線を露出する第４の工程と、孔部及び配線溝に導電膜を埋め込むことにより、上層配線及び該上層配線と下層配線とを電気的に接続する接続部を形成する第５の工程とを備えた多層配線の形成方法により形成される多層配線の検査方法を対象とし、第１の絶縁膜の上部に検査用下層配線を形成した後、該検査用下層配線の上を含む第１の絶縁膜上に全面にわたって第２の絶縁膜と第３の絶縁膜とを順次形成する工程と、第２の工程と同一の形成方法により、第３の絶縁膜における検査用下層配線の上側に検査用孔部を形成する工程と、第３の工程と同一の形成方法により、第３の絶縁膜の上部に孔部の上部を含むように検査用配線溝を形成する工程と、検査用孔部及び検査用配線溝に導電膜を埋め込むことにより、それぞれ検査用電極及び検査用上層配線を形成する工程と、検査用下層配線及び検査用上層配線に所定の電圧を印加することにより、検査用下層配線と検査用上層配線との間が導通するか否かを検査する工程と、検査用下層配線と検査用上層配線との間が導通しない場合には第３の工程により下層配線が露出しないと判定し、且つ検査用下層配線と検査用上層配線との間が導通する場合には第３の工程により下層配線が露出すると判定する工程とを備えている。
【００３７】
本発明の多層配線の検査方法によると、検査用下層配線と検査用上層配線との間が導通しない場合には第３の工程により下層配線が露出しないと判定し、検査用下層配線と検査用上層配線との間が導通する場合には第３の工程により下層配線が露出すると判定する工程を備えているため、下層配線が露出すると判定された場合にはエッチング条件を再設定することにより、第３の工程において下層配線が確実に露出しないように配線溝を形成することができ、多層配線の信頼性を確保することができる。
【００３８】
本発明の多層配線の検査方法において、検査用電極は、検査用下層配線と検査用上層配線との間に並列に配置されていることが好ましい。このようにすると、並列に配列された複数の検査用電極のうちの１つが下層配線と接続されている場合には検査用下層配線と検査用上層配線とが導通するため、多層配線の形成工程に生じる異常を容易に且つ感度良くで検出できる。
【００３９】
【発明の実施の形態】
以下、本発明の一実施形態に係る多層配線の形成方法について図面を参照しながら説明する。図１（ａ）〜図１（ｃ）及び図２（ａ）〜図２（ｃ）は本実施形態の多層配線の形成方法における工程順の断面構成を示している。
【００４０】
まず、図１に示すように、例えば、素子電極を有する半導体集積回路（図示せず）が形成された半導体基板１１上の全面に酸化シリコンからなる第１の層間絶縁膜１２を形成し、フォトリソグラフィ法及びドライエッチング法を用いて、素子電極の上側を開口するように下層配線形成領域をパターニングし、パターニングした下層配線形成領域にスパッタ法又は金属めっき法を用いて例えば銅を埋め込んだ後、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて第１の層間絶縁膜１２が露出するまで研磨することにより、第１の層間絶縁膜１２の上部に素子電極と接続される下層配線１３を形成する。
【００４１】
次に、図１（ｂ）に示すように、プラズマ化学気相堆積（プラズマＣＶＤ）法により、膜厚が約１５０ｎｍの窒化シリコンからなるエッチング停止層１４、膜厚が約７００ｎｍの酸化シリコンからなる第２の層間絶縁膜１５及び膜厚が約８０ｎｍの酸化窒化シリコンからなる反射防止膜１６を順次堆積する。
【００４２】
次に、図１（ｃ）に示すように、フォトリソグラフィ法を用いて配線部の上部に開口部を有する第１のレジストパターン１７を形成した後、エッチングガスにフルオロカーボンガスと酸素ガスとの混合ガスを用いたドライエッチング法により、第１のレジストパターン１７をマスクとして反射防止膜１６及び第２の層間絶縁膜１５を順次エッチングして第２の層間絶縁膜１５に孔部１５ａを設ける。
【００４３】
孔部１５ａを形成する工程において、第１のレジストパターン１７の形成時の面積に対する開口部の面積の比率（マスク開口率）が約１パーセントと極めて小さいため、プラズマ発光の強度変化によりエッチング終点を検出することが困難である。このような低開口率のエッチングではエッチング時間の調整によりエッチングの深さを調節する。ここでは、第２の層間絶縁膜１５が確実に除去されるように、エッチング停止層１４の上部をもエッチングする設定としており、エッチング停止層１４に凹部１４ａが形成される。
【００４４】
ここで、孔部１５ａを形成する工程において、凹部１４ａの深さが３０ｎｍよりも小さくなるように、エッチング条件を設定する。具体的には、第２の層間絶縁膜１５が確実に除去されるように、第２の層間絶縁膜１５及び反射防止膜１６の膜厚のばらつきとエッチング速度のばらつきとを考慮して、第２の層間絶縁膜１５が約３００ｎｍの深さ分だけオーバーエッチングされるようにエッチング時間を設定し、また、窒化シリコンに対する酸化シリコンのエッチング選択比の値が１０よりも大きくなるようにエッチングガスの組成を設定する。これにより、エッチング停止層１４がエッチングされる深さは３０ｎｍよりも小さくなる。
【００４５】
次に、図２（ａ）に示すように、アッシングにより第１のレジストパターン１７を除去し、続いて第２の層間絶縁膜１５の表面を洗浄した後、フォトリソグラフィ法により、反射防止膜１６の上に第２のレジストパターン１８を形成する。その後、エッチングガスにフルオロカーボンガスと酸素ガスとの混合ガスを用いたドライエッチング法により、第２のレジストパターン１８をマスクとして反射防止膜１６及び第２の層間絶縁膜１５を順次パターニングして、反射防止膜１６の上面からの深さが約４００ｎｍの配線溝１５ｂを設ける。
【００４６】
ここで、配線溝１５ｂを形成する工程において、孔部１５ａの下部に露出するエッチング停止層１４もまたエッチングされるため、エッチング停止層１４の凹部１４ａの深さは図１（ａ）に示す工程よりもさらに大きくなる。このとき、凹部１４ａの深さが１５０ｎｍよりも小さくなるように、即ち、下層配線１３の上部が露出しないようにエッチング条件を設定する。
【００４７】
具体的に、配線溝１５ｂを形成する工程のうち、反射防止膜１６をエッチングする工程では、エッチングガスにフルオロカーボンガスと酸素ガスとの混合ガスを用い、エッチング装置の下部電極温度を３０℃以上とする。これにより、窒化シリコンに対する酸化窒化シリコン及び酸化シリコンのエッチング選択比の値が１よりも大きくなる。ここで、膜厚が約８０ｎｍの反射防止膜１６を完全にエッチングされるように第２の層間絶縁膜１５が約２０ｎｍの深さ分だけオーバーエッチングされるようにエッチング時間を設定する。従って、酸化窒化シリコンの酸化シリコンに対するエッチング選択比の値が１よりも大きいので、このときエッチング停止層１４の凹部１４ａがエッチングされる深さは１００ｎｍよりも小さい。
【００４８】
さらに、配線溝１５ｂを形成する工程のうち、第２の層間絶縁膜１５をエッチングする工程では、エッチングガスにフルオロカーボンガスと酸素ガスとの混合ガスを用い、エッチング選択比の値が１５よりも大きくなるように設定する。ここで、前述の反射防止膜１６を形成する工程により、配線溝形成領域は反射防止膜１６の上面から約１００ｎｍの深さにまでエッチングされているため、第２の層間絶縁膜１５を約３００ｎｍの深さ分だけエッチングして深さが約４００ｎｍの配線溝１５ｂを形成する。従って、エッチング停止層１４の凹部１４ａがエッチングされる深さが２０ｎｍよりも小さくなる。
【００４９】
このように、配線溝１５ｂを形成する工程では、エッチング停止層１４の凹部１４ａがエッチングされる深さは１２０ｎｍよりも小さくなり、前述の孔部１５ａ形成工程によりエッチングされた深さと合計すると、凹部１４ａの深さは１５０ｎｍよりも小さい。つまり、孔部１５ａ及び配線溝１５ｂを形成する工程において、孔部１５ａの下側に位置するエッチング停止層１４の膜厚が順次小さくされ、下層配線１３の上側はエッチング停止層１４の凹部１４ａにより覆われた状態となる。
【００５０】
次に、図２（ｂ）に示すように、アッシングにより第２のレジストパターン１８を除去し、続いて第２の層間絶縁膜１５の表面を洗浄した後、フルオロカーボンガスと酸素ガスとの混合ガスをエッチングガスとして用い、第２の層間絶縁膜１５をマスクとしたドライエッチング法により、孔部１５ａの下部に露出したエッチング停止層１４を除去する。これにより、凹部１４ａを下層配線１３まで貫通し、貫通した凹部１４ａと孔部１５ａとによりビアホール１９が形成される。
【００５１】
ここで、孔部１５ａの下部に露出したエッチング停止層１４を完全に除去する工程により、下層配線１３がプラズマ化したエッチングガスに曝されるが、エッチング装置のバイアス電力値を５００Ｗ以下に設定することにより、下層配線１３に生じるダメージを低減することができ、下層配線１３の腐食を防止することができる。
【００５２】
次に、図２（ｃ）に示すように、スパッタ法又は金属めっき法を用いて孔部１５ａ及び配線溝１５ｂの内側を含む第２の層間絶縁膜１５の上の全面にわたってＣｕからなる導電膜２０を形成した後、ＣＭＰ法により第２の層間絶縁膜１５が露出するまで導電膜２０をエッチングする。これにより、ビアホール１９に形成された導電膜２０が配線同士を接続するビアコンタクト２０ａとなり、配線溝１５ｂに形成された導電膜２０が上層配線２０ｂとなる。
【００５３】
その後、図示はしないが、必要に応じて図１（ｂ）、図１（ｃ）及び図２（ａ）〜図２（ｃ）に示す工程を繰り返すことにより所望の多層配線を形成することができる。また、続いて、ボンディングパッド等を形成すると多層配線の形成された半導体装置として用いることができる。
【００５４】
以下、前述の形成方法において、所定のエッチング選択比を実現するためのエッチングガスの組成について図面を参照しながら説明する。
【００５５】
図３は本発明の一実施形態に係る多層配線の形成工程に用いるエッチングガスの混合比とエッチング選択比との関係及びエッチングガスの成分として用いるフルオロカーボンガスの組成とエッチング選択比との関係を示すグラフである。図３において、横軸はフルオロカーボンガスにおけるフッ素原子に対する炭素原子の組成比（Ｃ／Ｆ比）の値を表し、縦軸は、窒化シリコンに対する酸化シリコンのエッチング選択比の値を示している。また、エッチングガスにおける酸素ガスに対するフルオロカーボンガスの混合比（フルオロカーボン／酸素比）の値を変化した場合のエッチング選択比の値の変化を示している。
【００５６】
図３に示すように、窒化シリコンに対する酸化シリコンのエッチング選択比の値は、Ｃ／Ｆ比の値が大きくなるほど上昇し、且つフルオロカーボン／酸素比の値が大きくなるほど上昇する。特に、フルオロカーボンのＣ／Ｆ比の値が０．６以上で且つエッチングガスのフルオロカーボン／酸素比の値が０．７以上であるとエッチング選択比の値は１０よりも大きく、フルオロカーボンのＣ／Ｆ比の値が０．６以上で且つエッチングガスのフルオロカーボン／酸素比の値が０．８以上であるとエッチング選択比の値は１５よりも大きい。
【００５７】
従って、図１（ｃ）に示す孔部１５ａ形成工程におけるエッチングは、Ｃ／Ｆ比の値が０．６以上のフルオロカーボンガスと酸素ガスとを、酸素ガスに対するフルオロカーボンガスの比の値が０．７以上となるようにエッチング選択比の値を１０よりも大きくすることができる。
【００５８】
また、図２（ａ）に示す配線溝１５ｂ形成工程のうちの第２の層間絶縁膜１５に対するエッチングは、Ｃ／Ｆ比の値が０．６以上のフルオロカーボンガスと酸素ガスとを、酸素ガスに対するフルオロカーボンガスの比の値が０．８以上となるように混合したエッチングガスを用いて行うことにより、エッチング選択比の値を１５よりも大きくすることができる。
【００５９】
以上説明したように、本実施形態の多層配線の形成方法によると、エッチング停止層１４の上に形成された第２の層間絶縁膜１５にビアホール１９となる孔部１５ａと配線溝１５ｂとを形成する工程において、エッチング停止層１４がエッチングされる深さを下層配線１３が露出しないように小さくすることにより、有機材料を孔部１５ａに充填することなく下層配線１３をダメージから保護することができるため、配線溝１５ｂにクラウンフェンスが生じることがなく、信頼性の高い多層配線を形成することができる。
【００６０】
また、エッチング停止層１４を除去して孔部１５ａの下側に下層配線１３を露出する工程において、エッチング装置のバイアス電圧を小さくすることにより、エッチング時のプラズマガスによる下層配線１３に対するダメージを小さくすることができる。
【００６１】
なお、本実施形態では、エッチング停止層１４の膜厚を約１５０ｎｍ、第２の層間絶縁膜１５の膜厚を約７００ｎｍ、また反射防止膜１６の膜厚を約８０ｎｍとして形成し、孔部１５ａ及び配線溝１５ｂ形成工程においては、これらの膜厚に合わせて配線溝１５ｂを形成した後に下層配線１３が露出しないようにエッチング条件を設定してエッチング停止層１４の凹部１４ａに対するエッチングの深さを調節したが、各層の膜厚及び配線溝１５ｂの深さが異なる場合であっても、エッチング条件を適宜設定することにより、孔部及び配線溝を形成する工程で下層配線が露出しないように凹部１４ａがエッチングされる深さを調節することが可能である。
【００６２】
また、本実施形態では、反射防止膜１６を第２の層間絶縁膜１５の上に設けることにより、フォトリソグラフィ法によるパターニングを精度良く行うように構成しているが、反射防止膜１６を設けない場合であっても、エッチング停止層１４及び層間絶縁膜１５の膜厚と配線溝１５ｂの深さに応じてエッチング条件を適宜設定することにより、孔部及び配線溝を形成する工程で下層配線が露出しないように凹部１４ａがエッチングされる深さを調節すればよい。
【００６３】
（多層配線の検査方法）
前述の一実施形態に係る多層配線の形成方法において、下層配線１３の表面がダメージを受けて信頼性を低下することを防止するためには、図２（ｂ）に示す工程でエッチング停止層１４を完全に除去するよりも前の工程において、凹部１４ａの下部に下層配線１３が露出していないことが重要である。
【００６４】
以下、前述の一実施形態に係る多層配線の形成方法により形成された多層配線の検査方法について図面を参照しながら説明する。
【００６５】
図４は本発明の一実施形態に係る多層配線の形成方法により形成された多層配線の検査方法に用いる検査用配線を示している。なお、図４において、図１（ａ）〜図１（ｃ）及び図２（ａ）〜図２（ｃ）と同一の部材については同一の符号を付すことにより説明を省略する。
【００６６】
図４に示すように、本実施形態の検査方法に用いる検査用配線として、半導体基板１１の上に検査用下層配線２１が形成されており、第２の層間絶縁膜１５の孔部１５ａ及びエッチング停止層１４の凹部１４ａには検査用電極２２ａが、配線溝１５ｂには検査用上層配線２２ｂがそれぞれ形成されている。
【００６７】
ここで、検査用電極２２ａは、検査用下層配線２１と検査用上層配線２２ｂとが並列の配列を有するように配置されている。
【００６８】
図４に示す検査用配線の形成方法は、まず、図１（ａ）に示す工程と同様にして、下層配線１３に換えて検査用下層配線２１を形成し、続いて図１（ｂ）及び図１（ｃ）に示す工程と同様にしてエッチング停止層１４、第２の層間絶縁膜１５及び反射防止膜１６を順次堆積し、第２の層間絶縁膜１５に検査用電極２１ｂを形成する領域として孔部１５ａを形成する。ここで、孔部１５ａは、図１（ｃ）に示す工程と同じエッチング条件でエッチングすることにより検査用電極２２ａが形成される領域としてパターニングする。
【００６９】
次に、図２（ａ）に示す工程と同様にして、同じエッチング条件で第２の層間絶縁膜の上部をエッチングすることにより、検査用上層配線２２ｂを形成する領域として配線溝１５ｂを形成した後、図２（ｃ）に示す工程と同様にして孔部１５ａ及び配線溝１５ｂの上に銅からなる導電膜２２を形成して検査用電極２２ａ及び検査用上層配線２２ｂを形成する。
【００７０】
本実施形態の多層配線の検査方法は、まず、前述のように検査用配線を形成し、次に、検査用下層配線２１と検査用上層配線２２ｂとに所定の電圧を印加して検査用下層配線２１と検査用上層配線２２ｂとの間が導通するか否かを検査し、導通しない場合には、前述の多層配線の形成方法における配線溝１５ｂを形成する工程のエッチング条件では下層配線１３が露出しないと判定し、導通する場合には前述の多層配線の形成方法における配線溝１５ｂを形成する工程のエッチング条件では下層配線１３が露出すると判定する。
【００７１】
ここで、検査用電極２２ａは、検査用下層配線２１と検査用上層配線２２ｂとの間に並列に配列されているため、検査用電極２２ａの下部のエッチング停止層１４に少なくとも１箇所で検査用下層配線２１が露出している場合には、検査用下層配線２１と検査用上層配線２２ｂとの間が導通する。
【００７２】
従って、多層配線形成工程において、エッチング条件の不適合や膜厚のばらつき等の影響により下層配線１３が露出するという異常を高い感度で短時間に検出することが可能である。
【００７３】
以上説明したように、本実施形態の多層配線の検査用配線によると、前述の多層配線の形成方法と同一の工程を用いて検査用配線を形成し、その導通を調べることにより、エッチング停止層１４を段階的にエッチングして配線溝１５ｂ形成後に孔部１５ａの下部に下層配線１３が露出しないように正常に行われたか否かを確認することができ、異常が検出された場合にはエッチング条件を再設定することにより、下層配線１３の信頼性を確保することができる。
【００７４】
なお、本実施形態において、下層配線１３は、半導体基板１１上に形成された集積回路素子の素子電極に接続されると説明したが、これに限られず、半導体基板１１上に形成された他の配線と接続されていてもよい。
【００７５】
また、下層配線１３、ビアコンタクト２０ａ及び上層配線２０ｂを構成する材料は銅に限られず、例えばアルミニウムやタングステン等の導電性材料を用いてもよい。また、下層配線１３とビアコンタクト２０ａ及び上層配線２０ｂとにそれぞれ異なる導電性材料を用いてもよい。
【００７６】
【発明の効果】
本発明の多層配線の形成方法によると、ビアホールとなる孔部及び配線溝を形成した後にエッチング停止層により下層配線が確実に保護されるため、孔部に有機膜を形成することなく下層配線をエッチングによるダメージから保護することができ、配線溝にクラウンフェンスが生じることがない。また、孔部及び配線溝を形成する工程において、エッチング停止層における孔部の下側部分の膜厚が小さくされるため、孔部の下側の下層配線を露出する工程において、エッチング装置の電力を小さくしてエッチング停止層を除去することができるので、下層配線がエッチングによって受けるダメージが低減される。従って、製造コストを増大させることなく多層配線の信頼性と製造歩留まりとを向上することが可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る多層配線の形成工程を示す工程順の構成断面図である。
【図２】本発明の一実施形態に係る多層配線の形成工程を示す工程順の構成断面図である。
【図３】本発明の一実施形態に係る多層配線の形成工程に用いるエッチングガスの混合比とエッチング選択比との関係及びエッチングガスに用いるフルオロカーボンガスの組成とエッチング選択比との関係を示すグラフである。
【図４】本発明の一実施形態に係る多層配線の形成方法により形成された多層配線を検査するための検査用配線を示す構成断面図である。
【図５】第１の従来例に係る多層配線の形成工程を示す工程順の構成断面図である。
【図６】第１の従来例に係る多層配線の形成工程を示す工程順の構成断面図である。
【図７】第１の従来例に係る多層配線の形成工程を示す工程順の構成断面図である。
【図８】第２の従来例に係る多層配線の形成工程を示す工程順の構成断面図である。
【符号の説明】
１１ 半導体基板
１２ 第１の層間絶縁膜（第１の絶縁膜）
１３ 下層配線
１４ エッチング停止層（第２の絶縁膜）
１４ａ 凹部
１５ 第２の層間絶縁膜（第３の絶縁膜）
１５ａ 孔部
１５ｂ 配線溝
１６ 反射防止膜
１７ 第１のレジストパターン
１８ 第２のレジストパターン
１９ ビアホール
２０ 導電膜
２０ａ ビアコンタクト（接続部）
２０ｂ 上層配線
２１ 検査用下層配線
２２ 導電膜
２２ａ 検査用上層配線
２２ｂ 検査用電極
Claims (10)
- 第１の絶縁膜の上部に下層配線を形成した後、該下層配線の上を含む前記第１の絶縁膜上に第２の絶縁膜と第３の絶縁膜とを順次形成する第１の工程と、
前記第３の絶縁膜における前記下層配線の上側に孔部を形成する第２の工程と、
前記第３の絶縁膜の上部に前記孔部の上部を含むように配線溝を形成すると共に、前記第２の絶縁膜における前記孔部の下側部分の膜厚を前記下層配線が露出しないように小さくする第３の工程と、
前記第２の絶縁膜における前記孔部の下側部分を除去して前記下層配線を露出する第４の工程と、
前記孔部及び配線溝に導電膜を埋め込むことにより、上層配線及び該上層配線と前記下層配線とを電気的に接続する接続部をそれぞれ形成する第５の工程とを備えていることを特徴とする多層配線の形成方法。 - 前記第２の工程は、前記第２の絶縁膜における前記孔部の下側部分の膜厚を小さくする工程を含んでいることを特徴とする請求項１に記載の多層配線の形成方法。
- 前記第２の絶縁膜及び前記第３の絶縁膜はそれぞれ窒化シリコン及び酸化シリコンからなり、
前記第２の工程において、前記孔部はフルオロカーボンガスと酸素ガスとを含む第１のエッチングガスを用いたドライエッチング法によって形成し、
前記第３の工程において、前記配線溝はフルオロカーボンガスと酸素ガスとを含む第２のエッチングガスを用いたドライエッチング法によって形成することを特徴とする請求項２に記載の多層配線の形成方法。 - 前記第２の工程は、前記第１のエッチングガスにおける酸素ガスに対するフルオロカーボンガスの比及びフルオロカーボンガスにおけるフッ素に対する炭素の比の値をそれぞれ調整することにより、前記第２の絶縁膜における前記孔部の下側部分のエッチング深さを調節することを特徴とする請求項３に記載の多層配線の形成方法。
- 前記第３の工程は、前記第２のエッチングガスにおける酸素ガスに対するフルオロカーボンガスの比及びフルオロカーボンガスにおけるフッ素に対する炭素の比の値をそれぞれ調整することにより、前記第２の絶縁膜における前記孔部の下側部分のエッチング深さを調節することを特徴とする請求項３又は４に記載の多層配線の形成方法。
- 前記第１の工程と前記第２の工程との間に、前記第２の絶縁層の上の全面にわたって反射防止膜を形成する工程をさらに備え、
前記第２の工程は、前記反射防止膜における前記孔部が形成される領域を除去する工程を含み、
前記第３の工程は、前記反射防止膜における前記配線溝が形成される領域を除去する工程を含むことを特徴とする請求項１〜６のうちのいずれか１項に記載の多層配線の形成方法。 - 前記反射防止膜は、膜厚が前記第２の絶縁膜の膜厚よりも小さい酸化窒化シリコンからなり、
前記第３の工程において、前記反射防止膜は、エッチング装置における下部電極温度が３０℃以上の条件でエッチングすることにより除去することを特徴とする請求項６に記載の多層配線の形成方法。 - 前記第４の工程において、前記下層配線は、エッチング装置のバイアス電力が５００Ｗ以下の条件でエッチングすることにより露出することを特徴とする請求項１〜７のうちのいずれか１項に記載の多層配線の形成方法。
- 第１の絶縁膜の上部に下層配線を形成した後、該下層配線の上を含む前記第１の絶縁膜上に全面にわたって第２の絶縁膜と第３の絶縁膜とを順次形成する第１の工程と、前記第３の絶縁膜における前記下層配線の上側に孔部を形成する第２の工程と、前記第３の絶縁膜の上部に前記孔部の上部を含むように配線溝を形成すると共に、前記孔部の下側部分の膜厚を前記下層配線が露出しないように小さくする第３の工程と、前記第２の絶縁膜における前記孔部の下側部分を除去して前記下層配線を露出する第４の工程と、前記孔部及び配線溝に導電膜を埋め込むことにより、上層配線及び該上層配線と前記下層配線とを電気的に接続する接続部を形成する第５の工程とを備えた多層配線の形成方法により形成される多層配線の検査方法であって、
前記第１の絶縁膜の上部に検査用下層配線を形成した後、該検査用下層配線の上を含む前記第１の絶縁膜上に全面にわたって前記第２の絶縁膜と前記第３の絶縁膜とを順次形成する工程と、
前記第２の工程と同一の形成方法により、前記第３の絶縁膜における前記検査用下層配線の上側に検査用孔部を形成する工程と、
前記第３の工程と同一の形成方法により、前記第３の絶縁膜の上部に前記孔部の上部を含むように検査用配線溝を形成する工程と、
前記検査用孔部及び検査用配線溝に前記導電膜を埋め込むことにより、それぞれ検査用電極及び検査用上層配線を形成する工程と、
前記検査用下層配線及び検査用上層配線に所定の電圧を印加することにより、前記検査用下層配線と前記検査用上層配線との間が導通するか否かを検査する工程と、
前記検査用下層配線と前記検査用上層配線との間が導通しない場合には前記第３の工程により前記下層配線が露出しないと判定し、且つ前記検査用下層配線と前記検査用上層配線との間が導通する場合には前記第３の工程により前記下層配線が露出すると判定する工程とを備えていることを特徴とする多層配線の検査方法。 - 前記検査用電極は、前記検査用下層配線と前記検査用上層配線との間に並列に配置されていることを特徴とする請求項９に記載の多層配線の検査方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002219313A JP2004063731A (ja) | 2002-07-29 | 2002-07-29 | 多層配線の形成方法及びその検査方法 |
| US10/628,451 US6967165B2 (en) | 2002-07-29 | 2003-07-29 | Method for fabricating multilayer interconnect and method for checking the same |
| CNA03143651XA CN1476077A (zh) | 2002-07-29 | 2003-07-29 | 多层配线的形成方法及其检查方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002219313A JP2004063731A (ja) | 2002-07-29 | 2002-07-29 | 多層配線の形成方法及びその検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004063731A true JP2004063731A (ja) | 2004-02-26 |
Family
ID=31492087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002219313A Pending JP2004063731A (ja) | 2002-07-29 | 2002-07-29 | 多層配線の形成方法及びその検査方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6967165B2 (ja) |
| JP (1) | JP2004063731A (ja) |
| CN (1) | CN1476077A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006001349A1 (ja) * | 2004-06-23 | 2008-04-17 | 日本電気株式会社 | 容量素子が搭載された半導体装置 |
| US20110016600A1 (en) * | 2008-07-15 | 2011-01-27 | Bebe Au Lait Llc | Bib |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100632658B1 (ko) * | 2004-12-29 | 2006-10-12 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
| JP2006351862A (ja) * | 2005-06-16 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
| US7807995B2 (en) * | 2006-07-27 | 2010-10-05 | Panasonic Corporation | Nonvolatile semiconductor memory apparatus and manufacturing method thereof |
| CN103915415B (zh) * | 2012-12-31 | 2016-12-28 | 中芯国际集成电路制造(上海)有限公司 | 集成电路的可靠性分析测试结构及其测试方法 |
| TW202145344A (zh) * | 2020-04-08 | 2021-12-01 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 用於選擇性蝕刻氧化矽膜之設備及方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3006048B2 (ja) * | 1990-07-27 | 2000-02-07 | ソニー株式会社 | ドライエッチング方法 |
| JP3038950B2 (ja) * | 1991-02-12 | 2000-05-08 | ソニー株式会社 | ドライエッチング方法 |
| US5445712A (en) * | 1992-03-25 | 1995-08-29 | Sony Corporation | Dry etching method |
| US5417826A (en) * | 1992-06-15 | 1995-05-23 | Micron Technology, Inc. | Removal of carbon-based polymer residues with ozone, useful in the cleaning of plasma reactors |
| JP3252518B2 (ja) * | 1993-03-19 | 2002-02-04 | ソニー株式会社 | ドライエッチング方法 |
| JP3283477B2 (ja) * | 1997-10-27 | 2002-05-20 | 松下電器産業株式会社 | ドライエッチング方法および半導体装置の製造方法 |
| JPH11186236A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | エッチング方法 |
| JP4082812B2 (ja) | 1998-12-21 | 2008-04-30 | 富士通株式会社 | 半導体装置の製造方法および多層配線構造の形成方法 |
| US6221772B1 (en) * | 1999-07-14 | 2001-04-24 | United Microelectronics Corp. | Method of cleaning the polymer from within holes on a semiconductor wafer |
| US6326307B1 (en) * | 1999-11-15 | 2001-12-04 | Appllied Materials, Inc. | Plasma pretreatment of photoresist in an oxide etch process |
-
2002
- 2002-07-29 JP JP2002219313A patent/JP2004063731A/ja active Pending
-
2003
- 2003-07-29 CN CNA03143651XA patent/CN1476077A/zh active Pending
- 2003-07-29 US US10/628,451 patent/US6967165B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006001349A1 (ja) * | 2004-06-23 | 2008-04-17 | 日本電気株式会社 | 容量素子が搭載された半導体装置 |
| US8227893B2 (en) | 2004-06-23 | 2012-07-24 | Nec Corporation | Semiconductor device with capacitor element |
| US20110016600A1 (en) * | 2008-07-15 | 2011-01-27 | Bebe Au Lait Llc | Bib |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1476077A (zh) | 2004-02-18 |
| US20040115915A1 (en) | 2004-06-17 |
| US6967165B2 (en) | 2005-11-22 |
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