JP2004356500A - 電子デバイスの製造方法 - Google Patents
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Abstract
【解決手段】本発明に基づく電子デバイスの製造方法は、ビアホール24a,24bおよびトレンチ25a,25bからなるダマシン配線形成用の孔の形成後であってダマシン配線となる導電膜の形成前に、ダマシン配線形成用の孔の側面および底面に付着する不純物26や層間絶縁膜21中に内在する不純物をガス化させて除去する脱ガス工程を備えており、この脱ガス工程における基板のピーク温度を150℃以上300℃以下に維持するものである。
【選択図】 図6
Description
【発明の属する技術分野】
本発明は、電子デバイスの製造方法に関し、特に、ダマシンプロセスを備えた電子デバイスの製造方法に関する。
【0002】
【従来の技術】
近年、半導体集積回路装置に代表される電子デバイスの微細化に伴い、層間絶縁膜中に形成される配線として、ダマシンプロセスを用いて形成されたダマシン配線を利用することが一般化しつつある。また、近年の電子デバイスのさらなる高集積化に伴い、配線層は益々多層化してきている。現在では4層から9層の配線層を備えた電子デバイスが一般化しており、場合によっては10層以上の配線層を備えた電子デバイスも見られるようになっている。このため、電子デバイスの歩留まりを高く維持するためには、ダマシンプロセスにおける歩留まりの低下を防止することが必須となっている。
【0003】
ダマシンプロセスは、予め層間絶縁膜にトレンチまたはビアホールもしくはその両方からなる配線形成用の孔を形成しておき、この配線形成用の孔を埋め込むように導電膜を形成し、CMP(Chemical Mechanical Polishing)法によって平坦化することにより、層間絶縁膜中に埋め込み配線を形成するプロセスである。このダマシンプロセスには、シングルダマシン法とデュアルダマシン法の2通りがあり、前者はトレンチ内に形成されるダマシン配線の配線部とビアホール内に形成されるダマシン配線のプラグ部とを別々の工程にて形成するものであり、後者はこれらを同時に形成するものである。なお、本明細書において「ダマシン配線」とは、トレンチ内に形成された配線部とビアホール内に形成されたプラグ部とを含むものとする。
【0004】
ダマシンプロセスは、その実用化がはじまってから年月が浅く、未だにその発生メカニズムが十分に解明されていない不良モードが存在する。その一つに、下層の配線層に対するオープン不良や高抵抗不良が挙げられる。この下層の配線層に対するオープン不良や高抵抗不良は、下層の配線層との接触部位であるダマシン配線のプラグ部直下にボイドが生じることによって起こる不良モードであるが、その発生メカニズムは未だに完全には解明されていない。
【0005】
近年の電子デバイスの微細化に伴い、配線幅の微細化も進んできている。現在製品化されている電子デバイスにおいては、配線幅は200nm程度にまで微細化されており、さらに次世代の電子デバイスへの実用化を目指して、配線幅を120nm程度とするプロセス技術の開発が進められている。この120nm程度の配線幅のダマシン配線のプラグ部におけるビア径は、設計値で0.13μm〜0.15μm程度であり、上記不良モードの発生が顕著に歩留まりに影響することになる。
【0006】
非特許文献1には、この不良モードがダマシンプロセスにおける熱履歴に起因するものであるとの見解が記されている。これは、ダマシンプロセスにおいて製造中の電子デバイスに熱が加わると、導電膜と層間絶縁膜との間の熱膨張係数の違いによりダマシン配線のプラグ部に応力が加わり、この応力を緩和するためにビアホール内にボイドが発生するとの見解に立つものである。また、この非特許文献1には、このオープン不良や高抵抗不良の発生を抑制する対策として、めっき法を用いた成膜プロセスにおける低温処理化や成膜後のアニール工程の低温処理化が有効であるとの見解が示されている。
【0007】
また、非特許文献2にも、上記非特許文献1と同様に、下層の下地層の主表面に生じる引張り応力によってプラグ部直下にボイドが発生するとの見解が記されている。そしてその対策として、プラグ部のアニール工程の低温処理化が有効であるとの見解が示されている。
【0008】
【非特許文献1】
Byung−Lyul Park et al., ”Mechanisms of Stress−Induced Voids in Multi−Level Cu Interconnects”, International Interconnect Technology Conference, Electron Device Society of IEEE, June 3−5,2002, Session 7−2
【0009】
【非特許文献2】
K.Yoshida et al., ”Stress−Induced Voiding Phenomena for an actual CMOS LSI Interconnects”, International Interconnect Technology Conference, Electron Device Society of IEEE, December 8−11,2002, Session 30
【0010】
【発明が解決しようとする課題】
本発明は、上述のダマシンプロセスにおけるオープン不良や高抵抗不良を抑制することを目的になされたものであり、電子デバイスの歩留まりの向上を図るものである。
【0011】
【課題を解決するための手段】
本発明に基づく電子デバイスの製造方法は、基板上に第1の配線層を形成する工程と、この第1の配線層上に第2の配線層を形成する工程とを備えた電子デバイスの製造方法であって、このうち第2の配線層を形成する工程は、以下の工程を含んでいる。
(a)第1の配線層上に絶縁膜を形成する絶縁膜形成工程。
(b)絶縁膜に孔を形成する孔形成工程。
(c)基板のピーク温度が150℃以上300℃以下に維持されるように、露出した上記孔の側面および底面に熱処理を施す熱処理工程。
(d)上記孔を埋め込むように導電膜を形成する導電膜形成工程。
【0012】
【発明の実施の形態】
発明者は、上述のオープン不良や高抵抗不良の発生率と、ダマシン配線の形成工程前に実施される脱ガス工程の熱処理条件や脱ガス工程後に行なわれるバリアメタル膜形成工程における熱処理条件との相関関係に着目し、本発明を完成させるに至った。以下、本発明の一実施の形態における電子デバイスの製造方法について詳細に説明する。
【0013】
(電子デバイスの製造方法)
本実施の形態における電子デバイスの製造方法は、ダマシンプロセスのうち、デュアルダマシン法と称されるダマシンプロセスを採用した場合の電子デバイスの製造方法を示すものである。また、本実施の形態における電子デバイスの製造方法は、デュアルダマシン法のうち、ダマシン配線形成用の孔として先にビアホールを形成し、その後にトレンチを形成するいわゆるビアファースト型のデュアルダマシンプロセスを採用した場合の電子デバイスの製造方法を示すものである。なお、本実施の形態においては、ダマシン配線として抵抗値や信頼性の面で優れたCuまたはCu合金を採用した場合を例示するものであり、ダマシン配線となる導電膜の形成プロセスとしては、めっき法を採用した場合を例示するものである。
【0014】
図1ないし図11は、本発明の実施の形態における電子デバイスの製造方法の第1ないし第11工程を示す断面図である。以下、これらの図を参照して、本実施の形態における電子デバイスの製造方法について、工程ごとに説明する。
【0015】
図1に示すように、まず第1工程として、第1の配線層としての下層の配線層12a,12b上に層間絶縁膜21を形成する。層間絶縁膜21としては、単層膜や積層膜が利用可能である。本実施の形態においては、シリコン窒化膜22とシリコン酸化膜23とからなる2層の積層膜を層間絶縁膜21として適用した場合を示している。シリコン窒化膜22は、たとえばプラズマCVD(Chemical Vapor Deposition)法を用いて成膜される。また、シリコン酸化膜23としては、たとえばプラズマCVD法を用いて形成されたTEOS酸化膜などが利用される。なお、下層の配線層12a,12bは、たとえば、シリコン基板(図示せず)上に形成されたシリコン酸化膜からなる層間絶縁膜11上に形成されている。
【0016】
次に、第2工程として、図2に示すように、通常のフォトリソグラフィ技術を用いて層間絶縁膜21上に所望の形状にパターニングされたレジスト膜41を形成する。このとき、レジスト膜41に形成される開口が下層の配線層12a,12bに対応した位置に設けられるようにする。
【0017】
次に、第3工程として、図3に示すように、レジスト膜41をマスクとして層間絶縁膜21を部分的にエッチングし、下層の配線層12a,12bの表面を露出せしめ、その後レジスト膜41を薬液による処理や酸素プラズマによるアッシング等にて除去する。これにより、シリコン窒化膜22およびシリコン酸化膜23中にビアホール24a,24bが形成される。これらビアホール24a,24b内部の下方には、後工程においてダマシン配線のプラグ部に相当する部分が形成される。
【0018】
次に、第4工程として、図4に示すように、ビアホール24a,24bの下部をレジスト膜42にて埋め込む。具体的には、レジスト膜42を表面全面にわたって成膜し、その後ビアホール24a,24bの内部にのみレジスト膜42が残存するようにエッチバックを行うことにより、ビアホール24a,24bの下部にレジスト膜42を形成する。このレジスト膜42は、後述するトレンチを形成するためのエッチングの際に、下層の配線層12a,12bがエッチングされることを防止するための保護膜としての役割を果たすものである。
【0019】
つづいて、図4に示すように、通常のフォトリソグラフィ技術を用いて層間絶縁膜21上に所望の形状にパターニングされたレジスト膜43を形成する。このとき、レジスト膜43に形成される開口がビアホール24a,24bに対応した位置を含むように設ける。
【0020】
次に、第5工程として、図5に示すように、レジスト膜42およびレジスト膜43をマスクとして層間絶縁膜21を部分的にエッチングし、トレンチ25a,25bを形成する。その後、薬液による処理や酸素プラズマによるアッシング等を行ない、レジスト膜42およびレジスト膜43を除去する。これにより、シリコン酸化膜23中にトレンチ25a,25bが形成される。
【0021】
このトレンチ25a,25bは、先に形成されたビアホール24a,24bにそれぞれつながっている。これらトレンチ25a,25b内には、後工程においてダマシン配線の配線部に相当する部分が形成される。なお、図5に示すダマシン配線形成用の孔のうち、ビアホール24aとトレンチ25aとからなるダマシン配線形成用の孔は、紙面と交差する方向に延在するようにダマシン配線の配線部が設けられる場合のダマシン配線形成用の孔の形状を示すものであり、ビアホール24bとトレンチ25bからなるダマシン配線形成用の孔は、紙面と平行な方向に延在するようにダマシン配線の配線部が設けられる場合のダマシン配線形成用の孔の形状を示すものである。
【0022】
次に、第6工程として、図6に示すように、ビアホール24a,24bおよびトレンチ25a,25bからなるダマシン配線形成用の孔が形成された電子デバイスに脱ガス処理を施す。この脱ガス工程は、電子デバイスに熱処理を加えることにより、ダマシン配線形成用の孔の側面および底面に付着する不純物や層間絶縁膜21中に内在する不純物をガス化させて除去する工程である。この除去対象物である不純物26としては、主に水分などが挙げられる。
【0023】
この脱ガス工程における熱処理としては、炉を用いたファーネスアニールや、ランプを用いたランプアニールが適用可能である。ただし、この熱処理時におけるシリコン基板のピーク温度を150℃以上300℃以下に維持する。この温度範囲に維持する理由については、後述することとする。
【0024】
次に、第7工程として、図7に示すように、下層の配線層12a,12bの表面に位置する変質層27を取り除く。変質層27は、本工程前の工程におけるエッチング処理等により、下層の配線層12a,12bの表面が酸化等されることによって生じるものであり、たとえば下層の配線層12a,12bの露出表面をアルゴンプラズマ28雰囲気中にさらすことによって除去可能である。
【0025】
次に、第8工程として、図8に示すように、電子デバイスの表面全面にわたってバリアメタル膜29を形成する。これにより、ダマシン配線形成用の孔の側面および底面がバリアメタル膜29によって覆われることになる。バリアメタル膜29はたとえばTiN/Ti膜やTaN/Ta膜からなり、スパッタ法やCVD法を用いて形成される。このバリアメタル膜29は、後に形成されるダマシン配線に含まれるCuが層間絶縁膜21中に侵入することを防止するための膜である。
【0026】
このバリアメタル膜29の形成工程においては、シリコン基板のピーク温度が上述の脱ガス工程におけるシリコン基板のピーク温度以下となるような処理条件にてバリアメタル膜29を形成する。たとえば、脱ガス工程におけるシリコン基板のピーク温度が200℃である場合には、バリアメタル膜29の形成工程におけるシリコン基板のピーク温度が200℃以下となるように調整する。また、より好ましくは、バリアメタル膜29の形成工程におけるシリコン基板のピーク温度が100℃以下となるようにする。これらの温度範囲にシリコン基板を維持する理由については、後述することとする。
【0027】
次に、第9工程として、図9に示すように、バリアメタル膜29上にシード層30を形成する。シード層30は、たとえばCuからなり、CVD法やスパッタ法にて形成される。シード層30は、後に形成される導電膜をめっき法にて形成するための電極となる膜である。
【0028】
次に、第10工程として、図10に示すように、バリアメタル膜29およびシード層30によって覆われたダマシン配線形成用の孔の内部を導電膜31にて埋め込む。このとき、導電膜31によってビアホール24a,24bおよびトレンチ25a,25b内部が完全に導電膜31によって埋め込まれるようにする。導電膜31は、たとえばCuまたはCu合金からなり、上述のシード層30を用いた電解めっき法にて形成される。
【0029】
次に、第11工程として、図11に示すように、ダマシン配線を形成する部分以外の部分において層間絶縁膜21が露出するように、CMP法を用いて導電膜31、シード層30およびバリアメタル膜29の研磨を行なう。
【0030】
以上により、下層の配線層12a,12b上に、第2の配線層としての上層の配線層(ダマシン配線)が形成されることになる。なお、トレンチ25a,25b内に形成されたダマシン配線の配線部33a,33bは、それぞれビアホール24a,24b内に形成されたダマシン配線のプラグ部32a,32bを介して下層の配線層12a,12bに電気的に接続されることになる。
【0031】
以上において説明した本実施の形態における電子デバイスの製造方法における特徴部分を要約すれば以下のようになる。
【0032】
本実施の形態における電子デバイスの製造方法にあっては、ビアホールまたはトレンチもしくはこれらの両方からなるダマシン配線形成用の孔の形成後であってダマシン配線となる導電膜の形成前に、ダマシン配線形成用の孔の側面および底面に付着する不純物や絶縁膜中に内在する不純物を除去する脱ガス工程を備え、脱ガス工程における基板のピーク温度を150℃以上300℃以下に維持している。
【0033】
また、脱ガス工程後であって導電膜の形成前に、ダマシン配線形成用の孔の側面および底面を覆うようにバリアメタル膜を形成する工程をさらに備え、バリアメタル膜を形成する工程における基板のピーク温度を、脱ガス工程における基板のピーク温度以下に維持している。
【0034】
また、より好ましくは、バリアメタル膜を形成する工程における基板のピーク温度を100℃以下に維持している。
【0035】
(脱ガス工程における温度条件)
上記本実施の形態における電子デバイスの製造方法においては、脱ガス工程におけるシリコン基板のピーク温度を150℃以上300℃以下に維持するように設定している。ところが、従来の電子デバイスの製造方法においては、脱ガス工程におけるシリコン基板のピーク温度が350℃以上400℃以下となるように設定されていた。これは、ダマシン配線形成用の孔の側面および底面に付着する不純物や層間絶縁膜中に内在する不純物を短時間で確実にガス化させて除去するために、代表的な不純物である水の沸点(通常、脱ガス工程は大気圧下で処理が行なわれるため約100℃程度)よりもできるだけ高い温度に設定することが好ましいと考えられていたためである。
【0036】
しかしながら、発明者は、この350℃以上400℃以下という温度条件下での脱ガス工程が上述のオープン不良や高抵抗不良の原因となっている可能性があることを見出し、その検証を行なうための試験を実施した。以下にその試験の詳細を示す。
【0037】
(試験1)
本試験は、脱ガス工程におけるシリコンウェハ温度のピーク値と歩留まりとの相関関係について、実用化を試みている次世代の電子デバイスの試作において、オープン不良の発生率から検証したものである。
【0038】
(A.試験条件)
本試験は、基板としてのシリコンウェハ上に製作したダマシン配線評価用のTEG(Test Experimental Group)を用いて行なったものである。このTEGにおけるダマシン配線の形成プロセスには、概ね上述のダマシンプロセスを採用した。なお、TEGにおける配線構造としては、一般的な配線評価用のチェーン構造(図11に示す如くの配線/プラグ/配線の積層構造)を採用した。ダマシン配線の配線幅は10μmとし、ビア径は0.14μmとした。
【0039】
上記TEGにおける各種膜の材質は、以下に示すとおりである。図11を参照して、層間絶縁膜11としてはTEOS酸化膜を用い、下層の配線層12a,12bとしてはCu配線を使用した。また、層間絶縁膜21としてはSiCN膜(膜厚50nm)/TEOS酸化膜(膜厚200nm)/SiOC膜(膜厚250nm)からなる3層の積層膜を使用し、バリアメタル膜29としてはTaN(膜厚10nm)/Ta(膜厚15nm)の積層膜を用いた。また、シード層30としてはCu(膜厚60nm)を用い、導電膜31としてはCu(膜厚600nm)を使用した。
【0040】
なお、導電膜31はめっき法にて形成し、その後CMP法にて平坦化を行ない、さらに窒素雰囲気中にて100℃、120分のアニール処理を施した。
【0041】
脱ガス工程における熱処理にはランプアニールを採用し、シリコンウェハの温度変化は、ステージに設置された温度計にて検出することとした。ステージの温度変化をシリコンウェハの温度変化に校正するには、予め行なったサーモラベルテストの結果を踏襲することとした。また、脱ガス工程における熱処理時間は60秒とした。
【0042】
以上の条件にて、脱ガス工程におけるシリコンウェハ温度のピーク値のみを変化させた場合に、歩留まりにどのような変化が生じるかを検証した。
【0043】
(B.試験結果)
上述の条件にて製作された電子デバイスにおいて、脱ガス工程におけるシリコンウェハ温度のピーク値とオープン不良による歩留まりとの相関関係を検証した結果を表1および図12に示す。
【0044】
【表1】
【0045】
表1および図12に示すように、脱ガス工程におけるシリコンウェハ温度のピーク値を低温化することにより、飛躍的に歩留まりが向上することが確認された。従来の脱ガス工程におけるシリコンウェハ温度のピーク値である350℃以上400℃以下においては、歩留まりが50%にも満たないことが分かる。これに対し、本実施の形態の如く脱ガス工程におけるシリコンウェハ温度のピーク値を150℃以上300以下とした場合には、歩留まりがほぼ100%近くにまで確保されていることが分かる。
【0046】
(試験2)
本試験は、脱ガス工程におけるシリコンウェハ温度のピーク値と歩留まりとの相関関係について、実用化を試みている次世代の電子デバイスの試作において、高抵抗不良の発生率から検証したものである。
【0047】
(A.試験条件)
本試験は、基板としてのシリコンウェハ上に製作したダマシン配線評価用のTEGを用いて行なったものである。このTEGにおけるダマシン配線の形成プロセスには、概ね上述のダマシンプロセスを採用した。なお、TEGにおける配線構造としては、一般的な配線評価用のチェーン構造を採用した。このTEGにおける各種膜の材質は、上述の試験1にて用いたTEGと同様である。本試験において用いたTEGは、上述の試験1においてTEGの製作に用いたマスクとは異なるマスクを用いて製作されたものであり、このため上述の試験1において用いたTEGよりも感度の悪いTEGとなっている。このため、オープン不良が発生することはなく、高抵抗不良のみが発生した。
【0048】
脱ガス工程における熱処理には、載置したシリコンウェハを直接加熱するヒータを備えたステージを用いた。また、シリコンウェハの温度変化は厳密に測定されたものであり、その誤差は数℃程度である。また、脱ガス工程における熱処理時間は60秒とした。
【0049】
以上の条件にて、脱ガス工程におけるシリコンウェハ温度のピーク値のみを変化させた場合に、抵抗値にどのような変化が生じるかを検証した。
【0050】
(B.試験結果)
上述の条件にて製作された電子デバイスにおける配線の抵抗値の累積度数を図13に示す。
【0051】
図13に示すように、脱ガス工程におけるシリコンウェハ温度のピーク値を低温化することにより、製作された配線接続構造における抵抗値の上昇が抑制されることが確認された。従来の脱ガス工程におけるシリコンウェハ温度のピーク値である380℃や350℃の処理条件にて脱ガス処理を行なった場合には、大幅な抵抗値の上昇が見られるのに対し、本実施の形態の如くの脱ガス工程におけるシリコンウェハ温度のピーク値である150℃、200℃、250℃、300℃の処理条件にて脱ガス処理を行なった場合には、僅かに抵抗値の上昇は見られるものの高抵抗不良となるほどの抵抗値上昇は確認されなかった。
【0052】
以上において説明した試験1および試験2の結果より、脱ガス工程における基板温度のピーク値を150℃以上300℃以下とすることにより、ダマシン配線のプラグ部直下に生じるボイドに起因するオープン不良や高抵抗不良を大幅に抑制することができるようになることが分かる。
【0053】
これは、以下の理由によるものと推察される。ダマシンプロセスにおける脱ガス工程においては、製作中の電子デバイスが昇温することにより、下層の配線層が膨張する。ところが、脱ガス工程時においては下層の配線層の表面にビアホールが開口しているため、下層の配線層の表面は露出した状態となっている。このため、ビアホールがストレスの逃げ道となって配線の表面部分における膨張がより顕著なものとなると考えられる。その後、連続的に導電膜を成膜し冷却することによって下層の配線層と導電膜の間に熱膨張係数の差から大きなストレスが生じ、このストレスによってダマシン配線のプラグ部直下にボイドが発生するものと考えられる。このため、脱ガス工程における熱処理温度を低温化することにより、下層の配線層の膨張が抑制され、結果として下層の配線層と導電膜との間に生じるストレスが緩和されてボイドの発生が抑止され、オープン不良や高抵抗不良が減少するものと思われる。
【0054】
以上において説明したように、本実施の形態の如くの処理温度にて脱ガス工程を行なうことにより、オープン不良や高抵抗不良を大幅に抑制することが可能になる。また、少なくとも150℃以上にて脱ガス処理を行なっているため、ダマシン配線形成用の孔の側面および底面に付着する不純物や層間絶縁膜中に内在する不純物を確実にガス化させて除去することも可能であり、脱ガス工程を実施する本来の目的も達成されることになる。なお、脱ガス工程における処理時間は比較的短時間であるため、処理時間が歩留まりに与える影響は基板温度のピーク値が歩留まりに与える影響に比べて極めて小さいものであると考えられる。このため、処理時間が歩留まりに与える影響を無視しても差し支えないものと思われる。
【0055】
(バリアメタル膜の成膜工程における温度条件)
上述の実施の形態における電子デバイスの製造方法においては、バリアメタル膜を形成する工程におけるシリコン基板のピーク温度を、脱ガス工程におけるシリコン基板のピーク温度以下に維持するように設定している。また、より好ましくは、バリアメタル膜を形成する工程におけるシリコン基板のピーク温度を100℃以下に維持するように設定している。ところが、従来の電子デバイスの製造方法においては、バリアメタル膜を形成する工程におけるシリコン基板のピーク温度は、160℃程度に設定されていた。
【0056】
発明者は、この160℃程度という温度条件下でのバリアメタル膜の形成工程が上述のオープン不良や高抵抗不良の原因となっている可能性があることを見出し、その検証を行なうための試験を実施した。以下にその詳細を示す。
【0057】
(試験3)
本試験は、バリアメタル膜の形成工程におけるシリコンウェハ温度のピーク値と歩留まりとの相関関係について、実用化されている電子デバイスにおいて検証したものである。
【0058】
(A.試験条件)
本試験は、基板としてのシリコンウェハ上に製作したダマシン配線評価用のTEG(試料A〜Dの計4種類)を用いて行なったものである。このTEGにおけるダマシン配線の形成プロセスには、概ね上述のダマシンプロセスを採用した。なお、TEGにおける配線構造としては、一般的な配線評価用のチェーン構造を採用した。ダマシン配線の配線幅は200nmとし、ビア径は0.2μmとした。また、このTEGにおける各種膜の材質は、上述の試験1にて用いたTEGと同様である。
【0059】
バリアメタル膜の形成工程における熱処理には、載置したシリコンウェハを直接加熱するヒータを備えたステージを用いた。また、バリアメタル膜の形成工程における熱処理時間は10秒〜十数秒程度である。
【0060】
上記TEGにおける各種膜の材質は、以下に示すとおりである。図11を参照して、層間絶縁膜11としてはTEOS酸化膜を用い、下層の配線層12a,12bとしてはCu配線を使用した。また、層間絶縁膜21としてはSiN膜(膜厚60nm)/TEOS酸化膜(膜厚350nm)/FSG膜(膜厚350nm)からなる3層の積層膜を使用し、バリアメタル膜29としてはTaN(膜厚10nm)/Ta(膜厚15nm)の積層膜を用いた。また、シード層30としてはCu(膜厚60nm)を用い、導電膜31としてはCu(膜厚600nm)を使用した。
【0061】
なお、導電膜31はめっき法にて形成し、その後CMP法にて平坦化を行ない、さらに窒素雰囲気中にて100℃、120分のアニール処理を施した。
【0062】
以上の条件にて、バリアメタル膜の形成工程におけるシリコンウェハ温度のピーク値のみを変化させた場合に、歩留まりにどのような変化が生じるかを検証した。
【0063】
(B.試験結果)
上述の条件にて製作された電子デバイスの配線構造において、バリアメタル膜の形成工程におけるシリコンウェハ温度のピーク値と歩留まりとの相関関係を検証した結果を表2および図14に示す。
【0064】
【表2】
【0065】
表2および図14に示すように、バリアメタル膜の形成工程におけるシリコンウェハ温度のピーク値を低温化することにより、歩留まりが向上することが確認された。従来のバリアメタル膜の形成工程におけるシリコンウェハ温度のピーク値である160℃においては、歩留まりが72%〜92%であるのに対し、本実施の形態の如くのバリアメタル膜の形成工程におけるシリコンウェハ温度のピーク値である50℃、75℃、100℃とした場合には、歩留まりがほぼ100%近くにまで確保されていることが分かる。
【0066】
以上において説明した試験3の結果より、バリアメタル膜の形成工程における基板温度のピーク値を脱ガス工程における基板温度のピーク値以下とし、さらにその温度範囲を100℃以下とすることにより、ダマシン配線のプラグ部直下に生じるボイドに起因するオープン不良や高抵抗不良を大幅に抑制することができるようになることが分かる。
【0067】
これは、以下の理由によるものと推察される。ダマシンプロセスにおいては、製作中の電子デバイスが昇温することにより、下層の配線層が膨張する。ところが、脱ガス工程時においては下層の配線層の表面にビアホールが開口しているため、下層の配線層の表面は露出した状態となっている。このため、ビアホールがストレスの逃げ道となって配線の表面部分における膨張がより顕著なものとなると考えられる。その後、連続的にバリアメタル膜を成膜し冷却することによって下層の配線層とバリアメタル膜の間に熱膨張係数の差から大きなストレスが生じ、このストレスによってダマシン配線のプラグ部直下にボイドが発生するものと考えられる。このため、バリアメタル膜の形成工程における熱処理温度を低温化することにより、下層の配線層の膨張が抑制され、結果として下層の配線層とバリアメタル膜との間に生じるストレスが緩和されてボイドの発生が抑止され、オープン不良や高抵抗不良が減少するものと思われる。
【0068】
以上において説明したように、本実施の形態の如くの処理温度にてバリアメタル膜の形成工程を行なうことにより、オープン不良や高抵抗不良を大幅に抑制することが可能になる。なお、バリアメタル膜の形成工程における処理時間は比較的短時間であるため、処理時間が歩留まりに与える影響は基板温度のピーク値が歩留まりに与える影響に比べて極めて小さいものであると考えられる。このため、処理時間が歩留まりに与える影響を無視しても差し支えないものと思われる。
【0069】
上述の実施の形態においては、ビアファースト型のデュアルダマシン法を採用した場合を例示して説明を行なったが、本発明は特にこれに限定されるものではなく、トレンチファースト型のデュアルダマシン法や、シングルダマシン法にも当然に適用可能である。
【0070】
また、上述の実施の形態においては、孔形成工程と導電膜形成工程との間に実施される工程として、脱ガス工程とバリアメタル膜形成工程とが実施される場合を例示して説明を行なったが、特にこれらの工程のみに限定されるものではない。これらの工程以外にも、何らかの工程が付加されることは当然に考えられるものであり、それらの工程の付加を否定するものではない。しかしながら、付加される他の工程における熱処理が、シリコン基板のピーク温度を実質的に300℃以上とするものであってはならない。
【0071】
また、現時点においては技術的に困難ではあるが、将来的にCuのエッチング技術が確立された場合に上述のようなダマシンプロセスを用いずに配線を形成することも可能になると考えられる。たとえば、基板上にCuを成膜し、このCuをエッチング法にて加工して下層の配線層を形成し、さらにこのCuからなる下層の配線層上に絶縁膜を形成する。そして、この絶縁膜に孔を形成し、孔内を金属材料にて埋め込む。孔を金属材料にて埋め込んだ後、必要に応じてCMP法を用いて余分な金属材料を除去し、コンタクトプラグを形成する。さらに、上層の配線層を下層の配線層と同様の手法にて形成する。以上により、ダマシンプロセスを用いずに簡便に多層の配線層を形成することが可能になる。この場合にも、上述のような脱ガス工程は必須の工程となるため、本発明を適用することが非常に有効的になるものと考えられる。また、孔への金属材料の埋め込みの際にバリアメタル膜を形成することも必須となるため、本発明を適用することがさらに有効的になるものと考えられる。
【0072】
また、上述の実施の形態においては、層間絶縁膜としてシリコン窒化膜とシリコン酸化膜とからなる積層膜を用い、ダマシン配線の配線材料としてCuまたはCu合金を用いた場合を例示したが、特にこれに限定されるものではない。たとえば、層間絶縁膜としては一般にlow k膜と呼ばれる低比誘電率膜を用いることも可能であり、配線材料としてはAl、Al合金、Ag、Wなどを用いることも可能である。
【0073】
このように、今回開示した上記実施の形態はすべての点で例示であって、制限的なものではない。本発明の技術的範囲は特許請求の範囲によって画定され、また特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【0074】
【発明の効果】
本発明によれば、ダマシンプロセスにおけるオープン不良や高抵抗不良を抑制することが可能になり、電子デバイスの歩留まりが飛躍的に向上するようになる。
【図面の簡単な説明】
【図1】本発明の実施の形態における電子デバイスの製造方法の第1工程を示す断面図である。
【図2】本発明の実施の形態における電子デバイスの製造方法の第2工程を示す断面図である。
【図3】本発明の実施の形態における電子デバイスの製造方法の第3工程を示す断面図である。
【図4】本発明の実施の形態における電子デバイスの製造方法の第4工程を示す断面図である。
【図5】本発明の実施の形態における電子デバイスの製造方法の第5工程を示す断面図である。
【図6】本発明の実施の形態における電子デバイスの製造方法の第6工程を示す断面図である。
【図7】本発明の実施の形態における電子デバイスの製造方法の第7工程を示す断面図である。
【図8】本発明の実施の形態における電子デバイスの製造方法の第8工程を示す断面図である。
【図9】本発明の実施の形態における電子デバイスの製造方法の第9工程を示す断面図である。
【図10】本発明の実施の形態における電子デバイスの製造方法の第10工程を示す断面図である。
【図11】本発明の実施の形態における電子デバイスの製造方法の第11工程を示す断面図である。
【図12】試験1において、脱ガス工程におけるシリコンウェハ温度のピーク値とオープン不良による歩留まりとの相関関係を示すグラフである。
【図13】試験2において製作された電子デバイスにおける配線の抵抗値の累積度数を示すグラフである。
【図14】試験3において、バリアメタル膜の形成工程におけるシリコンウェハ温度のピーク値と歩留まりとの相関関係を示すグラフである。
【符号の説明】
11 層間絶縁膜、12a,12b 下層の配線層、21 層間絶縁膜、22シリコン窒化膜、23 シリコン酸化膜、24a,24b ビアホール、25a,25b トレンチ、26 除去すべき不純物、27 変質層、28 アルゴンプラズマ、29 バリアメタル膜、30 シード層、31 導電膜、32a,32b プラグ部、33a,33b 配線部、41〜43 レジスト膜。
Claims (6)
- 基板上に第1の配線層を形成する工程と、前記第1の配線層上に第2の配線層を形成する工程とを備えた電子デバイスの製造方法であって、
前記第2の配線層を形成する工程は、
前記第1の配線層上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に孔を形成する孔形成工程と、
前記基板のピーク温度が150℃以上300℃以下に維持されるように、露出した前記孔の側面および底面に熱処理を施す熱処理工程と、
前記孔を埋め込むように導電膜を形成する導電膜形成工程とを含む、電子デバイスの製造方法。 - 前記熱処理工程は、前記孔の側面および底面に付着した不純物や前記絶縁膜に内在する不純物を除去するための脱ガス工程である、請求項1に記載の電子デバイスの製造方法。
- 前記熱処理工程後であって前記導電膜形成工程前に、前記孔の側面および底面を覆うようにバリアメタル膜を形成するバリアメタル膜形成工程をさらに備え、
前記バリアメタル膜形成工程における前記基板のピーク温度を、前記熱処理工程における前記基板のピーク温度以下に維持することを特徴とする、請求項1または2に記載の電子デバイスの製造方法。 - 前記バリアメタル膜形成工程における前記基板のピーク温度を100℃以下に維持することを特徴とする、請求項3に記載の電子デバイスの製造方法。
- 前記基板はシリコン基板であり、前記第1の配線層はCuまたはCu合金からなり、前記絶縁膜はシリコン酸化膜、シリコン窒化膜および低比誘電率膜のいずれかを含み、前記バリアメタル膜はTaN/Ta膜である、請求項3または4に記載の電子デバイスの製造方法。
- 前記第2の配線層を形成する工程は、ダマシン配線プロセスである、請求項1から5のいずれかに記載の電子デバイスの製造方法。
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