KR101138063B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 본 발명은 하부 금속상에 비아홀과 트렌치 형성후, 열처리 공정과 클리닝 공정을 실시한 다음, 상부 구리 금속 배선을 형성함으로써, 비아 저항이 증가하는 현상을 방지할 수 있고, 열처리 공정과 클리닝 공정을 통해 비아홀 하부의 보이드를 제거할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공한다.
금속배선, 열처리, 아르콘 스퍼터링 클리닝, 비아불량, 구리 산화막

Description

반도체 소자의 금속 배선 형성 방법{Method of forming metal line in a semiconductor device}
도 1a 및 도 1b는 종래의 문제점을 설명하기 위한 SEM 사진이다.
도 2는 종래의 공정에 따른 비아 저항의 그래프이다.
도 3a 내지 도 3d는 본 발명에 따른 금속배선 형성 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 공정에 따른 비아 저항의 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 20 : 절연막
30 : 하부 금속배선 40 : 배리어막
50, 70 : 층간 절연막 60 : 식각방지막
72 : 비아홀 74 : 트렌치
80 : 확산 방지막 90 : 구리 금속배선
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 듀얼 다마신 구조의 금속 배선 형성시 비아 불량을 줄일 수 있는 금속 배선의 형성 방법을 제공한다.
일반적인 반도체 제조 공정에서는 하나의 칩 속에 회로를 집적하는 것이기 때문에 다층배선을 형성해야 한다. 하지만, 소자의 디자인룰(Design Rule) 이 0.13㎛이하로 작아지면서 이러한 다층배선 형성기술은 매우 어려워 대부분의 소자 수율이 다층배선 형성에 좌우되고 있다. 반도체 제조 기술의 최대 목표는 반도체 소자의 고집적화와 고성능화에 있다. 이는 소자가 집적화될 수록 백 앤드 오브 라인(Back End Of Line; BEOL)의 금속화(Metalization)에 의한 RC(Resistance Capacitance) 딜레이(Delay)가 소자의 속도(Device Speed)를 좌우하게 되었다. 이러한 RC 딜레이를 줄이기 위해 저항이 낮은 구리(Cu)를 메탈로 적용하고 유전체(Dielectric)로 저유전율(Low-k)의 물질을 사용하여 비아홀(Via Hole)과 메탈 배선을 동시에 형성하는 듀얼 다마신(Dual Damascene) 방법을 사용한다. 이러한 듀얼 다마신 패턴을 형성하는 방법에는 여러 가지가 있지만, 일반적으로 포토 마스크 정렬(Photo Mask Align) 측면에서 가장 유리한 비아홀을 먼저 형성한 다음 트렌치를 형성하여 듀얼 다마신 패턴을 형성하는 비아 퍼스트 스킴(Via First Scheme)을 사용한다.
듀얼 다마신 패턴의 금속배선에 있어서는 비아하부가 공기중에 장시간 노출되어 비아 저항이 크게 증가하게 되는 문제가 있다.
도 1a 및 도 1b는 종래의 문제점을 설명하기 위한 SEM 사진이다.
도 1a 및 도 1b를 참조하면, 비아 퍼스트 스킴에 의해 비아홀과 트렌치 형성을 위한 식각공정을 실시한 다음, 장시간 공기중에 반도체 기판이 노출된다. 이렇게 노출된 막을 세정공정을 실시하고, 구리 금속도금을 실시하고, 화학 기계적 연마(Chemical Mechanical Polish; CMP)을 실시하게 되면, 비아 하부(Via Bottom)에 보이드(Void)가 형성되어 비아와 하부 금속간의 연결이 되지 않는 현상이 발생한다. 또는 비아 저항이 커지게 되는 문제가 발생한다.
도 2는 종래의 공정에 따른 비아 저항의 그래프이다.
도 2를 참조하면, 비아홀과 트렌치 형성후, 세정공정을 진행하고, 비아홀과 트렌치를 금속으로 매립한 금속배선의 비아저항을 측정한 결과, 기준 비아저항보다 저항값이 커지게 되는 것을 볼 수 있다. 즉, 비아홀과 트렌치 형성후, 2일 이상 지연된 웨이퍼에 클리닝 공정을 진행할 경우 비아저항이 증가하게 되는 문제가 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 비아홀과 트렌치 형성후, 열처리 공정과 Ar을 이용한 세정공정을 실시한 다음, 금속막을 증착하여 비아 하부의 보이드가 생성되는 현상과 비아저항이 커지는 현상을 방지할 수 있는 반도 체 소자의 금속 배선 형성 방법을 제공한다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 하부 금속배선이 형성된 반도체 기판 상에 배리어막, 제1 층간절연막, 식각방지막 및 제2 층간절연막을 순차적으로 형성하는 단계, 상기 제2 층간절연막, 식각방지막, 제1 층간절연막 및 배리어막을 패터닝하여 상기 하부 금속배선을 노출하는 비아홀을 형성하는 단계, 상기 비아홀 상부의 제2 층간절연막과 식각방지막을 패터닝하여 상기 비아홀 보다 개구부가 넓은 트렌치를 형성하는 단계, 상기 비아홀과 상기 트렌치 내의 결함을 제거하기 위해 상기 기판을 Ar, He 및 N2 가스 중 적어도 어느 하나의 가스 분위기에서 열처리를 실시하는 단계, 상기 노출된 하부 금속배선에 형성된 산화막을 제거하기 위해 상기 기판에 Ar 플라즈마 이온을 이용한 플라즈마 클리닝 공정을 실시하는 단계 및 상기 비아홀 및 상기 트렌치를 매립하여 상기 하부 금속배선과 전기적으로 연결되는 상부 금속배선을 형성하는 단계를 포함한다.
상기 열처리 공정은 200 내지 450℃의 온도로 0.5 내지 60분간 실시하되, PECVD 챔버 또는 고연로 장비를 이용하여 실시한다.
상기 열처리 공정에서 PECVD 챔버를 사용하는 경우, 바이어스 파워를 인가하지 않은 상태에서 열처리 실시한다.
상기 플라즈마 클리닝 공정은 Ar 플라즈마 이온을 이용한 물리적 스퍼터링 클리닝 방법을 이용하되, 상기 노출된 하부 금속배선에 형성된 산화막을 100 내지 200Å 제거한다.
상기 상부 금속배선을 형성하는 단계는, 상기 비아홀 및 상기 트렌치를 포함한 기판 전면에 확산방지막을 형성하는 단계, 상기 확산방지막 상에 금속 도금 방법을 이용하여 도금층을 형성하는 단계, 상기 도금층을 치밀화 하기 위해 어닐링 공정을 실시하는 단계 및 상기 제2 층간절연막 상에 형성된 도금층과 확산방지막을 제거하여 상기 하부 금속배선과 전기적으로 연결되는 상부 금속배선을 형성하는 단계를 포함한다.
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이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제 공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 3a 내지 도 3d는 본 발명에 따른 금속배선 형성 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 트랜지스터나 커패시터와 같은 반도체 소자(미도시)를 포함하는 여러 요소(접합부)가 형성된 반도체 기판(10) 상에 절연막(20)을 형성한 다음 절연막(20)을 패터닝 하여 하부 금속용 트렌치를 형성한다. 상기 트렌치를 구리를 이용하여 매립 평탄화 하여 하부 금속배선(30)을 형성한다.
하부 금속배선(30)이 형성된 반도체 구조물 상에 배리어막(40), 제 1 층간 절연막(50), 식각방지막(60), 제 2 층간 절연막(70)을 순차적으로 형성한다. 제 2 층간 절연막(70), 식각방지막(60), 제 1 층간 절연막(50) 및 배리어막(40)을 패터닝 하여 하부금속배선(30)을 노출하는 비아홀(72)을 형성한다. 비아홀(72) 상부의 제 2 층간 절연막(70) 및 식각방지막(60)을 패터닝하여 상부 금속배선용 트렌치(74)를 형성한다.
상기에서 하부 금속배선(30)은 절연막(20) 상에 금속배선용 마스크 패턴을 형성한 다음, 상기 마스크 패턴을 식각마스크로 하는 식각공정을 실시하여 하부 금속배선용 트렌치를 형성한다. 상기 마스크 패턴을 제거한 다음, 확산 방지막(미도시) 및 금속막을 형성한 다음, 패터닝 하여 형성하는 것이 바람직하다.
배리어막(40)은 반도체 기판(10)상에 형성된 여러 요소를 보호하고, 구리의 확산을 방지하기 위해 질화막 계열의 물질막 또는 SiC 계열의 물질막을 사용하여 형성하는 것이 바람직하다. 배리어막(40)으로, SiN막, SiC막, SiCN막을 사용하는 것이 바람직하다.
제 1 및 제 2 층간 절연막(50 및 70)은 낮은 유전 상수(K < 3.8)를 갖는 물질막을 사용하는 것이 바람직하다. 제 1 및 제 2 층간 절연막(50 및 70)은 산화막 계열의 물질막을 사용하는 것이 바람직하다. 제 1 및 제 2 층간 절연막(50 및 70)은 FSG막 및/또는 OSG막을 사용하는 것이 효과적이다.
식각정지막(60)은 상부 금속배선용 트렌치(74) 형성시 하부의 제 1 층간 절연막(50)이 식각되는 현상을 방지할 수 있도록 하는 것이 바람직하다. 식각정지막(60)으로, SiN막, SiC막, SiCN막을 사용하는 것이 효과적이다.
비아홀(72)과 트렌치(74)는 제 2 층간 절연막(70) 상에 비아홀(72) 형성을 위한 감광막 패턴을 형성한 다음, 소정의 식각공정을 실시하여 제 2 층간 절연막(70), 식각방지막(60), 제 1 층간 절연막(50) 및 배리어막(40)을 순차적으로 식각하여 하부 금속배선(30)을 노출하는 비아홀(72)을 형성하는 것이 바람직하다. 비아홀(72)이 형성된 전체 구조상부에 트렌치 형성을 위한 감광막 패턴을 형성한 다음, 이를 식각마스크로 하는 식각공정을 실시하여 제 2 층간 절연막(70) 및 식각방지막(60)을 식각하여 비아홀(72) 보다 개구부가 넓은 트렌치(74)를 형성하는 것이 바람직하다.
도 3b 및 도 3c를 참조하면, 열처리 공정과 Ar 이온 플라즈마를 이용한 스퍼터링 클리닝공정을 실시하여 비아홀(72)과 트렌치(74) 내부의 결함을 제거한다(비아홀 하부의 특성을 향상시킴).
즉, 장시간 반도체 기판(10)을 공기중에 노출 시킬 경우, 하부 금속배선(즉, 하부 구리배선)의 일부가 노출되어 산화되게 된다. 즉, 비아홀(72) 하부에 구리 산화막(도 3a의 A 참조)이 형성된다. 따라서 이를 제거하기 위해 클리닝공정을 실시하되, 클리닝 공정전에 열처리 공정을 실시하는 것이 효과적이다.
열처리 공정은 Ar, He 및 N2 가스중 적어도 어느 하나의 가스 분위기 하에서 200 내지 450℃의 온도로 0.5 내지 60분간 실시하는 것이 바람직하다. 상기 온도가 너무 높으면 하부 금속배선(30)에 열 스트레스가 과도하게 인가되고, 너무 낮으면 열처리에 의한 효과를 얻을 수 없다. 열처리 공정은 PECVD 챔버 또는 고연로(Furnace) 장비를 이용하여 실시하는 것이 바람직하다. PECVD 챔버를 사용할 경우, 바이어스 파워를 인가하지 않은 상태에서 열처리를 실시하는 것이 효과적이다.
Ar 이온을 이용한 플라즈마 클리닝 공정은 Ar 플라즈마 이온을 이용한 물리적 스퍼터링 클리닝 방법을 이용하되, 후속 공정전의 세정 및 비아홀(72) 하부의 노출된 하부 금속배선(30) 상에 형성된 산화막을 제거하기 위해 실시하는 것이 바람직하다. 플라즈마 클리닝 공정은 열 산화막을 100 내지 200Å 제거하는 것을 타켓으로 실시하는 것이 바람직하다.
상술한 열처리 공정과 클리닝 공정을 통해 비아홀(72) 하부에 형성된 구리 산화막을 완전히 제거할 수 있다.
도 3d를 참조하면, 전체 구조상에 구리의 확산을 방지하는 확산 방지막(80)과, 씨드층(미도시)을 그 단차를 따라 형성한다. 확산 방지막(80)은 Ta막, TaN막, Ti막, TiN막, W막, WN막, W-Si-N막 및 Ti-Si-N막 중 적어도 어느 하나의 막으로 형성하는 것이 바람직하다.
금속 도금 방법을 이용하여 구리 도금층을 형성한다. 금속 도금 방법으로는 전해 도금법 및 무전해 도금법을 이용하여 상기 씨드층 상에 구리막을 형성하는 것이 바람직하다. 구리 도금층을 치밀화 하기 위한어닐 공정을 실시한 다음 CMP를 이용한 평탄화 공정을 실시하여 제 2 층간 절연막(70) 상에 형성된 구리 도금층 및 확산 방지막(80)을 제거하여 듀얼 다마신 패턴의 상부 구리 금속 배선(90)을 형성한다.
도 4는 본 발명의 공정에 따른 비아 저항의 그래프이다.
도 4를 참조하면, 비아홀과 트렌치 형성하고, 열처리 공정과 세정공정을 진행하고, 금속배선을 형성한 다음, 비아저항을 측정한 결과로 기준 비아저항과 동일한 값의 비하저항이 측정됨을 알 수 있다. 이는 비아홀과 트렌치 형성후, 소정시간 공기중에 노출될 경우, 비아홀 하부(노출된 하부 금속배선)에 형성된 산화막을 완전히 제거하여 비아저항의 증가를 방지할 수 있다.
상술한 바와 같이, 본 발명은 하부 금속상에 비아홀과 트렌치 형성후, 열처리 공정과 클리닝 공정을 실시한 다음, 상부 구리 금속 배선을 형성함으로써, 비아 저항이 증가하는 현상을 방지할 수 있다.
또한, 열처리 공정과 클리닝 공정을 통해 비아홀 하부의 보이드를 제거할 수 있다.

Claims (5)

  1. 하부 금속배선이 형성된 반도체 기판 상에 배리어막, 제1 층간절연막, 식각방지막 및 제2 층간절연막을 순차적으로 형성하는 단계;
    상기 제2 층간절연막, 식각방지막, 제1 층간절연막 및 배리어막을 패터닝하여 상기 하부 금속배선을 노출하는 비아홀을 형성하는 단계;
    상기 비아홀 상부의 제2 층간절연막과 식각방지막을 패터닝하여 상기 비아홀 보다 개구부가 넓은 트렌치를 형성하는 단계;
    상기 비아홀과 상기 트렌치 내의 결함을 제거하기 위해 상기 기판을 Ar, He 및 N2 가스 중 적어도 어느 하나의 가스 분위기에서 열처리를 실시하는 단계;
    상기 노출된 하부 금속배선에 형성된 산화막을 제거하기 위해 상기 기판에 Ar 플라즈마 이온을 이용한 플라즈마 클리닝 공정을 실시하는 단계; 및
    상기 비아홀 및 상기 트렌치를 매립하여 상기 하부 금속배선과 전기적으로 연결되는 상부 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제1항에 있어서,
    상기 열처리 공정은 200 내지 450℃의 온도로 0.5 내지 60분간 실시하되, PECVD 챔버 또는 고연로 장비를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제1항에 있어서,
    상기 열처리 공정에서 PECVD 챔버를 사용하는 경우, 바이어스 파워를 인가하지 않은 상태에서 열처리 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제1항에 있어서,
    상기 플라즈마 클리닝 공정은 Ar 플라즈마 이온을 이용한 물리적 스퍼터링 클리닝 방법을 이용하되, 상기 노출된 하부 금속배선에 형성된 산화막을 100 내지 200Å 제거하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제1항에 있어서,
    상기 상부 금속배선을 형성하는 단계는,
    상기 비아홀 및 상기 트렌치를 포함한 기판 전면에 확산방지막을 형성하는 단계;
    상기 확산방지막 상에 금속 도금 방법을 이용하여 도금층을 형성하는 단계;
    상기 도금층을 치밀화 하기 위해 어닐링 공정을 실시하는 단계; 및
    상기 제2 층간절연막 상에 형성된 도금층과 확산방지막을 제거하여 상기 하부 금속배선과 전기적으로 연결되는 상부 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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* Cited by examiner, † Cited by third party
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