JP4234019B2 - 相互接続層をリワークする方法 - Google Patents

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Description

本発明は、一般的には、集積回路プロセスに関し、特に、半導体ウェハに対する集積回路リワーク・プロセスに適応した方法に関する。
現在、集積回路ＢＥＯＬ（半導体プロセス・ラインの後工程）リワーク・プロセスが、ＡＳＩＣ（特定用途向け集積回路）の設計認定（design qualification）と通常生産（normal production）双方に対して用いられている。これらのリワーク・プロセスは、アルミニウムおよび銅双方のマルチレベル金属配線のために開発されており、一般的に、歩留り問題もしくは信頼性問題あるいはフォトマスク・エラーを正すために用いられる。このようなリワーク・プロセスは、ＱＴＡＴ（短いターン・アラウンド・タイム）の設計確認を可能にし、集積回路製造コストを節約する。リワーク・プロセスの一例が、その全開示が明細書の内容として引用される米国特許第６，３３２，９８８号公報に与えられており、ここにおいて、電気メッキはんだバンプ・ウェハをリワークするプロセスが開示される。
銅および低誘電率（ｋ）テクノロジの導入は、追加のリワーク・プロセス定義のための機会を与える。というのは、低ｋ誘電体材料の物理的特性および化学的特性は二酸化シリコンと著しく異なり、したがって同様のリワーク方法になじみにくいからである。このようなリワーク・プロセスは、ＰＯＲ ＢＥＯＬ（process of record back-end-of-line）プロセス・シーケンスに統合され、リワーク・プロセスの間中平坦さを保持し、Ｓｉ3 Ｎ4 ，低ｋ有機誘電体，銅，およびライナ材料を含む多数の薄膜を除去し、そして（典型的にフロント・エンドと呼ばれる）トランジスタのような電子的アクティブ・デバイスの上に存在する誘電体およびタングステン相互接続領域の上面上で停止する必要がある。この領域の誘電体は、典型的にホウ素ドープＳｉＯ2 または“ＢＰＳＧ”（リンホウケイ酸ガラス）である。ＢＰＳＧ内部で、タングステン・ダマシンで作られた電気導体が典型的に用いられ、したがって、これを“ＢＰＳＧ／Ｗ”と略すことができる。従来の一部のプロセスは、例えばフォトレジスト・リソグラフィ・プロセスに起因する不適切なコーティングによって生じた欠陥のあるＳｉＬＫ（Ｒ）層をリワークする方法を教示する。しかしながら、これらの従来のプロセスは、誘電体ＢＥＯＬに加えて最終集積金属（integrated metal）のリワークを扱ってはいない。
加えて、集積回路デバイスの寸法がそれぞれの次の技術に対応して小さくなるので、下層配線レベルにおけるピッチが、フォトリソグラフィ重ね合わせ不足（overlay shorting），低ｋ材料内の銅バイア／銅バイアのバイア抵抗，金属ライン／金属ライン・キャパシタンス，および金属レベル／金属レベル冷却問題に関して、挑戦的になる。
したがって、一部または全部のＢＥＯＬレベルの間に付加的垂直空間を生じさせ、欠陥のあるＢＥＯＬレベルの除去と再構築とを促進する手段となり、重ね合わせ，バイア抵抗，ライン・キャパシタンス，および冷却に関する所望のプロセス・ウィンドウ余裕度（window latitude）を確保する手段となり得る集積回路リワーク・プロセスに対する必要性が存在する。
本発明は、上述の事項をかんがみて成されたものであって、本発明の目的は、単一チップ配線もしくは相互接続金属レベルそしてマルチレベル双方のリワーク・プロセスの方法を提供することである。
本発明の一態様によれば、ダマシン冶金（metallurgy）のＢＥＯＬ（プロセス・ラインの後工程）相互接続レベルをリワークする方法が提供され、ここにおいて、レベルのそれぞれは、複数の誘電体層に埋め込まれたライン部分およびバイア部分を備える。本方法は、最上の誘電体層から開始して複数の誘電体層を選択的に除去することによって相互接続レベルを順番に除去する工程を含む。次に、相互接続レベルのライン部分およびバイア部分を露出させる。次に、相互接続レベルの露出したライン部分およびバイア部分を共面にする。最後に、除去した相互接続レベルをダマシン冶金の完全な相互接続レベルで入れ替える。
さらに、第２誘電体層の上に第１誘電体層を積層することによって複数の誘電体層を形成し、ここで、第１誘電体層は、第２誘電体層より低い誘電率の材料を含む。また、最上の誘電体層からＢＥＯＬ相互接続レベルの最下位レベルの下に位置するスクラッチ・ストップ（scratch stop）層まで複数の誘電体層を除去する。さらに、ライン部分およびバイア部分は配線導体を形成し、当該配線導体は銅を含む。加えて、複数の誘電体層より速い速度でライン部分およびバイア部分を除去する。
本方法は、露出したライン部分およびバイア部分の上にポリッシュ・ストップ層を付着する工程をさらに含み、ここにおいて、ポリッシュ・ストップ層は、最下位誘電体層と共面の厚さまでライン部分およびバイア部分を除去するのを可能にする。さらに、第１誘電体層および第２誘電体層を含む複数の誘電体層を形成し、ここにおいて、第１誘電体層と第２誘電体層とは異なった除去特性を有する。また、第１相互接続レベルのバイア部分が第２相互接続レベルのバイア部分に接続し、ここにおいて、第１相互接続レベルのバイア部分が第２相互接続レベルのバイア部分より小さく形成される。加えて、本方法は、露出したライン部分およびバイア部分の上にキャップ・ハードマスク層を付着する工程をさらに含み、キャップ・ハードマスク層は、窒化物，酸化物，Ｓｉ3 Ｎ4 ，ＴａＮ，ＴａまたはＷのうちの１つを含む。
代替として、ダマシン冶金のＢＥＯＬ（プロセス・ラインの後工程）メタライゼーション・レベルをリワークする方法は、基板の上に複数のＢＥＯＬメタライゼーション・レベルを形成する工程と、ＢＥＯＬメタライゼーション・レベル内にライン部分およびバイア部分を形成する工程と、ＢＥＯＬメタライゼーション・レベルの少なくとも１つを選択的に除去してライン部分およびバイア部分を露出させる工程と、除去したＢＥＯＬメタライゼーション・レベルを少なくとも１つの新たなＢＥＯＬメタライゼーション・レベルで入れ替える工程と、を含み、ＢＥＯＬメタライゼーション・レベルは、第１誘電体層および第２誘電体層を含み、第１誘電体層は第２誘電体層より低誘電率の材料を含む。
本発明は、論理デバイスおよび機能デバイスを含む第１セクションと、第１セクションの上の相互接続層とを有する集積回路構造を提供する。相互接続層のそれぞれは、第１絶縁体層と、第１絶縁体層の上の第２絶縁体層と、第１絶縁体層および第２絶縁体層内部の電気配線とを含む。第１絶縁体層は第２絶縁体層より低い誘電率を有し、第２絶縁体層は第１絶縁体層より硬い。
第２層は、上にある相互接続層に対して実行されるリワーク工程の間第１層を保護する保護層を含む。第１絶縁体層は有機絶縁体を含む。第２絶縁体層は、窒化物，酸化物，Ｓｉ3 Ｎ4 ，ＴａＮ，Ｔａ，Ｗのうちの１つを含む。電気配線は、ダマシン銅を含む。第１絶縁体層，第２絶縁体層，および電気配線のそれぞれのグループは、構造内部の単一相互接続層を構成する。
本発明は、集積回路構造の論理層および機能層の上のこのような相互接続層をリワークする方法をさらに提供する。本方法は、第１相互接続層の上部絶縁体を除去し、第１相互接続層の直下に位置する第２相互接続層の上部絶縁体に影響を与えない選択的除去プロセスで第１相互接続層の電気配線および下部絶縁体を除去する。当該上部絶縁体は、第１相互接続層内の電気配線および下部絶縁体を除去するプロセスの間第２相互接続層の下部絶縁体を保護する。本プロセスは、第１相互接続層を完全に除去し、第２相互接続層を完全な状態に残す。そして、代替相互接続層を第１相互接続層の代わりに形成する。
上部絶縁体を除去するプロセスは、下部絶縁体の一部も除去し、電気配線の一部を露出させる。上部絶縁体を除去した後、本発明は任意に、下部絶縁体の部分的に除去された部分の上と電気配線の露出部分の上とにポリッシュ・ストップ層を付着する。ポリッシュ・ストップ層の付着の後に、本発明は電気配線を除去して、第１下部絶縁体の部分的に除去された部分とポリッシュ・ストップ層の一部とを残す。続いて、ポリッシュ・ストップ層を除去する。ポリッシュ・ストップ層は、電気配線を除去するプロセスの間下部絶縁体を保護する。
本発明は、それぞれの相互接続層内部で下部軟質低誘電率（低ｋ）層の上に保護硬質絶縁体層を含む構造を提供する。この構造は、ＢＥＯＬプロセス層内のそれぞれの相互接続層を個別に除去するのを可能にする。より具体的には、除去プロセスの第１段階において、（下部軟質低ｋ誘電体の一部と一緒に）上部硬質誘電体を最初に除去する。次に、低ｋ誘電体の残部と金属配線ラインとを除去プロセスの第２段階で除去する。除去プロセスのこの第２段階は、除去されている相互接続層の直下の次の下に位置する相互接続層の隣接する硬質絶縁体に影響を与えない。したがって、本発明は極めて選択的であり、（自身の上部硬質保護絶縁体層によって保護される）次の下に位置する層に影響を与えることなしに、（低ｋ誘電体層であっても）単一相互接続層を除去するのを可能にする。これは、（単一層をリワークするのを可能にすることによって）ＢＥＯＬ層のリワークをかなり容易にする。
一部または全部のＢＥＯＬレベルの間に付加的垂直空間を生じさせ、欠陥のあるＢＥＯＬレベルの除去と再構築とを促進する手段となり、重ね合わせ，バイア抵抗，ライン・キャパシタンス，および冷却に関する所望のプロセス・ウィンドウ余裕度を確保する手段となり得る集積回路リワーク・プロセスに対する必要性が存在する。
図面、特に図１〜３０を参照すると、本発明に係る方法および構造の好適な実施形態が示される。具体的には、図１〜５において、本発明の第１の実施形態が説明される。従来、低ｋ誘電体は、集積回路チップの論理／機能層（ＢＥＯＬプロセス・セクション）の上に形成される相互接続層（ＢＥＯＬプロセス層）に対して用いられていなかった。本発明は、それぞれの相互接続層内部で下部軟質低誘電率（低ｋ）層の上に保護硬質絶縁体層を有する構造を提供する。この構造は、ＢＥＯＬプロセス層内のそれぞれの相互接続層が個別に除去されるのを可能にする。より具体的には、除去プロセスの第１段階において、（下部軟質低ｋ誘電体の一部と一緒に）上部硬質誘電体を最初に除去する。次に、低ｋ誘電体の残部と金属配線ラインとを除去プロセスの第２段階で除去する。この除去プロセスの第２段階は、除去されている相互接続層の直下の次に下に位置する相互接続層の隣接する硬質絶縁体に影響を与えない。したがって、本発明は、極めて選択的であり、（自身の上部硬質保護絶縁体層によって保護される）次の下に位置する層に影響を与えることなしに、（低ｋ誘電体層であっても）単一の相互接続層を除去するのを可能にする。これは、（単一層をリワークするのを可能にすることにより）ＢＥＯＬ層のリワークをかなり容易にする。本発明の第１の実施形態によれば、銅／低ｋＢＥＯＬ製造のための新規なマルチレベル・リワーク・プロセスが示される。
ＢＥＯＬ製造プロセスは、平坦さを保持するよう構成される。というのは、それぞれの次に続く金属レベルをダマシンおよびデュアルダマシン手法を用いて典型的に形成するからである。本発明によれば、マルチレベル・リワーク・プロセスは、レベルと膜とが同時に除去されるときにこの平坦さをほぼ保持する。このマルチレベル，マルチ膜除去を実現する方法を、本発明の第１の実施形態によって与える。
図１において、ＢＰＳＧ／Ｗ基板１１０の上に形成されたマルチレベル集積回路構造１００が示される。基板１１０の上に、低誘電率材料（低ｋ誘電体）を含む第１の絶縁体層１２０があり、低誘電率材料は、ポリマ低ｋ誘電体商品例えば米国ニューヨーク州のDow Chemical Companyから入手可能なＳｉＬＫ（Ｒ），米国ニュージャージー州のHoneywellから入手可能なFLARE，そして従来の材料例えば二酸化シリコン，フッ化シリコンジオキシド（ＦＳＧ），および微孔性ガラス例えば米国ニュージャージー州のHoneywell, Inc.から入手可能なNanoglass（多孔性ＳｉＯ2 ）、さらに、米国カリフォルニア州のApplied Materialから入手可能なBlack Diamond（炭素ドープＳｉＯ2 ），米国カリフォルニア州のNovellus Systems, Inc.から入手可能なCoral（炭化シリコンベースの誘電体），および米国ニュージャージー州のAllied Signalから入手可能なXerogelなどである。
第１絶縁体層１２０の上に、窒化物，酸化物，およびＴａＮ，ＴａまたはＷのような金属のうちの１つを含む第１ハードマスク層１２５がある。第１ハードマスク層１２５の上に、例えばＳｉＬＫ（Ｒ），FLARE，および従来の材料例えば二酸化シリコン，フッ化シリコンジオキシド（ＦＳＧ），およびNanoglassのような微孔性ガラス、そしてBlack Diamond，Coral，およびXerogelのような低誘電率材料を含む第２絶縁体層１３０がある。次に、第２絶縁体層１３０の上に、第２ハードマスク層１３５があり、第２ハードマスク層１３５は同様に、窒化物，酸化物，およびＴａＮ，ＴａまたはＷのような金属のうちの１つを含む。
第１絶縁体層１２０および第１ハードマスク層１２５は第１メタライゼーション層１０１を形成し、一方、第２絶縁体層１３０および第２ハードマスク層１３５は第２メタライゼーション層１０２を形成する。好ましくは銅を含むが、タングステンあるいは、銀，金等のような他の金属を含んでもよい複数の配線導体１１５が、集積回路構造１００の第１および第２メタライゼーション層１０１，１０２の内部に点在する。
図２に示すように、集積回路構造１００はＲＩＥ（反応性イオンエッチング）プロセスを受け、このプロセスにおいて、第２ハードマスク層１３５が第２メタライゼーション層１０２の上部から除去されて、一部の配線導体１１５の上部表面を露出させる。次に、ＣＭＰ（化学機械研磨）プロセスが行われ、このプロセスにおいて、第２絶縁体層１３０の一部と、第２メタライゼーション層１０２内の配線導体１１５の一部とが除去される。これを図３に示す。
リワーク・プロセスの次の工程は、集積回路構造１００を図４に示すように他のＣＭＰプロセスにさらす工程を含み、それによって第２絶縁体層１３０のより大きい部分を除去し、同様に第２メタライゼーション層１０２内の配線導体１１５の大部分を除去する。最後に、図５に示すように、単一レベル・リワークを完了し、ここにおいて、第２メタライゼーション層１０２内部の全体の第２絶縁体層１３０および配線導体１１５をＣＭＰプロセスによって除去し、第１絶縁体層１２０および第１ハードマスク層１２５内部に複数の配線導体１１５が点在する第１メタライゼーション層１０１のみを完全な状態に保つ。上述したように、上にある相互接続層１０２が除去されるときにハードマスク層１２５は相互接続層１０１を保護する。より具体的には、図５において軟質低ｋ誘電体１３０の最後の部分を除去する除去プロセスの部分は、軟質低ｋ誘電体１３０に対して選択的であり、硬質絶縁体ハードマスク層１２５にほぼ影響を与えない。これは、下にある相互接続層１０１に影響を与えることなしに、上にある相互接続層１０２を完全に除去するのを可能にし、下にあるＢＥＯＬ／ＢＥＯＬ層（層１０１およびより下の層）の形成に付随するコスト，時間および費用のいずれも犠牲にすることなしに、相互接続層１０２を個別にリワークすることを可能にする。層１０１および同種の下にある層を同様に除去でき、それによってリワークする必要がある層の量を正確に制御することができる。
この第１の実施形態において、ほぼ均一の除去プロセスを用いて集積回路構造１００の上部表面からはじめて、それぞれのレベル（ここでは１つのメタライゼーションレベル１０２）を順番に除去する。ＣＭＰポリッシュはスラリ、好ましくは銅および誘電体を除去するように構成されたスラリを用い、第２絶縁体層１３０，第２ハードマスク層１３５，および配線導体１１５の一部を除去する。代わりに、ウェットまたはドライエッチング剤例えばＨＦ（フッ酸）エッチング剤を用いてこれらの層を除去してもよい。エッチング剤を用いる場合、プロセス時の様々な時点における露出膜の最適な除去のためにエッチング剤の反復的配列を用いることができる。例えば、Ｓｉ3 Ｎ4 を除去するためにパーフルオロカーボン（perfluorocarbon）ドライエッチング剤が最適であり、一方、大部分の有機低ｋ材料を除去するために窒素ベースのエッチング剤が最適である。
加えて、第２絶縁体層１３０内の低ｋ材料のような低ｋ材料を除去の前に熱処理してその除去速度を変えてもよい。代わりに、第２絶縁体層１３０を最初に熱処理して（あるいは化学的に処理等して）その接着強さまたは機械的強度を下げ、リフトオフ・テープ，ＨＦのような液体薬品，あるいは蒸気ＨＦのようなドライエッチング薬品を用いて除去し、これは、さらに、配線導体１１５の一部または全てを剥離させる。次に、銅ポリッシュを用いて除去プロセスを完成する。
さらなる代替として、硬い誘電体（例えば、Ｓｉ3 Ｎ4 もしくは炭化シリコン）スクラッチ・ストップの集積を、最初の集積回路製造の際に用いる。このスクラッチ・ストップは、低ｋ誘電体と銅相互接続構造との反復的配列の下に存在し、ＢＰＳＧ／Ｗレベルの下にあるトランジスタのような電子デバイスの上に存在するＢＰＳＧ／Ｗレベルと共面に位置する。マルチレベル・リワークが必要な場合、膜をスクラッチ・ストップまで下方に除去する。また、上述したＲＩＥプロセスとＣＭＰプロセスとのコンビネーションを用いて膜を除去することができ、これを繰り返してそれぞれのメタライゼーション・レベルを除去する。ここにおいて、銅の除去速度は、低ｋ除去速度よりも好ましくは大きい。
スクラッチ層が完全に有効というわけではない場合、ストラップ・ローカル相互接続または“ＭＣ”を最初のＭＣの上に形成してもよく、レコードプロセス（“ＰＯＲ”）ラインの後工程（“ＢＥＯＬ”）プロセスを用いてマルチレベルＢＥＯＬを再製造する。上述の手順を単独で実行してもよく、あるいは、超音波洗浄工程もしくはメガソニック（megasonic）洗浄工程と組み合わせて実行してＢＥＯＬ構造を振動させて外し、あるいは後続の容易な除去のためにＢＥＯＬ構造を劣化させてもよい。したがって、図示したように、本発明の第１の実施形態は、マルチレベル銅／低ｋ集積回路相互接続ＢＥＯＬ構造１００をリワークするために有効なプロセスである。
第２の実施形態を図６〜１０に示す。この第２の実施形態は、一部または全部の誘電体（低ｋ）の除去を実行した後にポリッシュ・ストップを付着することを教示する。このポリッシュ・ストップは、誘電体または（当該誘電体が完全に除去される場合には）下にあるレベルと共面の厚さまで、（典型的には銅の）配線導体２１５を除去することを可能にするよう機能する。
図６〜１０は、本発明に係るこの実施形態を実行する方法に関する順序を説明する。図６に示すように、第１の工程は、ＢＥＯＬ（ラインの後工程）デバイスを有する基板２１０（例えばシリコン基板）と、その上に形成された１以上のＢＥＯＬメタライゼーションレベル２０１，２０２とを準備する工程を含む。集積回路デバイス２００は、図示するように、特に第１絶縁体層２２０を含み、第１絶縁体層２２０は、低誘電率材料（低ｋ誘電体）例えばＳｉＬＫ（Ｒ），FLARE，および従来の材料例えば二酸化シリコン，フッ化シリコンジオキシド（ＦＳＧ），およびNanoglassのような微孔性ガラス，そしてBlack Diamond，Coral，およびXerogelを含む。
第１絶縁体層２２０の上は、窒化物，酸化物，Ｓｉ3 Ｎ4 ，およびＴａＮ，Ｔａ，もしくはＷのような金属のうちの１つを含む第１ハードマスク層２２５である。第１ハードマスク層２２５の上は、第２絶縁体層２３０であり、この第２絶縁体層２３０は、低誘電率材料例えばＳｉＬＫ（Ｒ），FLARE，および従来の材料例えば二酸化シリコン，フッ化シリコンジオキシド（ＦＳＧ），およびNanoglassのような微孔性ガラス，そしてBlack Diamond，Coral，およびXerogelを含む。次に、第２絶縁体層２３０の上は、第２ハードマスク層２３５であり、この層は、また、窒化物，酸化物，Ｓｉ3 Ｎ4 ，およびＴａＮ，ＴａもしくはＷのような金属のうちの１つを含む。
第１絶縁体層２２０および第１ハードマスク層２２５は、第１ＢＥＯＬメタライゼーション層２０１を形成し、一方、第２絶縁体層２３０および第２ハードマスク層２３５は、第２ＢＥＯＬメタライゼーション層２０２を形成する。好ましくは銅から成る複数の配線導体２１５が、集積回路構造２００の第１および第２ＢＥＯＬメタライゼーション層２０１，２０２内部に点在する。
リワーク・プロセスの次の段階において、図７に示すように、第２ハードマスク層２３５を除去し、第２絶縁体層２３０と、第２ＢＥＯＬメタライゼーション層２０２の配線導体２１５とを露出させる。この除去プロセスは、第２メタライゼーションレベル２０２内の配線導体の深さの直下の深さまでのＮ2 ＲＩＥもしくはＯ2 ／Ｎ2 ＲＩＥのような既知の手法を用いることによって実行される。
次に、図８に示すように、薄膜ポリッシュ・ストップ２４０を集積回路デバイス２００の上に付着する。ＴａＮ，Ｔａ，Ｗ，もしくは他の金属を含む物理的蒸着すなわち”ＰＶＤ”のような方向性薄膜付着方法を用いて好ましくはこれを実行するが、ＳｉＯ2酸化物またはＳｉ3Ｎ4窒化物または炭化シリコンのような他の誘電体を含む誘電体付着方法も可能である。図９において示すように、第２メタライゼーションレベル２０２から突出する配線導体２１５を除去し、ポリッシュ・ストップ層２４０を除去することによって集積回路構造２００を研磨し、第２絶縁体層２３０，誘電体領域２３０（すなわち第２絶縁体層２３０）の上のポリッシュ・ストップ層２４０，および露出配線導体２１５を露出させることになる。
最後に、図１０に示すように、集積回路デバイス２００をさらに研磨し、それによって残存露出ポリッシュ・ストップ薄膜２４０を除去し、第２絶縁体層２３０と第２ＢＥＯＬメタライゼーション層２０２内の配線導体２１５の露出部分とを含みクリーンかつ平坦な上部表面を作り出す。このリワーク・プロセスの完了時に、ＢＥＯＬレベルをＰＯＲを用いて再構築してもよい。このポリッシュ・ストップ２４０は、軟質低ｋ絶縁体２３０にダメージを与えることなしに金属を研磨することを可能にする。
おそらく、現在のＢＥＯＬレベル再形成プロセスにおいては、（図示しない）リワーク副産物（artifact）が拡張バイアとして残留することになる。一方、副産物が残らないように全構造をリワークしてもよい。すなわち、デュアルダマシン構造のライン部分のみが除去される場合、シングルダマシン・プロセス・シーケンスを用いてラインのみを再製造して副産物を残さないようにしてもよい。第２の実施形態によって教示される方法を、単一または一部のＢＥＯＬレベルの除去のために用いることができ、あるいは当該工程を数回繰り返して全ＢＥＯＬを除去することができる。
図１１〜１９（ｂ）で説明する第３の実施形態において、キャップ誘電体ハードマスク材料３２５，３３５，３４５（例えばＳｉＯ2 ，Ｓｉ3 Ｎ4 ，無機材料，シルセスキオキサンなど）と、下部低誘電率材料３２０，３３０，３４０（例えば、ＳｉＬＫ（Ｒ），FLARE，および従来の材料例えば二酸化シリコン，フッ化シリコンジオキシド（ＦＳＧ），およびNanoglassのような微孔性ガラス，そしてBlack Diamond，Coral，およびXerogel，有機材料，および他の低ｋ誘電体など）との組込を必要とするリワーク・プロセスが示され、ここにおいて、キャップ材料および下部誘電体材料は、銅ＢＥＯＬ構造３００内部の一部または全部のレベルにおいて異なる除去特性を有する。
キャップ誘電体３２５，３３５，３４５は、低ｋ薄膜の“低い弾性率（lower modulus）”のために、Ｃｕ／低ｋ ＢＥＯＬスキームにおいて現在利用できない薄膜除去終点ストップとして機能する。図１１および１２は、本発明に係る第３の実施形態によって与えられるデバイス３００の基本構造を示す。集積回路デバイス３００の基本構造は、第１および第２の実施形態のデバイス１００，２００と同様であるが、明瞭のためにここで繰り返す。
図１１に示すように、第１の工程は、ＢＥＯＬ（ラインの後工程）デバイスを有する基板３１０（例えばシリコン基板）と、その上に形成された１以上のＢＥＯＬメタライゼーションレベル３０１，３０２，３０３，３０４とを準備する工程を含む。集積回路デバイス３００は、図示するように、特に第１絶縁体層３２０を含み、第１絶縁体層３２０は、低誘電率材料（低ｋ誘電体）例えばＳｉＬＫ（Ｒ），FLARE，および従来の材料例えば二酸化シリコン，フッ化シリコンジオキシド（ＦＳＧ），およびNanoglassのような微孔性ガラス，そしてBlack Diamond，Coral，およびXerogelを含む。
第１絶縁体層３２０の上は、窒化物，酸化物，Ｓｉ3 Ｎ4 ，およびＴａｎ，ＴａもしくはＷのような金属のうちの１つを含む第１ハードマスク層３２５である。第１ハードマスク層３２５の上は、上述したもののような低誘電率材料を含む第２絶縁体層３３０である。次に、第２絶縁体層３３０の上は、第２ハードマスク層３３５であり、第２ハードマスク層３３５は、窒化物，酸化物，Ｓｉ3 Ｎ4 ，およびＴａＮ，Ｔａ，もしくはＷのような金属のうちの１つを含む。次に、第２ハードマスク層３３５の上は、上述したもののような低誘電率材料を含む第３絶縁体層３４０である。次に、第３絶縁体層３４０の上は、第３ハードマスク層３４５であり、第３ハードマスク層３４５は、また、第１および第２ハードマスク層３２５，３３５において与えられた上述の材料のうちの１つを含む。
第１絶縁体層３２０および第１ハードマスク層３２５は第１ＢＥＯＬメタライゼーション層３０１を形成し、一方、第２絶縁体層３３０および第２ハードマスク層３３５は第２ＢＥＯＬメタライゼーション層３０２を形成する。同様に、第３絶縁体層３４０および第３ハードマスク層３４５は第３ＢＥＯＬメタライゼーション層３０３を形成する。好ましくは銅から成る複数の配線導体３１５が、集積回路構造３００の第１，第２，および第３ＢＥＯＬメタライゼーション層３０１，３０２，３０３の内部に点在する。
図１２を参照すると、後続の単一または複数レベル除去に対して必要なＣｕ／キャップ誘電体／下部誘電体ＢＥＯＬを製造するデュアルダマシン方法は以下のとおりである。最初にＢＥＯＬデバイスを有する基板３１０と、その上の１以上のＢＥＯＬレベル３０１，３０２，３０３とを準備する。次に、薄膜除去終点ストップ（第１の下部誘電体薄膜）３５０をデバイス３００の上に付着する。薄膜３５０はＰＯＲ Ｓｉ3 Ｎ4 より厚い。薄膜３５０の厚さを所望の厚さまたは深さまで制御できる。次に、第２の下部誘電体薄膜３５５例えばＳｉＬＫ（Ｒ），FLARE，および従来の材料例えば二酸化シリコン，フッ化シリコンジオキシド（ＦＳＧ），およびNanoglassのような微孔性ガラス，そしてBlack Diamond，Coral，およびXerogelを含むを第１の下部誘電体薄膜３５０の上に付着する。次に、キャップ・ハードマスク材料３６０を第２の下部誘電体薄膜３５５の上に付着する。ハードマスク材料３６０は、好ましくは、窒化物，酸化物，Ｓｉ3 Ｎ4 ，およびＴａＮ，Ｔａ，もしくはＷのような金属のうちの１つを含む。
プロセスの次の工程は、典型的な銅相互接続フォトリソグラフィ／エッチング，ライナ／シード，および電気メッキ法を用いて、ハードマスク３６０と第１および第２誘電体薄膜層３５０，３５５との中にデュアルダマシン・バイアおよびライン配線パターンを形成し、第４メタライゼーションレベル３０４を形成する工程を含む。これらの工程の完了時に、典型的な銅相互接続デュアルダマシン・パターンは構造３１５を作り出す。最後に、典型的な銅ＣＭＰを用いてデバイス３００を研磨し、完全に平坦な集積回路デバイス３００を生じさせる。
図１３〜１９は、第３の実施の形態の構造の変形例を示し、ここにおいて、図１１および１２で述べた工程を入れ替えるおよび／または繰り返してもよい。具体的には、図１３〜１７は、種々のデュアルダマシン・アプローチを説明し、ここにおいて、（ａ）および（ｃ）として表示される全ての図はリワーク前の構造を表し、（ｂ）および（ｄ）として表示される全ての図はリワーク後の構造を表す。リワーク前の構造とリワーク後の構造との差は、幾何学構造の差、例えば、第１および／または第２誘電体層３５０（ｂ），３５０（ｄ），３５５（ｂ），３５５（ｄ）のいずれかの厚さの差を含むメタライゼーションレベルの深さの差である。
図１３（ａ），１３（ｂ），１４（ａ），および１４（ｂ）は、それぞれ図１２に示すデバイス３００の第４メタライゼーションレベル３０４の分離した表示であるデュアルダマシン集積回路構造４００ａ，４００ｂ，５００ａ，５００ｂを説明する。デバイス４００ａ，４００ｂ，５００ａ，５００ｂは、第３ハードマスク層３４５ａ，３４５ｂを含み、第３ハードマスク層３４５ａ，３４５ｂは、窒化物，酸化物，Ｓｉ3 Ｎ4 ，およびＴａＮ，Ｔａ，もしくはＷのような金属のうちの１つを含む。第３ハードマスク層３４５ａ，３４５ｂの上は、薄膜除去終点ストップ（第１の下部誘電体薄膜）３５０ａ，３５０ｂである。薄膜３５０ａ，３５０ｂの厚さは、所望の厚さまたは深さに制御できる。次に、第２の下部誘電体薄膜３５５ａ，３５５ｂ例えばＳｉＬＫ（Ｒ），FLARE，および従来の材料例えば二酸化シリコン，フッ化シリコンジオキシド（ＦＳＧ），およびNanoglassのような微孔性ガラス，そしてBlack Diamond，Coral，およびXerogelを含むを、第１の下部誘電体薄膜３５０ａ，３５０ｂの上に付着する。次に、キャップ・ハードマスク材料３６０ａ，３６０ｂを、第２の下部誘電体薄膜３５５ａ，３５５ｂの上に付着する。ハードマスク材料３６０ａ，３６０ｂは、好ましくは、窒化物，酸化物，Ｓｉ3 Ｎ4 ，およびＴａＮ，Ｔａ，もしくはＷのような金属のうちの１つを含む。図１３および１４のデバイス４００ａ，ｂおよび５００ａ，ｂそれぞれの間の差は、第２の下部誘電体薄膜３５５ａ，３５５ｂの相対的な厚さの差である。
概略的構成の他の変形例をさらに説明する（デバイス６００ａ，ｂ，ｃ，ｄ、７００ａ，ｂ、８００ａ，ｂ、９００ａ，ｂ、１０００ａ，ｂ）。ここにおいて、第２誘電体薄膜３５５ａ，３５５ｂは、図１５（ａ）および１５（ｂ）に示すように第１誘電体薄膜３５０ａ，３５０ｂを挟み、あるいは、図１５（ｃ）および１５（ｄ）に示すように、第１誘電体薄膜３５０ｃ，３５０ｄが第２誘電体薄膜３５５ｃ，３５５ｄを挟んで当該レベルの一部または全部の除去を可能にする。また、図１６（ａ）および１６（ｂ）および１７（ａ）および１７（ｂ）に示すように、第２誘電体薄膜３５５ａ，３５５ｂが第１誘電体薄膜３５０ａ，３５０ｂの下方にある。さらに、図１７（ａ）および１７（ｂ）は、また、第２誘電体薄膜３５５ａ，３５５ｂを挟む第３ハードマスク層３４５ａ，３４５ｂを示す。同様に、シングルダマシン法を用いて単一または複数レベル除去に通じるＣｕ／第１誘電体／第２誘電体ＢＥＯＬを形成して図１８および１９に示すものと同様の構造を与えてもよい。
さらに、図１８（ａ），１８（ｂ），および１９（ｂ）において、第３ハードマスク層３４５ａ，３４５ｂが第１誘電体薄膜３５０ａ，３５０ｂを挟むことが示される。加えて、図１９（ａ）は、第３ハードマスク層３４５ａの上の二重第３ハードマスク層３４６ａを示す。また、これらの変形例は、第１誘電体／第２誘電体絶縁体構造を銅配線レベル内部に統合する多数の方法を説明し、示された構造および方法の変形例の全ては、本発明の範囲および趣旨を例示する。
順次的リワーク・プロセスは、（（ａ）および（ｃ）によって表示される図に示される）上述した銅／第１誘電体／第２誘電体ＢＥＯＬ構造を準備することによって開始する。次に、残留する表面レベル・ハードマスク材料３６０（例えばＳｉ3 Ｎ4 ，ＳｉＯ2 等）を既知のＲＩＥ，ウェットエッチング，またはＣＭＰ手法を用いて除去する。次に、この段階で露出した第１または第２誘電体材料３５０，３５５を、既知のＲＩＥ，ウェットエッチング，またはＣＭＰ手法を用いて所望の深さまで除去する。ここにおいて、単一誘電体薄膜またはマルチレベル誘電体薄膜を除去して誘電体薄膜上で停止することによってプロセスを最適化できる。次に、銅配線導体３１５を、誘電体薄膜３５０，３５５と平面になるように除去する。レベルが除去されると、標準ＰＯＲが続き、（（ｂ）および（ｄ）によって表示される図に示されるように）レベルを再構築する。
第４の実施形態において、拡張バイア層をデュアルダマシン低ｋＢＥＯＬレベル内に統合する方法の解が示される。この実施形態によれば、１以上のＢＥＯＬレベル内部に統合可能な拡張バイア構造１１００が開示される。この拡張バイア構造は、当該バイアが接続されるデュアルダマシン・バイアより小さく当該バイアを形成するよう最適化されたプロセスを用いるシングルダマシン・プロセス・シーケンスを用いて形成される。第４の実施形態は、先に上述したリワーク・プロセスに加えて他の可能なリワーク・プロセスの２つの変形例を導入する。ここで、この第４の実施形態は、第１，第２，第３，または（後述する）第５の実施形態と共に用いることができる。
図２０〜２２は、このような統合拡張バイア構造１１００を形成する第１のプロセス・シーケンスを説明し、このプロセスは、最初に、ＢＥＯＬデバイスを有するシリコン基板１１１０とその上にある１以上の可能なＢＥＯＬレベル１１０４，１１０５とを準備する工程を含む。ここで、Ｓｉ3 Ｎ4 のような第１（キャップ）薄膜層１１２０を基板１１１０の上に付着する。次に、第２（低ｋ誘電体）薄膜層１１２５例えばＳｉＬＫ（Ｒ），FLARE，および従来の材料例えば二酸化シリコン，フッ化シリコンジオキシド（ＦＳＧ），およびNanoglassのような微孔性ガラス，そしてBlack Diamond，Coral，およびXerogelを含むを、第１（キャップ）薄膜層１１２０の上に付着する。この工程の完了時に、第１バイア・パターン１１１４を、第１および第２の薄膜層１１２０，１１２５内にフォトリソグラフィで定める。ここで、第１バイア画定プロセスを最適化して続いて形成される第２バイア１１１６より小さい第１バイア１１１４を形成する（図２２に示す構造１１１６の下方部分）。
次に、露出した第１および第２薄膜層１１２０，１１２５を、典型的なフォトリソグラフィ／ＲＩＥダマシンおよびデュアルダマシンプロセスを用いて除去し、典型的なデュアルダマシン・ライナ／シード薄膜１１０９を第１バイア１１１４内に付着する。この後、銅またはタングステンのような導電材料を好ましくは含む導体（配線導体）１１１５を、第１バイア１１１４内そしてライナ薄膜１１０９の上に付着する。次に、研磨プロセスを実行して完全に平坦なデバイス１１００を形成する。その後、Ｓｉ3 Ｎ4 のような第３（キャップ）薄膜層１１３０を平坦化デバイス１１００の上に付着し、これを図２１に示す。
次に、第４（あるいは代わりに第４および第５）（低誘電率）薄膜層１１３５例えばＳｉＬＫ（Ｒ），FLARE，および従来の材料例えば二酸化シリコン，フッ化シリコンジオキシド（ＦＳＧ），およびNanoglassのような微孔性ガラス，そしてBlack Diamond，Coral，およびXerogelを含むを、第３（キャップ）薄膜層１１３０の上に付着する。プロセスの次の工程は、第４（または第４および第５）（低誘電率）薄膜層１１３５内にデュアルダマシン第２バイア／ライン・パターン１１１６をフォトリソグラフィで定める工程を含む。次に、露出した第４（または第４および第５）（低誘電率）薄膜層１１３５および第３（キャップ）薄膜層１１３０を除去し、典型的なデュアルダマシン・ライナ／シード薄膜１１０９を第２バイア１１１６内に付着する。この後、銅またはタングステンのような導電材料を好ましくは含む導体（配線導体）１１１５を、第２バイア１１１６内そしてライナ／シード薄膜１１０９の上に付着する。次に、研磨プロセスを実行して図２２に示す完全に平坦なデバイス１１００を形成する。第４の実施形態において、第１バイア１１１４に対して用いられるのと同じフォトマスクを用いて第２バイア１１１６を形成してもよい。一方、結果として生じる２つのバイア１１１４，１１１６が異なった大きさとなるように露光（photo exposure）条件を最適化してもよい。例えば、第１バイア１１１４を第２バイア１１１６より約３０％小さくしてピッチ関連プロセスウィンドウ問題を処理する。
図２３〜２５に示される、本発明の第４の実施の形態に係る第２プロセスにおいて、ＢＥＯＬデバイスを有するシリコン基板１２１０とその上の可能な１以上のＢＥＯＬレベル１２０４とを最初に準備する工程を含む、統合拡張バイア構造１２００を形成するためのシーケンスを示す。ここで、Ｓｉ3 Ｎ4 のような第１（キャップ）薄膜層１２２０を、図２３に示すように基板１２１０の上に付着する。次に、第２（低誘電率）薄膜層１２２５例えばＳｉＬＫ（Ｒ），FLARE，および従来の材料例えば二酸化シリコン，フッ化シリコンジオキシド（ＦＳＧ），およびNanoglassのような微孔性ガラス，そしてBlack Diamond，Coral，およびXerogelを含むを、例えば約２００ｎｍの厚さで、第１（キャップ）薄膜層１２２０の上に付着する。この工程の完了時に、第１バイア・パターン１２１４を、第１および第２薄膜層１２２０，１２２５内にフォトリソグラフィで定める。ここで、第１バイア画定プロセスを最適化して、続いて形成される第２バイア１２１６より大きい第１バイア１２１４を形成する。
次に、露出した第１および第２薄膜層１２２０，１２２５を除去する。次に、第３（低誘電率）薄膜材料１２３５例えばＳｉＬＫ（Ｒ），FLARE，および従来の材料例えば二酸化シリコン，フッ化シリコンジオキシド（ＦＳＧ），およびNanoglassのような微孔性ガラス，そしてBlack Diamond，Coral，およびXerogelを含むを、図２４に最もよく示されるように、第２薄膜層１２２５の上に付着する。次に、薄いハードマスク材料１２４０を第３（低誘電率）薄膜材料１２３５の上に付着する。プロセスの次の工程は、第３（低誘電率）薄膜材料１２３５およびハードマスク層１２４０内にデュアルダマシン第２バイア／ライン・パターン１２１６をフォトリソグラフィで定める工程を含む。この後、ハードマスク層１２４０および露出した第３（低誘電率）薄膜材料１２３５を除去する。その後、典型的なデュアルダマシン・ライナ／シード薄膜１２０９を第１および第２バイア１２１４，１２１６内に付着する。この工程の完了時に、銅またはタングステンのような導電材料を好ましくは含む導体（配線導体）１２１５を、第２バイア／ライン・パターン１２１６内そしてライナ薄膜１２０９の上に付着する。次に、研磨プロセスを実行して、図２５に示すように完全に平坦なデバイス１２００を形成する。本プロセス・シーケンスは、デュアルダマシン・ライン／バイア１２１４と同じ低ｋ材料１２３５内に形成された拡張バイア１２１６をもたらし、ここで、拡張バイア１２１６は、低ｋ材料１２３５内部に埋込まれた第１誘電体１２２５によっても囲まれる。
本発明の第５の実施の形態を、図２６〜２９に示す。この実施の形態は、リワーク・プロセスを含み、部分的な集積回路ＢＥＯＬ相互接続レベルを除去し再構築する方法という問題を解決する。本発明の二重スタッド相互接続構造１３００は、３つのフォトリソグラフィ・プロセス・シーケンスと２つ以上の付着シーケンスとの間に統合さればらばらに形成されたバイア１３１６を含む。本プロセスは、ＢＥＯＬデバイスを有するシリコン基板１３１０とその上の１以上のＢＥＯＬレベル１３０１，１３０２ａ，１３０３とを準備する工程を含む。
ここで、図２６に示すように、デバイス１３００の構造はＳｉ3 Ｎ4 のような第１キャップ薄膜層１３２０を含み、第１キャップ薄膜層１３２０は基板１３１０の上に付着する。次に、ＳｉＬＫ（Ｒ）またはＳｉＯ2 のような第１低誘電率薄膜層１３２５を第１キャップ薄膜層１３２０の上に付着する。次に、Ｓｉ3 Ｎ4 のような第２キャップ薄膜層１３３０を第１低誘電率薄膜層１３２５の上に付着する。その後、第２低誘電率薄膜層１３３５例えばＳｉＬＫ（Ｒ），FLARE，および従来の材料例えば二酸化シリコン，フッ化シリコンジオキシド（ＦＳＧ），およびNanoglassのような微孔性ガラス，そしてBlack Diamond，Coral，およびXerogelを含むを第２キャップ薄膜層１３３０の上に付着し、次に、Ｓｉ3 Ｎ4 のような第３キャップ薄膜層１３４０と第３低誘電率薄膜層１３４５例えばＳｉＬＫ（Ｒ），FLARE，および従来の材料例えば二酸化シリコン，フッ化シリコンジオキシド（ＦＳＧ），およびNanoglassのような微孔性ガラス，そしてBlack Diamond，Coral，およびXerogelを含むとをその上に続いて付着する。
第１キャップおよび誘電体薄膜層１３２０，１３２５は、上述した典型的なフォトリソグラフィ／エッチングおよび後続のライナ／シード，電気メッキおよびＣＭＰ工程の後に第１メタライゼーション層１３０１を形成する。同様に、第２キャップおよび誘電体薄膜層１３３０，１３３５は、上述した典型的なフォトリソグラフィ／エッチングおよび後続のライナ／シード，電気メッキおよびＣＭＰ工程の後に第２メタライゼーション層１３０２ａを形成する。同様に、第３キャップおよび誘電体薄膜層１３４０，１３４５は、上述した典型的なフォトリソグラフィ／エッチングおよび後続のライナ／シード，電気メッキおよびＣＭＰ工程の後に第３メタライゼーション層１３０３を形成する。集積回路構造１３００の第１，第２，および第３メタライゼーション層１３０１，１３０２ａ，１３０３の内部に、好ましくは銅から成る複数の配線導体１３１５が点在する。
プロセスの次の工程は、既知の手法を使って１以上のＢＥＯＬレベル１３０３を除去する工程を含む。したがって、図２７に示すように、第１バイア１３１６およびライナ材料１３０９の領域と第２低誘電率薄膜層１３３５の領域とがこの時点で露出し、変化した第２メタライゼーション・レベル１３０２ｂを生じさせる。次に、図２８に示すように、Ｓｉ3 Ｎ4 のような第４キャップ薄膜層１３５０を第３低誘電率薄膜層１３３５の上に付着する。次に、第４低誘電率薄膜層１３５５例えばＳｉＬＫ（Ｒ），FLARE，および従来の材料例えば二酸化シリコン，フッ化シリコンジオキシド（ＦＳＧ），およびNanoglassのような微孔性ガラス，そしてBlack Diamond，Coral，およびXerogelを含むを第４キャップ薄膜層１３５０の上に付着する。
プロセスの次の工程は、第１バイア１３１６の上に第２バイア１３１７をフォトリソグラフィで形成する工程を含む。ここで、第２バイア１３１７は、好ましくは第１バイア１３１６よりも大きいが、第２バイア１３１７を第１バイア１３１６よりも小さくしてもよい。次に、典型的なダマシン・ライナ／シード薄膜１３０９を第２バイア１３１７内に付着する。次に、導体（銅のような配線導体）１３１５を、典型的な銅ダマシン手法を用いて、第２バイア１３１７内そしてライナ薄膜１３０９の上に付着する。この後、ＣＭＰ研磨プロセスを実行して、平坦なデバイス１３００をもたらす。第４薄膜層１３５５と、第４キャップ薄膜層１３５０と、第２バイア１３１７内部の導体１３１５とは、共に新たな第３メタライゼーションレベル１３０４を形成する。
次に、図２９に示すように、Ｓｉ3 Ｎ4 のような第５キャップ薄膜層１３６０を第４低誘電率薄膜層１３５５の上に付着する。次に、ＳｉＬＫ（Ｒ）またはＳｉＯ2 のような第５低誘電率薄膜層１３６５を第５キャップ薄膜層１３６０の上に付着する。プロセスの次の工程は、第５低誘電率薄膜層１３６５にデュアルダマシン・ライン／バイア・パターン１３１８をフォトリソグラフィで定める工程を含む。次に、典型的なダマシン・ライナ／シード薄膜１３０９を第３バイア１３１８内に付着する。次に、導体薄膜１３１５を、典型的な銅ダマシン手法を用いて、第３バイア１３１８内そしてライナ薄膜１３０９の上に付着する。この後、研磨プロセスを実行して平坦なデバイス１３００をもたらす。その後、ＰＯＲを用いるＢＥＯＬレベルの製造が続く。さらに、図２９に示す結果として生じる相互接続構造１３００は、３つのフォトリソグラフィ工程で形成された１つの連結バイア１３１９を有し、一部分のレベルのリワークを促進し、光重ね合わせ制約に対応する。
図３０は、本発明に係るリワーク・プロセスのフロー図を説明する。ダマシン冶金のＢＥＯＬ（プロセス・ラインの後工程）相互接続レベルをリワークする方法は、基板の上に第１相互接続レベルを最初に形成する工程２０００を含み、さらに、基板の上に第１誘電体層を付着する工程２０１０と、第１誘電体層の上に第２誘電体層を積層する工程２０２０と、第１および第２誘電体層内にラインおよびバイア領域を形成する工程２０３０とを含み、第１誘電体層は、第２誘電体層よりも低誘電率の材料を含む。次に、複数の相互接続レベルを第１相互接続レベルの上に形成する（工程２０４０）。次に、最上の相互接続レベルから開始して、選択された相互接続レベルを除去する（工程２０５０）。最後に、除去した相互接続レベルを、新たな相互接続レベルで置き換える（工程２０６０）。
それぞれの実施形態の利点は、ウェハに既に備わったプロセス（したがってコスト）の一部を埋め合わすように単一相互接続レベルまたは全ＢＥＯＬ相互接続をリワークする異なった手段を与えることである。例えば、コストあるいはより具体的にはＢＥＯＬによってプロセスされたウェハの価格はかなり高く、反復的ＢＥＯＬ金属相互接続工程の一部によってプロセスされた同種のウェハの価格はさらに高い。したがって、欠陥またはミスプロセスまたは他の影響がウェハに生じる場合には、当該ウェハを廃棄するのではなく、これらの方法のうちの１以上を用いてそれを埋め合わすことができる。上述したリワークによって埋め合わされる第２の事項は時間である。すなわち、ＢＥＯＬを経てウェハをプロセスする時間はかなり大きく、ＢＥＯＬを通過する時間はさらに大きい。したがって、１以上の実施形態によって示されたリワーク・プロセスを用いることによって、ウェハをプロセスするために必要な時間を埋め合わすこともできる。これは重要である。というのは、ウェハを製造するために最善の場合でも２０日必要であり、欠陥またはミスプロセス工程が１以上のＢＥＯＬレベルで生じる場合に一からやり直さなければならないことは重大だからである。リワークは、この失われる時間の多くを回避する。
現在、当該産業において、ＳｉＯ2 −銅ダマシンＢＥＯＬ半導体ウェハ製造のためのリワーク・プロセスに関する従来例は全くない。より高性能（performing）半導体デバイスを要求する技術の進歩に従って、使用される誘電体は、先に記載したように、ＳｉＯ2 から低ｋ材料へ変化した。これらの材料のリワーク従来例は事実上存在せず、ダマシン相互接続構造をリワークする方法の教示は存在しない。
本発明は、それぞれの相互接続層内部で下部軟質低誘電率（低ｋ）層の上に保護硬質絶縁体層を有する構造を与える。この構造は、ＢＥＯＬプロセス層内のそれぞれの相互接続層を個別に除去するのを可能にする。より具体的には、除去プロセスの第１段階において、（下部軟質低ｋ誘電体の一部と一緒に）上部硬質誘電体を最初に除去する。次に、低ｋ誘電体の残部と金属配線ラインとを除去プロセスの第２段階で除去する。除去プロセスのこの第２段階は、当該除去されている相互接続層の直下の次の下に位置する相互接続層の隣接する硬質絶縁体に影響を与えない。したがって、本発明は、極めて選択的であり、（自身の上部硬質保護絶縁体層によって保護される）次の下に位置する層に影響を与えることなしに、（低ｋ誘電体層であっても）単一の相互接続層を除去するのを可能にする。これは、（単一層をリワークするのを可能にすることにより）ＢＥＯＬ層のリワークをかなり容易にする。
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）論理デバイスおよび機能デバイスを含む第１セクションと、前記第１セクションの上の少なくとも１つの相互接続層と、を備える集積回路構造であって、前記相互接続層は、第１絶縁体層と、前記第１絶縁体層の上の第２絶縁体層と、前記第１絶縁体層および前記第２絶縁体層内部の電気配線と、を有し、前記第１絶縁体層は前記第２絶縁体層より低い誘電率を有する集積回路構造。
（２）前記第２絶縁体層は、前記第１絶縁体層より硬い上記（１）記載の構造。
（３）前記第２絶縁体層は、上にある相互接続層に対して実行されるリワーク工程の間前記第１絶縁体層を保護する保護層を含む上記（１）記載の構造。
（４）前記第１絶縁体層は、炭素ドープＳｉＯ2 ，多孔性ＳｉＯ2 ，炭化シリコンベースの誘電体，およびポリマ誘電体のうちの１つを含む上記（１）記載の構造。
（５）前記第２絶縁体層は、窒化物，酸化物，Ｓｉ3Ｎ4，ＴａＮ，Ｔａ，およびＷのうちの１つを含む上記（１）記載の構造。
（６）前記電気配線は、ダマシン銅を含む上記（１）記載の構造。
（７）前記第１絶縁体層，前記第２絶縁体層，および前記電気配線は、前記構造内部の単一の相互接続層を構成する上記（１）記載の構造。
（８）論理デバイスおよび機能デバイスを含む第１セクションと、前記第１セクションの上の複数の相互接続層と、を備える集積回路構造であって、前記相互接続層のそれぞれは、第１絶縁体層と、前記第１絶縁体層の上の第２絶縁体層と、前記第１絶縁体層および前記第２絶縁体層内部の電気配線と、を含み、前記第１絶縁体層は、前記第２絶縁体層より低い誘電率を有する集積回路構造。
（９）前記第２絶縁体層は前記第１絶縁体層よりも硬い上記（８）記載の構造。
（１０）前記第２絶縁体層は、上にある相互接続層に対して実行されるリワーク工程の間前記第１絶縁体層を保護する保護層を含む上記（８）記載の構造。
（１１）前記第１絶縁体層は、炭素ドープＳｉＯ2，多孔性ＳｉＯ2，炭化シリコンベースの誘電体，およびポリマ誘電体のうちの１つを含む上記（８）記載の構造。
（１２）前記第２絶縁体層は、窒化物，酸化物，Ｓｉ3Ｎ4，ＴａＮ，Ｔａ，Ｗのうちの１つを含む上記（８）記載の構造。
（１３）前記電気配線はダマシン銅を含む上記（８）記載の構造。
（１４）前記第１絶縁体層，前記第２絶縁体層，および前記電気配線のそれぞれのグループは、前記構造内部の単一の相互接続層を構成する上記（８）記載の構造。
（１５）集積回路構造の論理層および機能層の上の相互接続層をリワークする方法であって、前記相互接続層は下部絶縁体層の上の上部絶縁体層と電気配線とを含み、前記下部絶縁体層は前記上部絶縁体層より低い誘電率を有し、前記方法は、前記相互接続層のうちの第１相互接続層の第１上部絶縁体を除去する工程と、前記第１相互接続層の直下に位置する第２相互接続層の第２上部絶縁体に影響を与えない選択的除去プロセスで、前記第１相互接続層の第１電気配線および第１下部絶縁体を除去する工程と、を含む方法。
（１６）前記第２上部絶縁体は、前記第１電気配線および前記第１下部絶縁体を除去する前記プロセスの間、前記第２相互接続層の第２下部絶縁体を保護する上記（１５）記載の方法。
（１７）前記除去プロセスは、前記第１相互接続層を完全に除去し、前記第２相互接続層を完全な状態に残し、前記方法は、前記第１相互接続層の代わりに代替相互接続層を形成する工程をさらに含む上記（１５）記載の方法。
（１８）前記第１上部絶縁体を除去するプロセスは、前記第１下部絶縁体の一部も除去し、前記電気配線の一部を露出させ、前記方法は、前記第１上部絶縁体を除去するプロセスの後に、前記第１下部絶縁体の部分的に除去された部分の上と前記電気配線の露出部分の上とにポリッシュ・ストップ層を付着する工程をさらに含む上記（１５）記載の方法。
（１９）前記ポリッシュ・ストップ層を付着するプロセスの後に、前記電気配線を除去して、前記第１下部絶縁体の部分的に除去された部分と前記ポリッシュ・ストップ層の一部とを残す工程と、前記ポリッシュ・ストップ層を除去する工程と、をさらに含む上記（１８）記載の方法。
（２０）前記ポリッシュ・ストップ層は、前記電気配線を除去するプロセスの間前記第１下部絶縁体を保護する上記（１９）記載の方法。
本発明に係るリワーク・プロセスを受ける集積回路構造の第１の実施形態の断面概略図である。 本発明に係るリワーク・プロセスを受ける集積回路構造の第１の実施形態の断面概略図である。 本発明に係るリワーク・プロセスを受ける集積回路構造の第１の実施形態の断面概略図である。 本発明に係るリワーク・プロセスを受ける集積回路構造の第１の実施形態の断面概略図である。 本発明に係るリワーク・プロセスを受ける集積回路構造の第１の実施形態の断面概略図である。 本発明に係るリワーク・プロセスを受ける集積回路構造の第２の実施形態の断面概略図である。 本発明に係るリワーク・プロセスを受ける集積回路構造の第２の実施形態の断面概略図である。 本発明に係るリワーク・プロセスを受ける集積回路構造の第２の実施形態の断面概略図である。 本発明に係るリワーク・プロセスを受ける集積回路構造の第２の実施形態の断面概略図である。 本発明に係るリワーク・プロセスを受ける集積回路構造の第２の実施形態の断面概略図である。 本発明に係るリワーク・プロセスを受ける集積回路構造の第３の実施形態の断面概略図である。 本発明に係るリワーク・プロセスを受ける集積回路構造の第３の実施形態の断面概略図である。 （ａ）本発明に係るリワーク・プロセスを受ける集積回路構造の第３の実施形態の断面概略図である。 （ｂ）本発明に係るリワーク・プロセスを受ける集積回路構造の第３の実施形態の断面概略図である。 （ａ）本発明に係るリワーク・プロセスを受ける集積回路構造の第３の実施形態の断面概略図である。 （ｂ）本発明に係るリワーク・プロセスを受ける集積回路構造の第３の実施形態の断面概略図である。 （ａ）本発明に係るリワーク・プロセスを受ける集積回路構造の第３の実施形態の断面概略図である。 （ｂ）本発明に係るリワーク・プロセスを受ける集積回路構造の第３の実施形態の断面概略図である。 （ｃ）本発明に係るリワーク・プロセスを受ける集積回路構造の第３の実施形態の断面概略図である。 （ｄ）本発明に係るリワーク・プロセスを受ける集積回路構造の第３の実施形態の断面概略図である。 （ａ）本発明に係るリワーク・プロセスを受ける集積回路構造の第３の実施形態の断面概略図である。 （ｂ）本発明に係るリワーク・プロセスを受ける集積回路構造の第３の実施形態の断面概略図である。 （ａ）本発明に係るリワーク・プロセスを受ける集積回路構造の第３の実施形態の断面概略図である。 （ｂ）本発明に係るリワーク・プロセスを受ける集積回路構造の第３の実施形態の断面概略図である。 （ａ）本発明に係るリワーク・プロセスを受ける集積回路構造の第３の実施形態の断面概略図である。 （ｂ）本発明に係るリワーク・プロセスを受ける集積回路構造の第３の実施形態の断面概略図である。 （ａ）本発明に係るリワーク・プロセスを受ける集積回路構造の第３の実施形態の断面概略図である。 （ｂ）本発明に係るリワーク・プロセスを受ける集積回路構造の第３の実施形態の断面概略図である。 本発明に係るリワーク・プロセスを受ける集積回路構造の第４の実施形態の断面概略図である。 本発明に係るリワーク・プロセスを受ける集積回路構造の第４の実施形態の断面概略図である。 本発明に係るリワーク・プロセスを受ける集積回路構造の第４の実施形態の断面概略図である。 本発明に係るリワーク・プロセスを受ける集積回路構造の第４の実施形態の断面概略図である。 本発明に係るリワーク・プロセスを受ける集積回路構造の第４の実施形態の断面概略図である。 本発明に係るリワーク・プロセスを受ける集積回路構造の第４の実施形態の断面概略図である。 本発明に係るリワーク・プロセスを受ける集積回路構造の第５の実施形態の断面概略図である。 本発明に係るリワーク・プロセスを受ける集積回路構造の第５の実施形態の断面概略図である。 本発明に係るリワーク・プロセスを受ける集積回路構造の第５の実施形態の断面概略図である。 本発明に係るリワーク・プロセスを受ける集積回路構造の第５の実施形態の断面概略図である。 本発明の好適な方法を説明するフロー図である。
符号の説明
１００，２００，３００ 集積回路構造
１０１，１０２，２０１，２０２，３０１，３０２，３０３，３０４ メタイライゼーション層
１１０，２１０，３１０，１１１０，１２１０，１３１０ 基板
１１５，２１５，３１５，１１１５，１２１５，１３１５ 配線導体
１２０，２２０，３２０ 第１絶縁体層
１２５，２２５，３２５ 第１ハードマスク層
１３０，２３０，３３０ 第２絶縁体層
１３５，２３５，３３５ 第２ハードマスク層
２４０ ポリッシュ・ストップ
３４０ 第３絶縁体層
３４５ 第３ハードマスク層
３５０ 第１下部誘電体薄膜
３５５ 第２下部誘電体薄膜
３６０ キャップ・ハードマスク材料
４００，５００，６００，７００，８００，９００，１０００ デバイス
１１００，１２００ 拡張バイア構造
１１０４，１１０５，１２０４，１３０１，１３０２，１３０３，１３０４，１３０５ ＢＥＯＬレベル
１１０９，１２０９，１３０９ ライナ薄膜
１１１４，１２１４，１３１６ 第１バイア
１１１６，１２１６，１３１７ 第２バイア
１１２０，１２２０ 第１薄膜層
１１２５，１２２５ 第２薄膜層
１１３０，１２３５ 第３薄膜層
１１３５ 第４薄膜層
１２４０ ハードマスク材料
１３００ 二重スタッド相互接続構造
１３１８ 第３バイア
１３１９ 連結バイア
１３２０ 第１キャップ薄膜層
１３２５ 第１低誘電率薄膜層
１３３０ 第２キャップ薄膜層
１３３５ 第２低誘電率薄膜層
１３４０ 第３キャップ薄膜層
１３４５ 第３低誘電率薄膜層
１３５０ 第４キャップ薄膜層
１３５５ 第４低誘電率薄膜層
１３６０ 第５キャップ薄膜層
１３６５ 第５低誘電率薄膜層

Claims (4)

  1. 集積回路構造の論理層および機能層の上の相互接続層をリワークする方法であって、前記相互接続層は下部絶縁体層の上の上部絶縁体層と電気配線とを含み、前記下部絶縁体層は前記上部絶縁体層より低い誘電率を有し、
    前記方法は、前記相互接続層のうちの第１相互接続層の第１上部絶縁体を除去する工程と、
    前記第１相互接続層の直下に位置する第２相互接続層の第２上部絶縁体に影響を与えない選択的除去プロセスで、前記第１相互接続層の第１電気配線および第１下部絶縁体を除去する工程と、を含み、
    前記第１上部絶縁体を除去する工程は、前記第１下部絶縁体の一部も第１電気配線の深さの直下の深さまで除去し、前記第１電気配線の一部を突出させ、
    前記方法は、前記第１上部絶縁体を除去する工程の後に、前記第１下部絶縁体の露出部分の上と前記第１電気配線の突出部分の上とにポリッシュ・ストップ層を付着する工程を含み、
    前記ポリッシュ・ストップ層を付着する工程の後に、
    前記ポリッシュ・ストップ層を研磨停止層として、前記第１電気配線を研磨により除去して、前記第１下部絶縁体の露出部分と前記ポリッシュ・ストップ層の一部とを残す工程と、
    前記ポリッシュ・ストップ層を除去する工程と、を含む
    方法。
  2. 前記第２上部絶縁体は、前記第１電気配線および前記第１下部絶縁体を除去する工程の間、前記第２相互接続層の第２下部絶縁体を保護する請求項１記載の方法。
  3. 前記第１電気配線および第１下部絶縁体を除去する工程は、前記第１相互接続層を完全に除去し、前記第２相互接続層を完全な状態に残し、前記方法は、前記第１相互接続層の代わりに代替相互接続層を形成する工程をさらに含む請求項１記載の方法。
  4. 前記ポリッシュ・ストップ層は、前記第１電気配線を研磨により除去する間、前記第１下部絶縁体を保護する請求項１記載の方法。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6828238B1 (en) * 2003-06-03 2004-12-07 Micron Technology, Inc. Methods of forming openings extending through electrically insulative material to electrically conductive material
FR2885735B1 (fr) * 2005-05-10 2007-08-03 St Microelectronics Sa Circuit integre guide d'ondes
US7071099B1 (en) 2005-05-19 2006-07-04 International Business Machines Corporation Forming of local and global wiring for semiconductor product
US7566971B2 (en) * 2005-05-27 2009-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8217518B2 (en) 2006-03-08 2012-07-10 Stmicroelectronics Asia Pacific Pte., Ltd. Enhancing metal/low-K interconnect reliability using a protection layer
US7662645B2 (en) * 2007-09-06 2010-02-16 United Microelectronics Corp. Reworked integrated circuit device and reworking method thereof
US8299622B2 (en) 2008-08-05 2012-10-30 International Business Machines Corporation IC having viabar interconnection and related method
CN102543856B (zh) * 2012-01-20 2014-09-03 上海华力微电子有限公司 一种铝刻蚀图形缺陷的修补方法
US9601367B2 (en) * 2013-03-25 2017-03-21 International Business Machines Corporation Interconnect level structures for confining stitch-induced via structures
US8853095B1 (en) * 2013-05-30 2014-10-07 International Business Machines Corporation Hybrid hard mask for damascene and dual damascene
US9881972B2 (en) * 2016-05-20 2018-01-30 Micron Technology, Inc. Array of memory cells and methods of forming an array of memory cells
US10707166B2 (en) 2016-10-04 2020-07-07 International Business Machines Corporation Advanced metal interconnects
US10431464B2 (en) 2016-10-17 2019-10-01 International Business Machines Corporation Liner planarization-free process flow for fabricating metallic interconnect structures
US10242872B2 (en) 2017-03-21 2019-03-26 International Business Machines Corporation Rework of patterned dielectric and metal hardmask films
US10461128B2 (en) 2017-04-26 2019-10-29 Micron Technology, Inc. Arrays of memory cells and methods of forming an array of elevationally-outer-tier memory cells and elevationally-inner-tier memory cells
US20190067178A1 (en) * 2017-08-30 2019-02-28 Qualcomm Incorporated Fine pitch and spacing interconnects with reserve interconnect portion
US10522398B2 (en) 2017-08-31 2019-12-31 International Business Machines Corporation Modulating metal interconnect surface topography
US10672653B2 (en) 2017-12-18 2020-06-02 International Business Machines Corporation Metallic interconnect structures with wrap around capping layers
US10483461B2 (en) * 2018-04-19 2019-11-19 Globalfoundries Singapore Pte. Ltd. Embedded MRAM in interconnects and method for producing the same
US10658235B2 (en) 2018-06-21 2020-05-19 International Business Machines Corporation Rework for metal interconnects using etch and thermal anneal

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5122475A (en) * 1988-09-30 1992-06-16 Harris Corporation Method of making a high speed, high density semiconductor memory package with chip level repairability
WO1995017768A1 (en) * 1993-12-20 1995-06-29 General Electronic Company Address line repair structure and method for thin film imager devices
US5561085A (en) * 1994-12-19 1996-10-01 Martin Marietta Corporation Structure for protecting air bridges on semiconductor chips from damage
US6218302B1 (en) * 1998-07-21 2001-04-17 Motorola Inc. Method for forming a semiconductor device
US6332988B1 (en) 1999-06-02 2001-12-25 International Business Machines Corporation Rework process
US6340601B1 (en) * 1999-08-02 2002-01-22 International Business Machines Corporation Method for reworking copper metallurgy in semiconductor devices
US6812131B1 (en) * 2000-04-11 2004-11-02 Honeywell International Inc. Use of sacrificial inorganic dielectrics for dual damascene processes utilizing organic intermetal dielectrics
US6350675B1 (en) * 2000-10-12 2002-02-26 Chartered Semiconductor Manufacturing Ltd. Integration of silicon-rich material in the self-aligned via approach of dual damascene interconnects
US20020064951A1 (en) * 2000-11-30 2002-05-30 Eissa Mona M. Treatment of low-k dielectric films to enable patterning of deep submicron features
US6495443B1 (en) * 2001-06-05 2002-12-17 Advanced Micro Devices, Inc. Method of re-working copper damascene wafers

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