JPWO2006001349A1 - 容量素子が搭載された半導体装置 - Google Patents

Abstract

配線層間に形成する金属酸化物高誘電率膜を容量絶縁膜とする容量素子において、下層配線材料の拡散や熱酸化を抑制し、かつ容量素子を構成する薄い容量絶縁膜が成膜される表面を平坦とする。容量素子の下層に形成する配線上に形成される配線材料の拡散防止および酸化防止の役割を果たす配線キャップ膜１０３の所定の領域に、配線材料の拡散防止能力を有する下部電極１１１ｂを下層配線１０５と直接接触するように埋設して形成し、容量絶縁膜が形成される表面を平坦な形状にする。

Description

本発明は、集積回路（ＬＳＩ）中に容量素子が組み込まれた半導体装置に関し、特に、多層配線構造を有するＬＳＩ中に、金属層−高誘電率絶縁膜−金属層により構成される容量素子が組み込まれた半導体装置に関する。

Ｓｉ半導体基板上に形成される超高集積回路（ＵＬＳＩ）においては、コスト低減、パフォーマンス向上、消費電力低減を追求するため、設計寸法の微細化が常に進められている。微細化を行い、集積される素子数を増大させることで機能の向上を図り、チップサイズを小さくすることでコストの低減を図っている。又は、集積度の向上によって、異なる機能を有する回路ブロックを複数混載することも可能になり、部品点数を削減することでＵＬＳＩチップが組み込まれた装置のコストを低減することも可能になる。このような異種機能を有する回路ブロックの混載はコスト削減のみならず、通信速度の向上等が可能となり、異種機能を有する回路ブロックを組み合わせることで、付加的な性能向上を実現することもできる。また、微細化によって、動作電圧を低減することができるため、同一の機能を持つ回路ブロックの消費電力を抑制することも可能である。

しかし、能動素子の急速な微細化の進展によって、新たな問題が顕在化してきている。以下、この問題を、電源ノイズ、ＲＦ／アナログ回路、及びメモリに分類して説明する。

先ず、電源ノイズについての問題点について説明する。素子の微細化が進むことで、低電圧化が推し進められるが、集積される素子数が急激に増加するため、消費する電流量は急増する。また、素子の微細化にともなって動作周波数は上昇し続け、スイッチング時間も短縮される。即ち、スイッチングする際の電流量は増加し、スイッチング時間が短くなるため、電流の時間変化であるｄｉ／ｄｔは急激に大きくなる。この電流の時間変化に回路のインダクタンスＬを掛け合わせたＬ・ｄｉ／ｄｔは、誘導性の電圧変動であり、同時スイッチングノイズといわれる。同時スイッチングノイズは、電源電位を変動させ、場合によってはロジック状態を反転させることがある。上述したように、微細化が進むと電源電圧が低下することに加え、ノイズによる変動電圧が増大するため、ノイズマージンは加速度的に減少する。このような誘導性ノイズは、回路のインピーダンスを低下させることで低減することが可能であり、回路に容量を付加することで電源変動を抑制することができる。このような容量をデカップリング容量とよぶ。従来のＵＬＳＩでは、トランジスタを形成するときに得られるＭＯＳ容量をデカップリング容量として使用している。しかし、微細化の進展によって、ＭＯＳ容量の絶縁膜厚は薄膜化し、絶縁膜のリーク電流が急増することが問題となっている。また、ノイズマージンが急激に小さくなっているため、絶対的な容量値も不足してきており、電源電位を安定化するために挿入されるデカップリング容量によってチップ面積が増大する傾向も示している。以上のような問題点を回避するためには、ＭＯＳ容量よりも高い誘電率を有する絶縁膜を用いたデカップリング容量を配線層に用意する必要がある。配線層に容量を組み込むことで、平面上ではトランジスタと重ねて配置することができるため、設置面積をＭＯＳ容量よりも大きくとることができる。誘電率を高くすることで、同一面積での容量値を大きくすることができるので、限られた面積において大きな容量を設置することが可能となる。高誘電率絶縁膜としては、例えば、特許文献１〜４に示されるようなものを応用することが可能である。

ＭＯＳ能動素子の微細化による動作速度の向上は、高周波（ＲＦ）信号処理回路のＭＯＳデバイス化を促進している。ＲＦデバイスをＭＯＳデバイスで構築できれば、デジタルのベースバンド回路との混載によって、機能向上及びコスト低減等が実現する。アナログ回路とデジタル回路の混載も同様のメリットを享受できる。ＲＦデバイス又はアナログデバイスでは、抵抗素子、容量素子及びインダクタ等の受動素子を効果的に利用する。このため、ＭＯＳロジックで使用する能動素子に加えて、受動素子を集積化することが極めて重要である。ＭＯＳロジックは、世代とともに微細化が進められるが、このような受動素子は、物性のみで特性が決まってしまうために、世代が進んでも微細化しない。このため、ＵＬＳＩチップにおける受動素子の相対的な面積が増大し、チップコスト低下の阻害要因となっている。容量素子の場合、電極とシリコン基板との間に寄生容量が形成されることも動作特性上問題である。ＵＬＳＩの微細化は、構造上３次元的に縮小されていくため、配線層とシリコン基板との距離が近くなる。それと同時に、容量素子の電極面積が周辺の回路と比較して相対的に大きくなることによって、基板との間に形成される寄生容量は大きくなる。また、相対的なサイズの増大によって電極の寄生抵抗も無視できなくなる。以上のような問題を解決するためには、誘電率の高い容量素子を基板からの距離を離して設置することが望ましい。即ち、最上層配線層に容量素子を設ける必要がある。

製造プロセスの微細化は、メモリ素子においても問題を顕在化させている。ＣＭＯＳで構成されるメモリとして、ＳＲＡＭが用いられている。ＳＲＡＭはＣＭＯＳ回路におけるロジック信号を相補的にラッチすることでメモリ状態を保持する。近年になって、微細化が進められると、ゲート容量が小さくなり、α線又は宇宙線の影響で発生したチャージによってロジックが反転することが問題となっており、これはソフトエラーと呼ばれている。ＳＲＡＭにおけるソフトエラーは、メモリ状態の破壊を意味しており、深刻な問題である。このような問題を解決するために、ゲート容量を等価的に増大することを目的として、メモリノードに容量素子を付加する試みがある。

以上のように、配線層中に容量素子を付加することで、多くの問題が解決する。但し、配線中に容量素子を付加するためには、新たな課題がある。銅を主成分とした配線材料を、低誘電率層間絶縁膜中に形成するという最先端の配線構造では、絶縁膜の耐熱性の問題が有り、３５０〜４００℃というプロセス温度の上限が存在する。このため、容量素子を形成する温度も３５０℃程度を上限にするように設定しなければならない。また、銅は、絶縁膜中を拡散しやすいため、層間絶縁膜及び容量絶縁膜と銅配線との間には、銅の拡散を抑制するバリア膜を介装する必要がある。以上のような観点から、銅配線中に形成する容量素子の製造プロセス及び構造は慎重に考慮する必要がある。

以下に、配線層中に容量を形成することを目的として考えられた容量素子構造及び製造方法について開示されている例を示す。
（第１の従来例）
特許文献５には、ＳＲＡＭのソフトエラー耐性を向上させるために、セル中に容量素子を付加する構造が開示されている。この文献における構造は、メモリセルの上部を覆う下部電極及び上部電極と、これらに挟まれた容量絶縁膜とでスタック構造の容量素子を形成する。また、当該文献では、電極材料としてポリシリコンを使用しており、容量絶縁膜としてシリコン窒化膜を使用している。
（第２の従来例）
特許文献６には、材質が窒化シリコン又は炭化シリコン以外の絶縁膜をキャパシタ誘電体膜として採用しうる構造が開示されている。当該文献における技術は、銅配線を有する多層配線構造上に形成されたキャパシタ構造に関するものである。従前の銅配線を有する構造体では、銅配線上には必ず、酸化防止絶縁膜として窒化シリコン膜又は炭化シリコン膜が形成されていた。このため、銅配線上に容量を形成するためには、これらの膜を容量絶縁膜として使用する必要があった。当該文献における技術は、この制約を回避するための技術である。当該文献における技術では、酸化防止膜として絶縁膜ではなく、金属膜が使用されている。銅配線の露出面と、前記金属膜との間には、バリアメタルが介装されている。この金属膜を銅配線上に残るように形成しておき、この上に容量絶縁膜を成膜する。このとき、下部電極として露出している銅配線上の金属膜以外の部分は層間絶縁膜が露出しているだけであり、下部電極が銅配線よりも酸化耐性を有することで、金属酸化物誘電体膜を容量絶縁膜として用いることができる。
（第３の従来例）
特許文献７では、銅配線上にＴａ_２Ｏ_５からなる誘電体膜を使用した容量素子を形成する方法が開示されている。この際、Ｃｕの拡散防止を目的として、Ｔａ膜がＣｕ膜とＴａ_２Ｏ_５膜との間に介装されている。Ｔａ膜は、Ｔａ_２Ｏ_５膜を成膜する際にわずかに酸化されるが、その下の銅配線が酸化されることを抑制する効果もある。
（第４の従来例）
特許文献８では、下部電極の下面に銅配線構造を接続させ、銅配線を介して下部電極に電荷を供給すると共に、層間絶縁膜等の酸化膜へ銅の拡散を防止することができ、配線機能の信頼性を維持可能な半導体装置の構造が開示されている。この半導体装置は、一つ又は複数の配線の上面に接続された下部電極と、この下部電極に容量結合した上部電極とを有するＭＩＭ容量を有し、下部電極が配線材料の拡散を防止する材料からなると共に、配線構造を内包するものである。この際、通常、銅配線形成後に形成され、銅の酸化及び拡散を防止する絶縁膜を、容量形成部分のみ開口して、この開口部で下部電極と下層の銅配線とを接続している。

特開平７−３４３１号公報 特開平７−１１１１０７号公報 特開平９−６７１９３号公報 特開平１０−１７３１４０号公報 特開２００４−６８５０号公報 特開２００４−１４７６１号公報 特開２００３−２６４２３６号公報 特開２００３−２６４２３５号公報

しかしながら、前述の特許文献５乃至８に記載の従来例には以下に示す問題点がある。特許文献５に記載の従来例では、電極材料にポリシリコンを採用していることから、誘電率の高い金属酸化物誘電体膜を使用すると、電極が酸化してしまうという問題点がある。このため、容量絶縁膜としてシリコン窒化膜を使用せざるを得ない。シリコン窒化膜では、微細化し続けるＳＲＡＭのセルサイズにおいて、十分な容量を確保することが難しくなる。

特許文献６に記載の従来例では、容量を形成しない部分にも、下部電極及びバリアメタルが上下配線間に挿入されてしまう。酸化耐性の強い下部電極材料及びバリアメタルは、一般に電気抵抗が高く、上下配線間の抵抗上昇をもたらす。また、下部電極及びバリアメタルを加工した後に、容量絶縁膜と上部電極を成膜するが、下部電極のピッチが狭い部分では、電極間に絶縁膜等が均一に成膜されずに、特性不良が発生する。下部電極へのカバレッジを向上させるためには、ＣＶＤ法を用いた成膜が望まれるが、ＣＶＤ法では原料を熱分解させるために、少なくとも４００℃以上の加熱を行う必要がある。このような、高温のプロセスは、銅／低誘電率配線に適用できない。

特許文献７に記載の従来例では、通常銅配線で必要とされる銅の酸化及び拡散防止絶縁膜に関する記載がなく、銅配線のインテグレーションプロセスとの整合性が示されていない。

特許文献８に記載の従来例では、銅配線とのインテグレーションについては十分考慮されている。但し、ＭＩＭ容量積層膜の成膜及びエッチングを行う際に、段差部分が存在する。段差部分の側壁及び角の部分では、異常成長及び成長不良が起こりやすい。特に、ＭＩＭ容量では、容量密度を増加させるために容量絶縁膜を薄膜化する必要があり、この問題は深刻である。側壁部分等へも均一な成長を行うためには、表面被覆特性に優れたＣＶＤ法等を活用すれば良いが、ＣＶＤ法は既に述べたように成長温度が高くなるため、銅配線上に形成するのは困難である。これに加えて、多層膜が形成された段差部分のエッチングは制御が困難で、エッチング不良が発生しやすい。

本発明の目的は、大容量素子が搭載された半導体装置を提供することにあり、具体的には、多層配線構造を有するＬＳＩ中に金属層−高誘電率絶縁膜−金属層により構成される容量素子が組み込まれた半導体装置であって、下層配線材料の拡散及び熱酸化を抑制し、かつ十分な容量が確保され安定した特性を有する容量素子が搭載された半導体装置を提供することにある。

本発明に係る半導体装置は、上部電極、容量絶縁膜及び下部電極が上からこの順番に積層された容量素子が配線上に搭載された半導体装置において、前記下部電極が、その下方に位置する下層配線上に形成されている絶縁膜を前記下層配線に達するまで開口した溝内に埋設されており、前記下部電極と前記下層配線とが直接接触していることを特徴とする。

この場合に、前記上部電極及び前記容量絶縁膜が、平面視で、前記下部電極の縁部を超える領域まで形成されていることが好ましい。

本発明に係る他の半導体装置は、上部電極、容量絶縁膜、第２の下部電極及び第１の下部電極が上からこの順に積層された容量素子が配線上に搭載された半導体装置において、前記第１の下部電極が、その下方に位置する下層配線上に形成されている絶縁膜を前記下層配線に達するまで開口した溝に埋設されており、前記第１の下部電極と前記下層配線とが直接接触しており、前記第２の下部電極、前記容量絶縁膜、及び前記上部電極膜が、平面視で、前記第１の下部電極の縁部を超える領域まで形成されていることを特徴とする。

本発明はまた、上部電極上に前記下層配線上に形成された絶縁膜と同一の材質と膜厚からなる絶縁膜を有することを特徴とする上記半導体装置を示すものである。

本発明はさらに、配線のビアプラグと容量素子の上部電極コンタクトプラグを同時に形成し、ビアプラグ及び上部電極コンタクトプラグが、容量素子の上層部分に形成される配線に接続されていることを特徴とする上記半導体装置を示すものである。

本発明はまた、容量素子の下部電極と直接接触している下層配線、容量素子の上層に形成される上層配線、下層配線と上層配線を接続するビアプラグ、上部電極と上層配線を接続するコンタクトプラグ、の全てが銅を主成分とする金属で形成されていることを特徴とする上記半導体装置を示すものである。

本発明はまた、前記下層配線上に形成され、下部電極を埋設している絶縁膜が、銅の拡散を抑制する材料、特にＳｉＮ又はＳｉＣＮである半導体装置を示すものである。

本発明はさらに、絶縁膜中に埋設された前記下部電極が、銅の拡散を抑制する材料、特に、ＴａＮであることを特徴とする上記半導体装置を示すものである。

本発明はまた、三層以上の多層配線を有する半導体装置において、任意の二つの配線層間に一層の容量素子層を有しており、該容量素子層が少なくとも２層以上に積層されており、各層の容量素子が配線層を介して並列接続されていることを特徴とする上記半導体装置を示すものである。

本発明はさらに、多層に形成された容量素子の上部電極を並列に接続する配線の一部を形成するコンタクトプラグとビアプラグを完全に同一の開口によって形成することを特徴とする上記半導体装置を示すものである。

本発明はまた、最上層の配線層とパッドの間に容量素子を搭載することを特徴とする半導体装置を示すものである。

本発明によれば、Ｃｕに対するバリア性を有する下部電極と、同じくＣｕに対するバリア性を有する配線キャップ膜の表面を連続して平坦に保つことで、被覆特性を気にすることなくスパッタ法に代表されるような低温プロセスで高誘電率を呈する金属酸化物の容量絶縁膜を成膜することが可能となる。このため、銅／低誘電率絶縁膜からなる多層配線の信頼性を損なうことなく、容量素子を搭載することができる。

本願発明による配線中に組み込む容量素子の構造を示す図である。 （ａ）〜（ｊ）は、夫々本願発明による配線中に組み込む容量素子を形成する実施の形態を工程順に示す断面図である。 （ａ）〜（ｇ）は、夫々本願発明における第１の実施例を工程順に示す断面図である。 （ｈ）〜（ｌ）は、夫々本願発明における第１の実施例を工程順に示す断面図であり、図３（ａ）〜（ｇ）に続く工程を示すものである。 （ａ）及び（ｂ）は、本願発明における第１の実施例の工程途中の平面図（レイアウト）である。 （ａ）及び（ｂ）は、本願発明における第１の実施例の工程途中の平面図（レイアウト）である。 本願発明における第１の実施例において、Ｔａ及びＴａＮ膜の酸化特性を示す図である。 本願発明における第１の実施例において、熱酸化前のＴａ膜厚と３５０℃で１時間の熱酸化を行った後の熱酸化膜（ＴａＯ）の膜厚の関係を示す図である。 本願発明における第１の実施例において、熱酸化によって形成したＴａＯ膜のリーク電流と熱酸化前のＴａ膜厚の関係を示す図である。 本願発明における第１の実施例において、熱酸化によって形成したＴａＯ膜と下部電極界面におけるショットキーバリアハイトと、熱酸化前のＴａ膜厚の関係を示す図である。 （ａ）〜（ｈ）は夫々、本願発明における第２の実施例を工程順に示す断面図である。 本願発明における第２の実施例において、スパッタ法によって形成したＺｒＯ、ＴａＯ及びその混晶の容量密度と膜厚の関係を示す図である。 本願発明における第２の実施例において、スパッタ法によって形成したＺｒＯ、ＴａＯ及びその混晶のリーク電流と電流測定時の温度の関係を示す図である。 本願発明における第２の実施例において、スパッタ法によって形成したＺｒＯ、ＴａＯ及びその混晶の規格化（２５℃を基準とする。）容量と容量測定時の温度の関係を示す図である。 本願発明における第３の実施例の構造を示す断面図である。 本願発明における第３の実施例の構造を示す断面図である。 本願発明における第４の実施例の構造を示す断面図である。 本願発明における第５の実施例の構造を示す断面図である。 本願発明による配線中に組み込む容量素子の構造を示す断面図である。 本願発明における第３の実施例の構造を示す断面図である。 本願発明における第３の実施例の構造を示す断面図である。 本願発明における第４の実施例の構造を示す断面図である。 本願発明における第５の実施例の構造を示す断面図である。 本願発明における第４の実施例の構造を示す断面図である。 本願発明における第５の実施例の構造を示す断面図である。

符号の説明

１０１ ビアキャップ絶縁膜又はエッチングストッパ膜
１０２ 配線層の層間絶縁膜
１０３ 配線キャップ絶縁膜
１０４ バリアメタル
１０５ 配線
１１０ ハードマスク
１１１ａ 下部電極膜
１１１ｂ 埋設下部電極（第１の下部電極）
１１１ｃ 第２の下部電極
１１１ｄ 埋設下部電極の一部を構成する導電性バリア膜
１１１ｅ 埋設下部電極の一部を構成する金属膜
１１２ 容量絶縁膜
１１３ 上部電極
１１４ 容量キャップ絶縁膜
１１５ 上部電極コンタクト
１１６ 埋設下部電極を形成する開口部
１２０ ビア層の層間絶縁膜
１２１ エッチングストッパ膜
１２２ 配線層の層間絶縁膜
１２４ バリアメタル
１２５ 配線及びビアプラグ（デュアルダマシン）
１２７ ビアプラグ
１２８ 配線
１３０ ビアキャップ絶縁膜
２０１ 素子分離
２０２ ゲート
２０３ 拡散層
２０４ 層間絶縁膜
２０５ コンタクトプラグ
２０５ｇ 接地電位に接続されるコンタクト
２０５ｓ 電源電位に接続されるコンタクト
２０５ｂ ビット線に接続されるコンタクト
２０５ｎ ゲート及び拡散層共通のセルノードコンタクト
３１１ メモリセル
３１２ 選択トランジスタ
４０１ 第１の配線層
４０２ 第１のビア層
４０３ 第２の配線層
４０４ 第２のビア層
４０５ 第３の配線層
４０６ 第３のビア層
４０７ 第４の配線層
４１１ 第１層目の容量素子
４１２ 第２層目の容量素子
４１３ 第３層目の容量素子
５０１ パッシベーション
５０２ パッドメタル

以下、本発明の実施形態に係る半導体装置について、具体的に説明する。図１は、本実施形態の半導体装置において、配線中に組み込まれた容量素子の構造の一例を示す図である。

本実施形態の半導体装置は、上部電極、容量絶縁膜及び下部電極が上からこの順番に積層された容量素子が配線上に搭載された半導体装置において、前記下部電極が、その下方に位置する下層配線上に形成されている絶縁膜を前記下層配線に達するまで開口した溝内に埋設されており、前記下部電極と前記下層配線とが直接接触していることを特徴とする。

図１に示す実施形態においては、層間絶縁膜１０２及び下層のビアキャップ膜１０１に形成した溝に、バリアメタル１０４及びこの溝を埋設するＣｕからなる埋設配線(下層配線）１０５が形成されている。そして、この配線上に形成される配線材料の拡散防止及び酸化防止の役割を果たす配線キャップ膜１０３の所定の領域において、埋設配線１０５に達するまで開口した溝に、下部電極１１１ｂを下層配線１０５と直接接触するように埋設して形成されている。下部電極１１１ｂは、この下部電極１１１ｂと下層配線１０５とが直接接触して配線材料の拡散防止能力を有する材料、例えば、ＴａＮにより形成されている。このため、下部電極１１１ｂ、容量絶縁膜１１２及び上部電極１１３からなる容量素子において、容量絶縁膜１１２が形成される表面が平坦な形状とされている。図１に示すように、上部電極１１３及び容量絶縁膜１１２は、その配置上で下部電極１１１ｂを内包するような形状に形成されている。即ち、上部電極１１３及び容量絶縁膜１１２が、平面視で、下部電極１１１ｂの縁部まで又は前記縁部を超える領域まで形成されている。なお、図中、１１４は前記容量素子上部に形成された容量キャップ膜、１２０はビア層間絶縁膜、１２１はエッチングストッパ膜、１２２は配線層間絶縁膜、１２４はバリアメタル、１２５は埋設配線及びビアプラグ（上層配線）を夫々示すものである。また、図１９は本実施の形態において、配線キャップ膜１０３とビア層間膜１２０の間に残存する配線キャップ加工用のハードマスク１１０を明示的に示した図である。ハードマスク１１０とビア層間膜１２０を同一材料とすることで、実質的にハードマスクはビア層間膜と同化し、図１に示した構造となる。

下部電極１１１ｂとして使用するＴａＮ膜は、銅配線材料の拡散を防止する性質を有し、かつ酸化耐性を有する。このＴａＮ膜は、一般に銅配線のバリアメタルとして使用されており、銅配線又は層間絶縁膜との接触等についても問題がなく、銅配線プロセスとの整合性は極めて高い。

そして、絶縁膜として、高誘電率を呈する金属酸化膜を３５０℃以下で形成することで、銅／低誘電率絶縁膜からなる多層配線の信頼性を損なうことなく、容量素子を搭載することが可能となる。

図１に示すように下部電極が、銅配線上に形成された酸化／拡散防止絶縁膜中に埋め込まれていることによって、下層の銅配線は、ＴａＮ下部電極又は酸化／拡散防止絶縁膜のいずれかで完全に覆われている。また、ＴａＮ下部電極と酸化／拡散防止絶縁膜の表面は完全に平坦である。このため、その上に形成される絶縁膜は、被覆特性に優れ、かつ分解の熱エネルギーを必要とするＣＶＤ法のような方法を使用する必要がなく、低温で形成できるスパッタ法等を活用できる。

従って、本発明の容量構造によれば、上下電極間におけるショートが発生せず、特性の安定した容量素子を、銅配線中に組み込むことが可能となるものである。

次に、図２に、本発明の実施形態を実現するための工程断面図を示す。まず、図２（ａ）に示すような下層配線を形成する。層間絶縁膜１０２及び下層のビアキャップ膜１０１に形成した溝に、バリアメタル１０４及びＣｕシード膜（図示せず）をスパッタ法によって形成する。続いて、電解めっき法にてＣｕ膜を成膜し、上記で形成した溝を完全に埋設し、ＣＭＰによって余剰なＣｕ膜を除去することで埋設配線１０５を形成する。ＣＭＰ後には、Ｃｕのグレイン安定化のため、３５０℃３０分間の窒素処理を行う。

続いて、図２（ｂ）に示すように、Ｃｕの酸化防止及びＣｕの拡散防止を目的とした配線キャップ絶縁膜１０３としてＳｉＮ又はＳｉＣＮ膜、及びハードマスク１１０としてＳｉＯ_２又はＳｉＯＣＨを成膜する。

フォトリソグラフィー及びエッチング工程を経て、図２（ｃ）に示すように、ハードマスク１１０に開口パターンを形成する。このとき、ドライエッチングの選択特性を利用して、配線キャップ膜１０３上でエッチングを停止することが重要である。ハードマスクの開口パターンを形成した後に、アッシングによってフォトレジストを除去するが、このときには下層のＣｕ表面が露出していないため、酸素プラズマによるＣｕの酸化を抑制することができる。

ハードマスク１１０の開口パターンをマスクとし、配線キャップ膜１０３をエッチングし、図２（ｄ）に示すように、下層のＣｕ表面に達する開口パターン１１６を形成する。

続いて、図２（ｅ）に示すように、下部電極１１１ａとしてスパッタ法にてＴａＮを成膜し、上記開口部１１６が完全に埋設されるようにした後、ＣＭＰ法によって開口部以外のＴａＮを除去することで図２（ｆ）に示すような埋設下部電極１１１ｂを形成する。このとき、ハードマスク残膜が完全になくなり、配線キャップ膜１０３が露出してもかまわない。ここで、ハードマスクの残膜と配線キャップをあわせた厚さが下部電極１１１ｂの厚さとなる。図２（ｆ）は、配線キャップ膜１０３が露出するまで削り込んだ例を示している。以上のようにして、埋設下部電極１１１ｂが下層のＣｕ配線１０５と直接接触する形で形成できる。Ｃｕは、材質がやわらかいために、ＣＭＰ時にディッシングがおこりやすく、大面積パターンでは中央部で陥没したような形状になる。このため、大面積パターンのＣｕ配線は形成が困難であるが、ＴａＮは材質が硬く、このようなディッシングが起こりにくいため、比較的大面積のパターンでも平坦な表面形状が得られることが特徴である。

次に、図２（ｇ）に示すように、下部電極１１１ｂ上に絶縁膜として容量絶縁膜１１２の成膜を行う。本発明では、下部電極１１１ｂが配線キャップ膜１０３中に埋設されその表面が露出していることで、容量絶縁膜１１２が成膜される基板表面は完全に平坦である。このため、被覆特性が良好だが分解のために高い熱エネルギーを必要とする熱ＣＶＤ法等の手法を用いる必要がない。スパッタ法等の物理成膜法（ＰＶＤ法）を用いることで、膜厚の制御も容易で、膜厚が容量素子全体にわたって均一に形成される。スパッタ法で容量絶縁膜１１２を形成する場合、金属材料をＤＣスパッタ法により成膜した後、熱酸化によって金属酸化膜を形成する方法と、ＲＦスパッタによって絶縁物からなるターゲットを用いて直接勤続酸化膜を成膜する手法のいずれを用いてもよい。本構造では、このような金属酸化物を絶縁膜として用いることが可能であるという特徴を有するが、絶縁膜として用いる材料は金属酸化物に限定されるものではなく、ＬＳＩプロセスで広く用いられているＳｉＯ_２、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣ、ＳｉＯＣＨ等を３００℃から４００℃の基板温度でプラズマ援用ＣＶＤ法にて成膜してもよい。

上記のように容量絶縁膜１１２を成膜したのち、上部電極１１３として下部電極１１１ｂと同一であるＴａＮを反応性スパッタ法により成膜し、上部電極上に容量キャップ絶縁膜１１４として、配線上に形成した絶縁膜と同様のＳｉＮ又はＳｉＣＮを成膜し、図２（ｇ）に示すような容量積層膜の成膜を完了する。

続いて、図２（ｈ）に示すように、下部電極１１１ｂを内包する形状に容量キャップ膜１１４、上部電極１１３、容量絶縁膜１１２のパターニングを行う。容量のパターニングは、フォトレジストをマスクとして容量キャップ膜をエッチングし、アッシング後に容量キャップ膜１１４をマスクとして上部電極１１３と容量絶縁膜１１２をエッチングしても良い。上述のように、上部電極１１３と容量絶縁膜１１２が埋設されている下部電極１１１ｂを内包している。つまり、上部電極１１３及び容量絶縁膜１１２が、平面視で、下部電極１１１ｂの縁部を超える領域まで形成されている。このため、上部電極１１３と下部電極１１１ｂが容量絶縁膜１１２側壁を介して短絡することがありえないことが本構造の特徴である。

次に、ビア層間絶縁膜１２０としてＳｉＯ_２又はＳｉＯＣＨ、エッチングストッパ膜１２１としてＳｉＮ又はＳｉＣＮ、配線層間絶縁膜１２２としてＳｉＯ_２又はＳｉＯＣＨを成膜し、配線形成用の溝及びビアホールを形成する。この際、ドライエッチングの特性を利用し、配線キャップ膜及び容量キャップ膜１１４でエッチングが停止するようにすることで、図２（ｉ）に示すような形状を形成する。この際、下層の配線上のビア底及び容量の上部電極コンタクト底は、いずれも同種の材質からなるキャップ膜によって保護された状態となる。

続いて、全面エッチバックにてビア底、上部電極コンタクト底のキャップ膜を除去し、下層の配線及び上部電極を露出させる。

続いて、バリアメタル１２４及びＣｕシード膜（図示せず）をスパッタ法にて成膜し、電解めっき法によってビア、コンタクト、配線溝を完全に埋設する。その後、ＣＭＰによって、絶縁膜上の余剰なＣｕ及びバリアメタルを除去し、上層の埋設配線を形成し、図２（ｊ）の構造を得る。

ここでは、上層のビアと配線をデュアルダマシン法にて形成する例を述べたが、本構造のＭＩＭ容量は、シングルダマシン法の配線でも同様に形成することが可能である。本構造は、下部電極と下層配線が直接接しているため、通常の配線ビアと上部電極コンタクトを完全に共通化できることがメリットで、デュアルダマシンとシングルダマシンの双方の配線構造に適用可能であることが特徴である。

以下に、本願発明の容量構造を適用する実施例を示す。
（第１の実施例）
図３、図４、図５、図６に基づき、第１の実施例として、ＳＲＡＭのメモリセルに搭載する容量素子を組み込む手法を述べる。なお、図３及び図４は、断面構造の図面であるが、トランジスタ及び配線の工程及び構造を効率よく表現するために実際のレイアウト通りの図面とはなってないため、図５及び図６に実際のセルのレイアウトを示しながら説明する。

図３（ａ）に示すように、素子分離領域２０１、拡散層２０３、ゲート２０２等から構成されるメモリセル用トランジスタを形成し、層間絶縁膜となるＳｉＯ_２２０４を成膜後、タングステンを埋め込んだコンタクト２０５を形成する。コンタクトは、層間絶縁膜２０４中に拡散層やゲート電極に達するコンタクトホールをエッチングによって開口し、スパッタ法によってＴｉＮ／Ｔｉ積層膜から構成されるバリアメタルを成膜し、ＷＦ_６を原料ガスとするＣＶＤ法によってコンタクトホールを埋設した後、ＣＭＰによって層間絶縁膜２０４上の余剰なＷ膜及びバリアメタルを除去することによって形成する。ここまで形成したレイアウト図面は図５（ａ）に相当する。

次に、第１層目の配線層を形成するための層間絶縁膜１０２としてＳｉＯ₂を２００ｎｍ成膜し、配線溝をエッチングによって形成し、図３（ｂ）の構造を形成する。続いて、バリアメタル１０４としてＴａ／ＴａＮを積層膜１０／１０ｎｍをスパッタ法によって連続的に成膜し、Ｃｕシード膜６０ｎｍをスパッタ法にて成膜する。続いて、電解めっき法によってＣｕ膜１０５を５００ｎｍ成膜し、ＣＭＰによって絶縁膜上の余剰なＣｕ及びバリアメタルを除去し、図３（ｃ）に示すように第一層目のＣｕ配線層を形成する。ここまで形成した後のレイアウトを図５（ｂ）に示す。尚、図５（ｂ）では、コンタクトと第一層目の配線層のみを示している。ここでは、配線材料としてＣｕ、バリアメタルとしてＴａ／ＴａＮを用いる例を示したが、配線材料としてＣＶＤ法によって形成するＷを用いてもよい。この場合には、バリアメタルとしてＴｉＮ又はＴｉＮ／Ｔｉ積層膜を用いることが望ましい。

第１層目の配線層を形成した後、図３（ｄ）に示すように、Ｃｕ配線材料の酸化防止及び拡散防止を目的とした配線キャップ絶縁膜１０３としてＳｉＣＮを３０ｎｍ、及びハードマスク１１０としてＳｉＯ_２１００ｎｍを成膜する。

続いて、図３（ｅ）に示すように、フォトレジストをマスクとして容量下部電極を形成する部分のハードマスク１１０を開口し、アッシングによってレジストを除去する。ハードマスク開口時には、ドライエッチングの選択特性を利用して、配線キャップ膜１０３上でエッチングを止めることが重要である。ハードマスクの開口パターンを形成した後に、酸素プラズマを用いたアッシングによってフォトレジストを除去するが、このときには下層のＣｕ表面が露出していないため、酸素プラズマによるＣｕの酸化を抑制することができる。一方、ハードマスクを用いずに、レジストマスクにて直接配線キャップ膜１０３を開口する方法も考えられるが、この場合には配線キャップ膜１０３開口部にＣｕ表面が露出した状態でアッシングを行う必要があり、この酸素プラズマによるレジスト剥離工程でＣｕ表面が酸化してしまう。従って、ハードマスクプロセスを用いることが望ましい。

次に、図３（ｆ）に示すように、パターニングしたハードマスクをエッチングマスクとして配線キャップ１０３を開口し、容量下部電極を形成する部分１１６の下層配線を露出させる。引き続いて、ウエハ全面にスパッタ法にて３００ｎｍのＴａＮ膜を成膜し、開口部分を完全に埋設する。Ｔａは重い元素のため、スパッタ粒子の直進性が高く、段差被覆特性に優れた膜が成膜される。このため、特殊な方法を使わなくても、開口部の完全な埋設を実現できる特徴がある。

ＣＭＰによって、絶縁膜上の余剰なＴａＮを除去し、図３（ｇ）に示すような埋設下部電極１１１ｂを形成する。この際、ハードマスク１１０の一部を完全に除去することもできるし、また該ハードマスクの一部を残すこともできる。ハードマスク１１０の一部を完全に除去すると、ＴａＮのＣＭＰ時に配線キャップ膜の一部も除去される可能性があり、基板面内で配線キャップの膜厚分布が増大してしまう。配線キャップ膜１０３は配線からのＣｕ拡散を防止するもので、局所的に薄くなった場合Ｃｕ拡散により配線信頼性が低下する恐れがある。該ＣＭＰ時の膜厚減少分を見込んでおいて、予め配線キャップ膜１０３を厚く成長しておくことも可能である。一方、ＴａＮのＣＭＰの際、該ハードマスクの一部を残す場合、ハードマスク１１０とビア形成用の層間絶縁膜１２０とともに同一材料のＳｉＯ_２を用いることで、ハードマスクは層間膜の一部となって同化するので、CMP時のハードマスク残膜厚の変動は気にする必要がない。結果的に、配線パラメータを維持できるし、配線キャップ膜の膜厚も一定値に確保できることから配線信頼性も維持できる。但し、ハードマスク１１０の残膜は薄いほど好ましく、１００ｎｍ以下にすることが好ましい。このとき、ハードマスクの残膜と配線キャップ膜をあわせた膜厚が下部電極の厚さとなる。従って、下部電極の厚さは３０ｎｍ以上８０ｎｍ以下であることが望ましい。ここまで形成した後のレイアウトパターンを図６（ａ）に示す。なお、図６（ａ）では第１層目の配線パターンと下部電極パターンのみを示している。

次に、図４（ｈ）に示すように、容量積層膜の成膜とパターニングを行う。ここでは、容量膜の成膜法として、Ｔａ膜をスパッタし熱酸化してＴａＯ（Ｔａの酸化物）を得る方法を用いた。本構造では、下部電極としてＴａＮ膜を使用するため、ＴａＮ膜を含めた酸化特性のデータを取得している。図７に、ＴａＮ膜中のＮ濃度を変化させ、酸素雰囲気で３５０℃、１時間の熱酸化処理を行った後に得られた酸化膜厚（ＴａＯ膜厚）をプロットしたものである。Ｎ濃度が０、すなわちＴａ膜の場合は２２ｎｍのＴａＯが得られており、３５０℃の熱酸化によって十分な膜厚の酸化膜が得られることがわかる。因みに、３０分間の熱酸化を行った場合には１７ｎｍのＴａＯが得られることも確認している。一方、Ｎ濃度が５０％以上のＴａＮの場合には、表面に形成されるＴａＯ膜厚は２ｎｍ以下ときわめて薄い。この特性は極めて重要で、ＴａＮ上に金属酸化物を成膜する場合、ＴａＮ側はせいぜい２ｎｍ程度しか酸化されないため、電極の導電性を確実に確保できるとともに、絶縁膜厚の制御を行いやすくなる。

図８は、ＴａＮ下部電極上にスパッタ成膜するＴａ膜の膜厚を変化させ、３５０℃で１時間の熱酸化を行った後のＴａＯ膜厚をプロットしたグラフを示す。熱酸化前のＴａが９ｎｍ以下の場合は、熱酸化後のＴａＯ膜厚が単調に増加しているが、それ以上になると飽和する傾向を示した。飽和する膜厚は凡そ２３ｎｍである。図７より、３５０℃で１時間熱酸化を行った場合の熱酸化膜厚は２２ｎｍであることがわかっていると同時に、ＴａＮ下部電極表面がわずかに酸化されることを考慮すると妥当な結果である。この結果は、初期に形成するＴａ膜のスパッタ時の膜厚を制御することで、得られるＴａＯ膜厚を制御できることを示している。

容量素子で重要なのは、絶縁性を十分に確保することである。図９に、図８で得られた各膜における、下部電極側から電子が供給されるバイアスを印加した場合のリーク電流をプロットする。膜厚が薄い領域では、電界強度が強くなることによるリーク電流の増加が見られている。一方、熱酸化前のＴａ膜厚が厚い場合もリーク電流が増加している。厚膜側でリーク電流が増加している領域では、熱酸化後のＴａＯ膜厚が飽和している領域であり、ＴａＯの下部電極側界面がＴａとなっていることになる。このため、下部電極側から電子を供給するようなバイアスにおいて、リーク電流の差異が見られることになる。この要因としては、下部電極材料によって電子に対するバリアハイトが異なることが考えられる。このことを実証するために、ショットキー電流モデルによるフィッティングからバリアハイトを見積もった結果を図１０に示す。図を見て明らかなように、ＴａＯ膜厚が飽和する領域（熱酸化前のＴａ膜厚９ｎｍ以上）で、バリアハイトが低下する様子が見られている。このような、バリアハイトの相違は、電極材料の仕事関数の差を反映している。Ｔａの仕事関数は４．１ｅＶであり、ＴａＮの仕事関数は約４．８ｅＶとされており、ＴａＮの方が仕事関数が大きいことが、バリアハイトの差をもたらしている。以上の結果から、電極材料としてＴａよりもＴａＮがふさわしいということがわかる。

スパッタ法によりＴａを４ｎｍ成膜し、３５０℃の酸素雰囲気で１時間熱処理することで容量絶縁膜１１２として膜厚１２ｎｍのＴａＯ膜を形成する。続いて、反応性スパッタ法により上部電極１１３となるＴａＮを５０ｎｍ成膜し、最後に容量キャップ膜１１４としてＳｉＮ又はＳｉＣＮを３０ｎｍ成膜する。この容量キャップ膜１１４と配線キャップ膜１０３の膜厚は揃えておくことが望ましい。

続いて、容量キャップ膜１１４、上部電極膜１１３、容量絶縁膜１１２をパターニングする。このパターニングに際しては、すべてを一回のフォトリソグラフィーによるレジストマスクによってパターニングしてもかまわないし、容量キャップ膜のみをレジストでパターニングし、アッシング後に上部電極膜及び容量絶縁膜をパターニングしても良いし、レジストマスクで容量キャップ膜と上部電極をエッチングした後にアッシングしてから容量絶縁膜をパターニングしても良い。ここまで形成した後のレイアウトパターンを図６（ｂ）に示す。

図４（ｉ）に示すように、第１ビア形成用の層間絶縁膜１２０としてＳｉＯ_２を２００ｎｍ成膜する。続いて、ビア及び上部電極コンタクト用のホールを開口するが、フォトレジストをマスクとして層間絶縁膜１２０中に配線キャップ及び容量キャップ膜まで達するホールを形成する。この際、図４（ｊ）に示すように、ドライエッチングの選択特性を利用してキャップ膜で完全にエッチングが停止するようにすることが重要である。

全面エッチバックによって配線キャップと同時に容量キャップをエッチングし、下層配線及び上部電極を露出させる。通常のＣｕ配線工程と同様にしてバリアメタルとしてＴａ／ＴａＮを１０／１０ｎｍスパッタ成膜し、続けてＣｕシードを６０ｎｍスパッタ成膜する。さらに、電解めっき法によってＣｕを５００ｎｍ成膜し、絶縁膜１２０上の余剰なＣｕ膜及びバリアメタルをＣＭＰによって除去することで、図４（ｋ）に示すような、Ｃｕビア１２７とＣｕコンタクト１１５を形成する。ここでは、ビア及びコンタクト埋設材料としてＣｕを用いたが、Ｗを用いてもよい。この場合には、バリアメタルとしてＴｉＮ又はＴｉＮ／Ｔｉ積層膜を用いることが望ましい。

次に、図４（ｌ）に示すように、ビアキャップ膜１３０、配線層間膜１２２を成膜し、配線溝パターンを形成した後、通常のシングルダマシン法に従って、配線構造１２８を形成する。この後、必要に応じて、多層配線を形成し、周辺回路の配線やセルとの接続等を行ってＳＲＡＭデバイスを完成させる。

（第２の実施例）
図１１に従って、第２の実施例として、配線上層部に形成する大面積ＭＩＭ容量構造を説明する。ＲＦ回路、アナログ回路やデカップリング用に用いるＭＩＭ容量は、大容量とする必要があるので、必然的に面積が大きくなる。下層配線は、ピッチが小さく、極めて密に配線が形成されているため、大面積の容量素子を配置し難い。従って、このような用途に用いるＭＩＭ容量は、配線上層部に形成する必要がある。上層部の配線は太く形成されるが、Ｃｕ配線ではＣＭＰにおけるディッシングの問題があるため、面積に制限を設ける場合が多い。そこで、図１１（ａ）のように分割した配線を下層の配線１０５として用いることが望ましい。ここで、１０１は下層のビアキャップで膜厚１００ｎｍのＳｉＮ又はＳｉＣＮ、１０２は配線層間絶縁膜で膜厚１μｍのＳｉＯ_２又はＳｉＯＣＨ、１０３は配線キャップ絶縁膜で膜厚１００ｎｍのＳｉＮ又はＳｉＣＮある。また、１１０は配線キャップ１０３中に容量下部電極形成用の開口を行うために必要なハードマスクであり、膜厚１００ｎｍのＳｉＯ_２又はＳｉＯＣＨである。尚、図１１においては、下層のトランジスタ形成工程や、その上の多層配線工程は省略している。本構造では、配線の上層部に容量を形成することが望ましいが、中層部に形成することも可能である。

図１１（ａ）のように、下層配線上に配線キャップ１０３及びハードマスク１１０を形成した後、レジストマスクによって下部電極形成部のハードマスク１１０をエッチングし、図１１（ｂ）に示すようなハードマスクパターンを形成する。このとき、ドライエッチングの選択特性を利用して、配線キャップ１０３上でエッチングを自動的に停止させる。ハードマスクエッチング後にアッシングを行い、図１１（ｃ）に示すように、配線キャップ膜の開口を行って下部電極と接続する下層配線の上面を露出させる。ハードマスクの開口パターンを形成した後に、酸素プラズマを用いたアッシングによってフォトレジストを除去するが、このときには下層のＣｕ表面が露出していないため、酸素プラズマによるＣｕの酸化を抑制することができる。一方、ハードマスクを用いずに、レジストマスクにて直接配線キャップ膜１０３を開口する方法も考えられるが、この場合には配線キャップ膜１０３開口部にＣｕ表面が露出した状態でアッシングを行う必要があり、この酸素プラズマによるレジスト剥離工程でＣｕ表面が酸化してしまう。従って、ハードマスクプロセスを用いることが望ましい。

続いて、反応性スパッタ法によりＴａＮを４００ｎｍ成膜し、配線キャップ及びハードマスク中に形成されている開口部を完全に埋設した後、ＣＭＰによって絶縁膜上のＴａＮを完全に除去し、図１１（ｄ）に示すような埋設下部電極１１１ｂを形成する。この際、ハードマスク１１０の一部を完全に除去することもできるし、また該ハードマスクの一部を残すこともできる。ハードマスク１１０の一部を完全に除去すると、ＴａＮのＣＭＰ時に配線キャップ膜の一部も除去される可能性があり、基板面内で配線キャップの膜厚分布が増大してしまう。配線キャップ膜１０３は配線からのＣｕ拡散を防止するもので、局所的に薄くなった場合Ｃｕ拡散により配線信頼性が低下する恐れがある。該ＣＭＰ時の膜厚減少分を見込んでおいて、予め配線キャップ膜１０３を厚く成長しておくことも可能である。一方、ＴａＮのＣＭＰの際、該ハードマスクの一部を残す場合、ハードマスク１１０とビア形成用の層間絶縁膜１２０をともに同一材料を用いることで、ハードマスクは層間膜の一部となって同化するので、ＣＭＰ時のハードマスク残膜厚の変動は気にする必要がない。結果的に、配線パラメータを維持できるし、配線キャップ膜の膜厚も一定値に確保できることから配線信頼性も維持できる。但し、ハードマスクの残膜は少ないほど好ましい。ハードマスクの残膜と配線キャップ膜をあわせた厚さは、下部電極の厚さである。

続いて、図１１（ｅ）に示す容量積層膜の成膜を行う。低温で高誘電率の容量絶縁膜を成膜する手法としては、反応性スパッタ法が有効である。Ａｒ／Ｏ_２ガスを用いた反応性スパッタでは、基板の加熱を行うことなく、金属酸化物を成膜することが可能である。スパッタ法のメリットは、ターゲットさえ用意すれば、任意の絶縁膜を成膜可能であるという点である。

図１２は、スパッタ法で成膜した酸化タンタル（ＴａＯ）、酸化ジルコニウム（ＺｒＯ）、ならびにこれらの混晶材料（Ｔａ_０．９Ｚｒ_０．１Ｏ、Ｔａ_０．２Ｚｒ_０．８Ｏ）の各膜厚における容量密度をプロットした図である。このプロットの傾きから、各誘電率として、ＴａＯで２１、Ｔａ_０．９Ｚｒ_０．１Ｏで１８、Ｔａ_０．２Ｚｒ_０．８Ｏで１７、ＺｒＯで１５という値が得られた。ＴａＯとＺｒＯを任意の比率で混合することで、１５から２１の間で、任意の誘電率を有する金属絶縁膜が形成できる。

ＬＳＩにおける信頼性を議論する場合には、８５℃又は１２５℃といった高温でのリーク電流も極めて重要である。

既に述べたように、ＴａＯ容量のリーク電流はバリアハイトで律速されている熱活性に基づく伝導であるので、高温でのリーク電流の劣化が懸念される。図１３は、容量密度をほぼ同等とした各絶縁膜について、１Ｖ印加時のリーク電流密度を、測定温度を横軸としてプロットしたものである。室温付近でのリーク電流に顕著な材料依存性は見られないが、高温領域ではＴａＯからＺｒＯに向かってリーク電流が低下する傾向が見られている。この差は、材料の電子親和力に基づいている。非晶質材料の電子親和力は明確ではないが、結晶性のＴａ_２Ｏ_５の場合は３．２ｅＶ、ＺｒＯ_２の場合は２．５ｅＶである。Ｔａ_０．２Ｚｒ_０．８ＯやＺｒＯの場合は、電子親和力が極めて小さいため、界面のバリアハイトではなく、トラップからの熱放出に起因するＰｏｏｌｅ−Ｆｒｅｎｋｅｌモードの伝導機構であることがわかっている。図１４は、２５℃で測定した容量を基準とした規格化容量密度の測定温度に対する依存性を示したものである。ＴａＯとＺｒＯの場合は、ほぼ同等の温度依存性を示しているが、混晶の場合は温度に対する容量変化が小さくなっている。

以上の結果から、ＴａＯ−ＺｒＯ混晶系では、誘電率の観点ではＴａＯが最も優れており、高温での絶縁性についてはＺｒＯが最も優れている。また、容量値の温度依存性を小さく抑える必要がある応用に対しては、混晶材料を用いることが有効である。従って、使う目的に応じて、適当な組成の膜を活用すればよい。

反応性スパッタ法によって容量絶縁膜１１２としてＴａＺｒＯを１０ｎｍ、同じく反応性スパッタ法により上部電極ＴａＮ１１３を５０ｎｍ成膜し、最後に容量キャップ膜１１４としてＳｉＮ又はＳｉＣＮを１００ｎｍ成膜する。この容量キャップ膜１１４と配線キャップ膜１０３の膜厚は揃えておくことが望ましい。

続いて、図１１（ｆ）に示すように、下部電極パターンを内包する形状に容量キャップ膜、上部電極、容量絶縁膜をパターニングする。このパターニングに際しては、すべてを一回のフォトリソグラフィーによるレジストマスクによってパターニングしてもかまわないし、容量キャップ膜のみをレジストでパターニングし、アッシング後に上部電極膜及び容量絶縁膜をパターニングしても良いし、レジストマスクで容量キャップ膜と上部電極をエッチングした後にアッシングしてから容量絶縁膜をパターニングしても良い。

容量のパターニング後には、ビア層間絶縁膜１２０、中間ストッパ膜１２１、配線層間絶縁膜１２２を成膜し、デュアルダマシン配線を形成するためのビアホールと配線溝を形成する。このとき、図１１（ｇ）に示すように、ドライエッチングの選択特性を利用して、エッチングを、同一の材質及び膜厚からなる配線キャップ、容量キャップ膜上で停止するようにする。

続いて、全面エッチバックにより、配線キャップ、容量キャップを除去し、下層の配線及び上部電極を露出させる。その後、バリアメタルのスパッタを行い、形成したホール及び溝をＭＯＣＶＤ法によるＣｕで完全に埋設する。最後に、絶縁膜上に成膜されている余剰なＣｕ膜及びバリアメタルをＣＭＰによって除去し、図１１（ｈ）に示すような上層の配線１２５を形成する。この後、必要に応じてさらなる多層配線を形成しても良い。

（第３の実施例）
図１５に、第３の実施例に基づく、多層配線中に容量素子を組み込む構造を示す。図に示している最下層の配線層４０１は、必ずしも実際の半導体装置における第一層目の配線層とは限らず、任意の配線層であるが、便宜的に第１の配線層とよび、４０２を第１のビア層、４０３を第２の配線層、４０４を第２のビア層、４０５を第３の配線層、４０６を第３のビア層、４０７を第４の配線層とする。本実施例では、上記のような４層分の配線層の中に、４１１、４１２、４１３にて示す、３層からなる、埋設下部電極を有し、容量絶縁膜、上部電極、容量キャップ膜を埋設下部電極を内包するレイアウトで形成した多層の容量素子を組み込む構造である。各層の容量素子の形成は、前記第１の実施例乃至第２の実施例で述べた方法で形成する。各層の容量素子の下部電極が、接続されている下層の配線とビアを介して並列に接続され、各層の容量素子の上部電極が、上部電極コンタクト、上層の配線層、ビアを介して並列に接続されている。本実施例に拠れば、容量素子を多層化することで、レイアウト上の面積を増加することなく、容量値を大きくすることが可能である。容量素子の多層化は、３層に限られるものではなく、任意の総数の多層構造を形成しても良い。また、図２０は本実施例において、埋設下部電極を形成する部分が、配線キャップ膜１０３と配線キャップ加工用のハードマスク１１０の二層構造になっていることを明示的に示した図である。ハードマスクとビア層間膜を同一材料とすることで、実質的にハードマスクはビア層間膜と同化し、図１５に示した構造となる。

図１６には、第３の実施例の変形例を示す。本変形例では、多層で形成した容量の上部電極を並列に接続するためのコンタクトプラグと配線ビアプラグの境界をなくしたことが特徴である。本変形例では、コンタクトやビアとして微細なパターンを形成する必要がなく、上部電極を接続する配線の抵抗低減にも効果的である。本願発明の容量素子の構造の特徴は、下部電極が埋め込まれていることであり、コンタクト及びビアの共通プラグを形成しても上部電極と下部電極がショートすることはないことが本構造の特徴となっている。従来のように、下部電極をエッチングプロセスによってパターニングを行う場合には、本構造は実現できない。また、図２１は本実施例において、埋設下部電極を形成する部分が、配線キャップ膜と配線キャップ加工用のハードマスクの２層構造になっていることを明示的に示した図である。ハードマスクとビア層間膜を同一材料とすることで、実質的にハードマスクはビア層間膜と同化し、図１６に示した構造となる。

（第４の実施例）
図１７は、第４の実施例において、最上層配線層とパッドメタルとの間に容量素子を挿入する構造を示す。本実施例では、容量素子の下層に配される配線層（配線１０５、バリアメタル１０４、層間絶縁膜１０２、配線キャップ膜１０３）は、ＬＳＩにおける最上層の配線層である。配線キャップ内に埋設された下部電極１１１ｂ上に、下部電極を内包する形状で容量絶縁膜１１２、上部電極１１３容量キャップ１１４が形成されており、その上にチップ全体を覆うパッシベーション膜５０１が成膜されている。パッシベーション膜５０１及び容量キャップ膜１１４を貫通する開口部を形成した後、Ａｌを主成分とする金属からなるパッド５０２を形成する。パッド５０２は容量部では上部電極１１３に直接接触しており、容量素子がない部分では、最上層の配線層と直接接触する。Ａｌを主成分とするパッド５０２は、Ｔｉ膜若しくはＴｉＮ膜、又はこれらの積層膜からなるバリアメタルを伴ってもよい。また、図２２は本実施例において、埋設下部電極を形成する部分が、配線キャップ膜１０３と配線キャップ加工用のハードマスク１１０の二層構造になっていることを明示的に示した図である。ハードマスクとビア層間膜を同一材料とすることで、実質的にハードマスクはビア層間膜と同化し、図１７に示した構造となる。

（第５の実施例）
図１８は、第５の実施例において、埋設下部電極上にＭＩＭ容量構造を形成する容量構造を示す。本願発明の容量構造では、下部電極が埋設形状で形成されているため、埋設電極形成後には、図２（ｆ）に示すように、平坦な表面上の任意の位置に下部電極表面が露出しており、それ以外の部分は銅配線上のキャップ絶縁膜で覆われている。第５の実施例では、この埋設下部電極形成後に、第２の下部電極膜１１１ｃ、容量絶縁膜１１２、上部電極膜１１３、容量キャップ膜１１４を順次成膜し、埋設下部電極を内包する形状でパターニングを行う。このとき、第２の下部電極エッチング時の副生成物による容量側壁ショートを抑制することが重要である。容量側壁におけるショートを抑制する第１の方法は、容量側壁がテーパー形状になるように加工することである。容量側壁がテーパー形状になると、側壁が直進性の高いプラズマ粒子にさらされるため、側壁に付着する副生成物をもエッチングしてしまい、結果として副生成物が残存しない形状となる。容量側壁におけるショートを抑制する第２の方法は、第２の下部電極を構成する材料が、揮発性のエッチング生成物を形成する元素のみから構成されるようにすることである。

また、図２３は本実施例において、埋設下部電極を形成する部分が、配線キャップ膜と配線キャップ加工用のハードマスクの２層構造になっていることを明示的に示した図である。ハードマスクとビア層間膜を同一材料とすることで、実質的にハードマスクはビア層間膜と同化し、図１８に示した構造となる。図２４は本実施例において、埋設下部電極がバリア性を有する導電性材料、例えば金属窒化物１１１ｄと、低抵抗を呈する金属膜１１１ｅの積層構造とした例である。図２５は、埋設下部電極形成時のＣＭＰ工程にてハードマスクを残存させる構造で、積層埋設電極を採用した例である。導電性バリア膜として用いる金属窒化物は、高抵抗であり容量素子の性能を劣化させるため、バリア膜の膜厚を必要最低限としておき、残りの埋設部分は低抵抗の金属膜を用いることが効果的である。具体的には、金属窒化物１１１ｄはＴａＮであり、金属膜１１１ｅはＴａであり、その厚さの一例としては、Ｔａ／ＴａＮ＝２０ｎｍ／１０ｎｍである。積層数は２層に限るものではなく、ＴａＮ／Ｔａ／ＴａＮ／Ｔａ／ＴａＮ等、複数層であってもよい。

この構造では、容量絶縁膜が形成される表面が、ウエハ全面に渡って平坦で均質な電極膜であることが特徴である。電極膜上と、絶縁膜上で容量絶縁膜の成膜の特性が異なるような場合や、電極膜と絶縁膜の境界で均質な絶縁膜の成膜が行われないような場合には有効な構造となる。

本発明によれば、金属層−高誘電率絶縁膜−金属層により構成される容量素子が組み込まれた半導体装置において、下層配線材料の拡散及び熱酸化が抑制されるので、大容量の容量素子が搭載された半導体装置として有用である。

Claims (14)

1. 上部電極、容量絶縁膜及び下部電極が上からこの順に積層された容量素子が配線上に搭載された半導体装置において、前記下部電極が、その下方に位置する下層配線上に形成されている絶縁膜を前記下層配線に達するまで開口した溝内に埋設されており、前記下部電極と前記下層配線とが直接接触していることを特徴とする半導体装置。
2. 前記上部電極及び前記容量絶縁膜が、平面視で、前記下部電極の縁部を超える領域まで形成されていることを特徴とする請求項１に記載の半導体装置。
3. 上部電極、容量絶縁膜、第２の下部電極及び第１の下部電極が上からこの順に積層された容量素子が配線上に搭載された半導体装置において、前記第１の下部電極が、その下方に位置する下層配線上に形成されている絶縁膜を前記下層配線に達するまで開口した溝に埋設されており、前記第１の下部電極と前記下層配線とが直接接触しており、前記第２の下部電極、前記容量絶縁膜、及び前記上部電極膜が、平面視で、前記第１の下部電極の縁部を超える領域まで形成されていることを特徴とする半導体装置。
4. 上部電極上に前記下層配線上に形成された絶縁膜と同一の材質と膜厚からなる絶縁膜を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 配線のビアプラグと容量素子の上部電極コンタクトプラグを同時に形成し、ビアプラグ及び上部電極コンタクトプラグが、容量素子の上層部分に形成される配線に接続されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
6. 容量素子の下部電極と直接接触している下層配線、容量素子の上層に形成される上層配線、下層配線と上層配線を接続するビアプラグ、上部電極と上層配線を接続するコンタクトプラグ、の全てが銅を主成分とする金属で形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
7. 前記下層配線上に形成され、下部電極を埋設している絶縁膜が、銅の拡散を抑制する材料により形成されていることを特徴とする請求項５に記載の半導体装置。
8. 前記下層配線上に形成され下部電極を埋設している絶縁膜が、ＳｉＮ又はＳｉＣＮであることを特徴とする請求項６に記載の半導体装置。
9. 絶縁膜中に埋設された前記下部電極が、銅の拡散を抑制する材料であることを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置。
10. 絶縁膜中に埋設された前記下部電極がＴａＮ膜であることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
11. ３層以上の多層配線を有する半導体装置において、任意の２つの配線層間に１層の容量素子層を有しており、前記容量素子層が少なくとも２層以上に積層されており、各層の容量素子が配線層を介して並列接続されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
12. 多層に形成された容量素子の上部電極を並列に接続する配線の一部を形成するコンタクトプラグとビアプラグを完全に同一の開口によって形成することを特徴とする請求項１０に記載の半導体装置。
13. 最上層の配線層とパッドの間に容量素子を搭載することを特徴とする請求項１に記載の半導体装置。
14. 埋設された下部電極が、銅の拡散を抑制する導電性材料と低抵抗の導電性材料の積層構造からなることを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置。
    

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