JP2002118173A - 高静電容量ダマスク・コンデンサ - Google Patents

高静電容量ダマスク・コンデンサ

Info

Publication number
JP2002118173A
JP2002118173A JP2001249410A JP2001249410A JP2002118173A JP 2002118173 A JP2002118173 A JP 2002118173A JP 2001249410 A JP2001249410 A JP 2001249410A JP 2001249410 A JP2001249410 A JP 2001249410A JP 2002118173 A JP2002118173 A JP 2002118173A
Authority
JP
Japan
Prior art keywords
layer
dielectric
copper
capacitor
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2001249410A
Other languages
English (en)
Inventor
Mukul Saran
サラン ムクル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JP2002118173A publication Critical patent/JP2002118173A/ja
Abandoned legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Abstract

(57)【要約】 【課題】 銅相互接続線路を使用した集積回路では、小
さい面積の高静電容量構造が必要である。 【解決手段】 コンデンサは、上面を有する第１電導層
と、底面を有する第２電導層と、第１金属層の上面と第
２金属層の底面とに隣接する誘電体層と、を含む。さら
に、第１電導層は銅であり、第２電導層は、アルミニウ
ム、酸化アルミニウム、窒化タンタル、窒化チタン、タ
ングステン、窒化タングステン、炭化シリコン、及びそ
の合金から構成される群から選択された材料であり、誘
電体層は窒化シリコンである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子と製造の
分野に一般的に関係し、特に高静電容量ダマスク（dama
scene）・コンデンサに関係する。
【０００２】
【従来の技術】バックエンド相互接続構造に組込まれた
コンデンサはある種の回路で有用である。現在、アルミ
ニウム・ベースの相互接続技術を使用したコンデンサを
製造する多数の方式が存在する。ここでは、２酸化シリ
コンを使用して集積回路の各種のアルミニウム金属層間
に絶縁層を形成する。約３．９の誘電定数の２酸化シリ
コンが適切なコンデンサ誘電体である。現在の方式は、
コンデンサ構造の極板として各種の金属レベルを使用す
ることを含む。このようなコンデンサは図１に図示され
ている。図面では、シリコン基板１０上の、２酸化シリ
コン層１２、１４、１６、１８は各種のアルミニウム金
属層２２間の絶縁層を表す。別の金属層２２がヴァイア
（via）２４を使用して接続されて構造の静電容量を増
加するようにしている。
【０００３】
【発明が解決しようとする課題】高クロックレートの必
要条件によって集積回路の金属相互接続線路を形成する
ために銅の使用を引き起こす。銅の使用に加えて、フロ
ーロ珪酸塩グラス（florosilicate glass、ＦＳＧ）
（誘電定数．〜３．６）と有機珪酸塩グラス（organosi
licate glass、ＯＳＧ）（誘電定数．〜２．６）のよう
な絶縁層を現在使用して、２酸化シリコンと比較して材
料の低い誘電定数を利用している。低い誘電定数の誘電
体を使用して同じ静電容量値を達成するためには、より
大きな面積のコンデンサを形成しなければならない。こ
の増加する面積の必要条件は高集積度と小さい面積の素
子の必要条件と直接的に正反対である。銅相互接続線路
を使用した集積回路では、小さい面積の高静電容量構造
の必要性がある。
【０００４】
【課題を解決するための手段】本発明は高静電容量ダマ
スク・コンデンサとその製造方法を記述する。コンデン
サは、上面を有する第１電導層と、底面を有する第２電
導層と、第１金属層の上面と第２金属層の底面とに隣接
する誘電体層と、を含む。
【０００５】上述したコンデンサ構造に加えて、第１電
導層は銅であり、第２電導層は、アルミニウム、酸化ア
ルミニウム、窒化タンタル、窒化チタン、タングステ
ン、窒化タングステン、炭化シリコン、及びその合金か
ら構成される群から選択された材料であり、誘電体層は
窒化シリコンである。
【０００６】本発明による高静電容量ダマスク・コンデ
ンサを作成する方法は、少なくとも１つの銅層を含む第
１誘電体フィルムをシリコン基板に設け、第１誘電体層
と銅層との上に第２誘電体層を形成し、第１誘電体層上
に第１電導層を形成し、第２誘電体層の一部が第１電導
層と銅層との間に残るように第１電動層の領域を除去す
ること、を備える。上述の方法は、第１電導層に銅接点
を形成し、銅接点と電気的に接する第２銅層を形成す
る、段階をさらに含む。上記に加えて、第２誘電層はエ
ッチ停止（etch-stop）バリア層である。
【０００７】
【発明の実施の形態】図２Ａ〜２Ｆと図３とを参照して
本発明を以下に説明する。高容量値コンデンサを必要と
する他の構造にも本発明の利点を適用可能であることは
当業者には明らかである。
【０００８】シリコン基板１００は単一結晶シリコン
か、または単一結晶基板上に形成されたエピタキシャル
・シリコン層が図１に示されている。この基板は、集積
回路の部品を全て形成するように、トランジスタ、ダイ
オード、等のような任意数の集積回路素子を含む。この
素子は図２Ａないし２Ｆから簡単化するため除いてあ
る。素子の製造に続いて、第１金属間誘電体（ＩＭＤ）
層３０が基板上に形成され、銅金属層４０と５０がＩＭ
Ｄ層３０に形成される。標準的には、これらの銅層４
０、５０はダマスク・プロセスを使用して形成される。
ダマスク・プロセスでは、ＩＭＤ層３０にトレンチが最
初に形成される。銅蒸着に続いてトレンチ・ライナ・バ
リア・フィルムが次いでトレンチに形成される。トレン
チ・ライナは１００Å−２０００Åのオーダーの標準フ
ィールド厚を有する窒化タンタル・フィルムを通常含
む。銅フィルム形成に続いて、トレンチを完全に充填す
る。化学的機械的研磨（ＣＭＰ）を実行して過剰な銅を
除去し、図２Ａに示すように上面がＩＭＤ層３０の表面
と平面状である銅層４０と５０を作成する。銅層４０は
コンデンサ構造の一方の極板として機能し、銅層５０は
集積回路の金属レベルまたは層と関係する金属相互接続
構造の一部である。
【０００９】銅層４０と５０の形成に続いて、誘電体フ
ィルム６０がＩＭＤ層３０と銅層４０と５０との上面に
形成される。本発明の実施例では、この誘電体フィルム
は５０Å−５００Åの標準厚を有する窒化シリコンを含
む。標準的な集積回路銅プロセスでは、この誘電体フィ
ルムはエッチ停止及びバリア層として機能する。しかし
ながら、コンデンサを形成すべき領域では、この誘電体
フィルムはコンデンサ誘電体として機能するはずであ
る。このような領域６５は図２Ｂに示されている。窒化
シリコンに加えて、コンデンサ誘電体として機能可能で
あるその他の誘電体フィルムが使用可能である。単一誘
電体フィルムに加えて、異なる誘電体フィルムの交番層
を使用してこの層６０を形成可能である。
【００１０】誘電体層６０の形成に続いて、図２Ｃに示
すように、誘電体層６０上に電導層７０を形成する。こ
の電導層７０は、任意の電導機材が可能で集積回路プロ
セスに容易に組込める有機電導体を含む。本発明の実施
例では、この電導層７０は約５０Åから３００Å厚で、
アルミニウム、酸化アルミニウム、窒化タンタル、窒化
チタン、タングステン、窒化タングステン、炭化シリコ
ン、及びその合金から構成される群からの材料を使用し
て形成される。電導層７０を形成するために使用される
材料の重要な特性は、電導性であること（加熱されて電
導性となる半導体性を含む）、電導層の上に形成される
誘電体層に対してエッチ選択性を有することである。い
くつかの電導性ポリマは上記した基準を満たさない。
【００１１】電導層７０の形成に続いて、コンデンサを
形成すべき領域６５上の電導性フィルム７０にフォトレ
ジスト・フィルムを形成しパターン作成する７２。この
パターン化フォトレジスト・フィルム７２は、電導性フ
ィルム７０の未保護領域を除去するための以後のエッチ
・プロセス時に下の電導性フィルム７０を保護する。パ
ターン作成プロセスはフォトリソグラフィとフォトレジ
ストの使用に限定されない。電子線リソグラフィのよう
な別の技術を使用してフィルムをパターン化することも
可能である。電導性フィルム７０は選択的にエッチさ
れ、パターン化フィルム７２は除去される。
【００１２】図２Ｄに示すように、エッチ・プロセス後
に残った電導性フィルム７５の部分はコンデンサの極板
として機能する。図２Ｄに示したコンデンサ構造では、
銅層４０とパターン化電導フィルム７５の両方がコンデ
ンサの極板として機能し、銅層４０とパターン化電導フ
ィルム７５との間にある誘電体層６５の部分がコンデン
サ誘電体として機能する。パターン化電導フィルム７
５、誘電体層６５及び銅層４０から形成されたコンデン
サの大きな静電容量値は、2酸化シリコン、ＦＳＧ、及
び有機珪酸塩グラス（ＯＳＧ）のような一般的に使用さ
れる誘電体材料と比較して高誘電定数を有する薄い誘電
体層６０に起因する。パターン化電導フィルム７５の形
成に続いて、構造上に内部層誘電体（ＩＬＤ）８０が形
成される。本発明の実施例では、このＩＬＤ層８０は、
約２０００Å−７０００Å厚の従来の酸化シリコン層、
ＦＳＧ層またはＯＳＧ層を含む。ＩＬＤ蒸着後に平面化
段階が必要である。次いでＩＬＤ層上にエッチ停止層９
０が形成される。実施例では、このエッチ停止層９０は
５０Å−６００Å厚の窒化シリコン・フィルムを含む。
次いで、エッチ停止層９０上に酸化シリコン、ＦＳＧ、
ＯＳＧ又は同様の性質の任意材料を含みうる３０００Å
−５０００Å厚のＩＭＤ層１００を形成する。本発明の
他の実施例では、本発明の範囲を変更することなくエッ
チ停止層９０を削除可能であることに注意すべきであ
る。このエッチ停止層９０を除いた場合、ＩＬＤとＩＭ
Ｄ材料は同一で均質である。ＩＬＤ層８０、エッチ停止
層９０およびＩＭＤ積重ね層１００の形成に続いて、通
常のフォトリソグラフィ・パターン化を使用してヴァイ
ア７３の開口が形成され、エッチング・プロセスがこれ
に続く。エッチング・プロセスは、エッチ停止に続くＩ
ＭＤ層１００に対するＩＭＤエッチ、そしてＩＬＤ層８
０に対するＩＬＤエッチに続き、エッチ停止層９０に対
するエッチからなる。ＩＬＤエッチ・プロセスの基準
は、エッチ停止／バリア材６０とまたパターン化電導フ
ィルム７５に対してこれが選択的であることである。
【００１３】ヴァイア開口７３の形成に続いて、保護フ
ィルム１１０が図２Ｅに示すように構造上に形成され
る。本発明の実施例では、この保護フィルムは耐反射コ
ーティングまたはＢＡＲＣフィルムを含む。このフィル
ム１１０はヴァイア開口７３を部分的に充填し、以後の
トレンチ・エッチ・プロセス時のヴァイア開口の底部に
ある材料を保護する。次いでこの保護フィルム１１０上
にフォトレジスト・フィルムが形成されパターン化され
て、トレンチ・エッチ・プロセス時に除去されるＩＭＤ
層１００の領域を定義する。ＩＭＤ層１００にトレンチ
を形成する際、層はエッチ・バリア９０に対して選択的
なエッチ・プロセスにより最初にエッチされる。この選
択エッチ・プロセスがパターン化フォトレジスト・フィ
ルム１２０により保護されていないＩＭＤ層１００の領
域を除去する。加えて、このエッチ・プロセスはヴァイ
ア開口７３からＢＡＲＣフィルム１１０も除去する。こ
のＩＭＤエッチに続いて、ヴァイア開口７３の底部に残
る全てのエッチ停止材料を除去するブランケット・エッ
チ・プロセスが実行される。パターン化電導フィルム７
５はこのエッチ・プロセスに晒されるため、このエッチ
・プロセスがパターン化電導フィルム７５の材料に対し
て選択的であることが重要である。残りのフォトレジス
ト１２０の除去に続いて、トレンチ・ライナ・フィルム
が構造上に形成され、構造のヴァイアとトレンチを完全
に充填する銅層の蒸着が続く。トレンチ・ライナは５０
Å−３００Åのオーダーの標準厚の窒化タンタルを通常
含む。ＣＭＰプロセスを使用して図２Ｆに示す構造に生
じた余分な銅を除去する。銅構造１３０はパターン化電
導フィルム（すなわちコンデンサ極板）７５への電気的
接点を与え、銅構造１３２は集積回路の金属相互接続の
一部として機能する。
【００１４】コンデンサ構造は、銅層４０、誘電体（エ
ッチ停止）層６５、及び電導フィルム７５により形成さ
れる。層６０は、コンデンサ誘電体６５と集積回路の他
の区域に対してはエッチ停止バリア層として作動する２
重の目的を果たす。電導フィルム７５の形成が集積回路
プロセス・シーケンスに追加されてコンデンサの極板を
形成する。コンデンサ構造の形成に続いて、任意数の異
なる方式を使用してコンデンサの極板に接触可能であ
る。上述の実施例はこのような１つの方式を表す。加え
て、任意数のコンデンサを並列接続して静電容量値を増
加可能である。指状間方式を含む各種の形状を使用して
コンデンサ極板４０と７５を形成し、容量値を増加可能
である。このような方式はコンデンサ極板により形成さ
れた一連の組合せ指部を含む。
【００１５】図３には本発明の実施例による積重ねコン
デンサ構造が図示されている。エッチ停止バリア誘電体
層６０の領域２２０はコンデンサの極板を形成する銅層
４０と電導層７５との間の誘電体領域を形成する。第２
誘電体層が電導層７５上に形成され、第２銅層１４０が
この誘電体層に形成される。第２誘電体エッチ停止バリ
ア層１５０が形成され、第２電導層１６０がこの誘電体
エッチ停止バリア層上に形成される。第２エッチ停止バ
リア層１５０の領域２３０はコンデンサ誘電体として機
能する。第３誘電体層１８０が第２電導層１６０上に形
成され、第３銅層１９０がこの誘電体層１８０に形成さ
れる。第３誘電体エッチ停止バリア層２００が形成さ
れ、第３電導層２１０がこの誘電体エッチ停止バリア層
２００上に形成される。全ての電導層７５、１６０、及
び２１０は、アルミニウム、酸化アルミニウム、窒化タ
ンタル、窒化チタン、タングステン、窒化タングステ
ン、炭化シリコン、及びその合金を含む群からの材料を
使用して形成可能である。積重ねコンデンサ構造を形成
するためには、第１組のヴァイア２２０を使用して全て
の既存の電導層２１０、１６０及び７５を電気的に接続
し、第２組のヴァイア２３０を使用して全ての銅層４
０、１４０、及び１９０を電気的に接続する。この積重
ねコンデンサ構造は任意数の銅層と電導層コンデンサに
拡張可能である。各種のコンデンサを相互接続する上述
の方法は本発明の１実施例である。各種のコンデンサの
任意の並列接続を使用して、本発明による積重ねコンデ
ンサ構造を作成可能である。
【００１６】図示の実施例を参照して本発明を説明して
きたが、この説明は限定的な意味に解釈される意図のも
のではない。図示実施例の各種の修正や組合せと共に本
発明の他の実施例は説明を参照して当業者には明らかで
ある。それ故、添付の請求の範囲が上記全ての変更また
は実施例を包含する意図である。
【００１７】以上の説明に関して更に以下の項を開示す
る。（１）集積回路コンデンサにおいて、 上面を有する第１金属層と、前記第１金属層上のエッチ
停止バリア層と、前記エッチ停止バリア層上の電導層
と、前記エッチ停止バリア層と前記電導層との上の誘電
体層と、前記誘電体層の上の第２金属層と、を含む集積
回路コンデンサ。 （２）第１項記載の集積回路コンデンサにおいて、前記
第１及び第２金属層が銅である集積回路コンデンサ。 （３）第２項記載の集積回路コンデンサにおいて、前記
電導層は、アルミニウム、酸化アルミニウム、窒化タン
タル、窒化チタン、タングステン、窒化タングステン、
炭化シリコン、及びその合金から構成される群から選択
された材料である集積回路コンデンサ。 （４）第３項記載の集積回路コンデンサにおいて、前記
エッチ停止バリア層は窒化シリコンである集積回路コン
デンサ。
【００１８】（５）集積回路コンデンサにおいて、上面
を有する銅層と、底面を有する電導層と、エッチ停止バ
リア誘電体層であって、前記エッチ停止バリア誘電体層
の一部が前記銅層の前記上面と前記電導層の前記底面と
隣接している、前記エッチ停止バリア誘電体層と、を含
む集積回路コンデンサ。 （６）第５項記載の集積回路コンデンサにおいて、前記
電導層は、アルミニウム、酸化アルミニウム、窒化タン
タル、窒化チタン、タングステン、窒化タングステン、
炭化シリコン、及びその合金から構成される群から選択
された材料である集積回路コンデンサ。 （７）第６項記載の集積回路コンデンサにおいて、前記
エッチ停止バリア誘電体層は窒化シリコンである集積回
路コンデンサ。 （８）第６項記載の集積回路コンデンサにおいて、前記
エッチ停止バリア誘電体層は可変の誘電定数の複数個の
誘電体フィルムを含む集積回路コンデンサ。
【００１９】（９）集積回路コンデンサを形成する方法
において、シリコン基板に少なくとも１つの銅層を含む
第１誘電体フィルムを設ける段階と、前記第１誘電体層
と前記銅層との上に第２誘電体層を形成する段階と、前
記第１誘電体層の上に第１電導層を形成する段階と、前
記第２誘電体層の一部が前記第１電導層と前記銅層との
間に残るように前記第１電導層の領域を除去する段階
と、を含む集積回路コンデンサを形成する方法。 （１０）第９項記載の方法において、前記第１電導層に
銅接点を形成する段階と、前記銅接点と電気的に接する
第２銅層を形成する段階と、をさらに含む方法。 （１１）第９項記載の方法において、前記第１電導層
は、アルミニウム、酸化アルミニウム、窒化タンタル、
窒化チタン、タングステン、窒化タングステン、炭化シ
リコン、及びその合金から構成される群から選択された
材料から形成される方法。 （１２）第９項記載の方法において、前記第２誘電体層
は少なくとも２つの異なる誘電体フィルムを使用して形
成される方法。 （１３）第９項記載の方法において、前記第２誘電体層
はエッチ停止バリア層である方法。 （１４）第９項記載の方法において、前記第２誘電体層
は窒化シリコンである方法。
【００２０】（１５）積重ね集積回路コンデンサにおい
て、複数個の銅層と、複数個の電導層と、前記複数個の
銅層と前記複数個の電導層の各対の間に位置する複数個
の誘電体エッチ停止バリア層と、を含み、前記複数個の
銅層と前記複数個の電導層とを相互接続して積重ねコン
デンサ構造を形成する、積重ね集積回路コンデンサ。 （１６）第１５項記載の積重ね集積回路コンデンサにお
いて、前記複数個の電導層は、アルミニウム、酸化アル
ミニウム、窒化タンタル、窒化チタン、タングステン、
窒化タングステン、炭化シリコン、及びその合金から構
成される群から選択された材料である積重ね集積回路コ
ンデンサ。 （１７）第１５項記載の積重ね集積回路コンデンサにお
いて、前記複数個の誘電体エッチ停止バリア層は窒化シ
リコンである積重ね集積回路コンデンサ。
【００２１】（１８）本発明は高静電容量ダマスク・コ
ンデンサを記載する。エッチ停止コンデンサ誘電体層６
０は２つの電導極板４０と７５との間に挟み込まれて集
積回路コンデンサを形成する。一方の金属極板４０はダ
マスク・プロセスを使用して形成された銅である。この
構造の高静電容量は、エッチ停止コンデンサ誘電体層６
０を形成するために使用された薄い高ｋ誘電体材料に起
因する。
【図面の簡単な説明】
【図１】積重ねアルミニウム・コンデンサの断面図。
【図２】Ａは、本発明の１実施例のコンデンサを示す断
面図。Ｂは、図２Ａに続くコンデンサの断面図。Ｃは、
図２Ｂに続くコンデンサの断面図。Ｄは、図２Ｃに続く
コンデンサの断面図。Ｅは、図２Ｄに続くコンデンサの
断面図。Ｆは、図２Ｅに続くコンデンサの断面図。
【図３】本発明の実施例による積重ねコンデンサ方式を
図示する断面図。
【符号の説明】
１００ シリコン基板 ３０ ＩＭＤ層 ４０、５０ 銅層 ６０ 誘電体フィルム ６５ コンデンサ領域 ７０ 電導層 ７５ パターン化電導フィルム ８０ 内部層誘電体（ＩＬＤ） ９０ エッチ停止層 １００ ＩＭＤ層 ７３ ヴァイア １１０ 保護フィルム １３０、１３２ 銅構造。
フロントページの続き Ｆターム(参考） 5F033 HH08 HH11 HH19 HH32 HH33 HH34 HH35 HH36 JJ01 JJ11 JJ32 KK08 KK11 KK19 KK32 KK33 KK34 KK35 MM01 MM05 MM12 MM13 NN06 NN07 QQ04 QQ08 QQ09 QQ25 QQ37 QQ48 RR04 RR06 RR11 RR25 TT02 TT04 VV10 XX03 XX34 5F038 AC05 EZ20

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 集積回路コンデンサにおいて、 上面を有する第１金属層と、 前記第１金属層上のエッチ停止バリア層と、 前記エッチ停止バリア層上の電導層と、 前記エッチ停止バリア層と前記電導層との上の誘電体層
    と、 前記誘電体層の上の第２金属層と、を備えた集積回路コ
    ンデンサ。
  2. 【請求項２】 集積回路コンデンサを形成する方法にお
    いて、 シリコン基板に少なくとも１つの銅層を含む第１誘電体
    フィルムを設け、 前記第１誘電体層と前記銅層との上に第２誘電体層を形
    成し、 前記第１誘電体層の上に第１電導層を形成し、 前記第２誘電体層の一部が前記第１電導層と前記銅層と
    の間に残るように前記第１電導層の領域を除去する、段
    階を備えた集積回路コンデンサを形成する方法。
  3. 【請求項３】 積重ね集積回路コンデンサにおいて、 複数の銅層と、 複数の電導層と、 前記複数の銅層と前記複数の電導層の各対の間に位置す
    る複数の誘電体エッチ停止バリア層と、有し、 前記複数の銅層と前記複数の電導層とを相互接続して積
    重ねコンデンサ構造を形成する、ことを備えた積重ね集
    積回路コンデンサ。
JP2001249410A 2000-08-18 2001-08-20 高静電容量ダマスク・コンデンサ Abandoned JP2002118173A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US22638400P 2000-08-18 2000-08-18
US226384 2000-08-18

Publications (1)

Publication Number Publication Date
JP2002118173A true JP2002118173A (ja) 2002-04-19

Family

ID=22848698

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001249410A Abandoned JP2002118173A (ja) 2000-08-18 2001-08-20 高静電容量ダマスク・コンデンサ

Country Status (3)

Country Link
US (1) US6617208B2 (ja)
EP (1) EP1182708A3 (ja)
JP (1) JP2002118173A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006001349A1 (ja) * 2004-06-23 2006-01-05 Nec Corporation 容量素子が搭載された半導体装置
JP2006522464A (ja) * 2003-04-09 2006-09-28 ニューポート・ファブ・リミテッド・ライアビリティ・カンパニー・ドゥーイング・ビジネス・アズ・ジャズ・セミコンダクター 半導体ダイにおける、電圧依存性が低減した高密度複合ｍｉｍキャパシタ
JP2008277546A (ja) * 2007-04-27 2008-11-13 Rohm Co Ltd 半導体装置

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6635916B2 (en) 2000-08-31 2003-10-21 Texas Instruments Incorporated On-chip capacitor
JP4014902B2 (ja) * 2002-03-15 2007-11-28 富士通株式会社 半導体装置の製造方法
JP3536104B2 (ja) * 2002-04-26 2004-06-07 沖電気工業株式会社 半導体装置の製造方法
US7229875B2 (en) 2002-10-17 2007-06-12 Samsung Electronics Co., Ltd. Integrated circuit capacitor structure
KR100480641B1 (ko) * 2002-10-17 2005-03-31 삼성전자주식회사 고 커패시턴스를 지니는 금속-절연체-금속 커패시터, 이를구비하는 집적회로 칩 및 이의 제조 방법
US6940117B2 (en) * 2002-12-03 2005-09-06 International Business Machines Corporation Prevention of Ta2O5 mim cap shorting in the beol anneal cycles
US7504727B2 (en) * 2004-05-14 2009-03-17 International Business Machines Corporation Semiconductor interconnect structure utilizing a porous dielectric material as an etch stop layer between adjacent non-porous dielectric materials
JP2006019692A (ja) * 2004-06-03 2006-01-19 Toshiba Corp 半導体装置
KR100641070B1 (ko) * 2004-07-06 2006-10-31 삼성전자주식회사 반도체 장치 및 이의 제조 방법
FR2890783B1 (fr) * 2005-09-12 2007-11-30 St Microelectronics Circuit electronique integre incorporant un condensateur
US20070075348A1 (en) * 2005-09-30 2007-04-05 Texas Instrument Incorporated High density, high Q capacitor on top of a protective layer
US7645675B2 (en) * 2006-01-13 2010-01-12 International Business Machines Corporation Integrated parallel plate capacitors
US20070290347A1 (en) * 2006-06-19 2007-12-20 Texas Instruments Incorporated Semiconductive device having resist poison aluminum oxide barrier and method of manufacture
US7879681B2 (en) 2008-10-06 2011-02-01 Samsung Electronics Co., Ltd. Methods of fabricating three-dimensional capacitor structures having planar metal-insulator-metal and vertical capacitors therein
US8482048B2 (en) * 2009-07-31 2013-07-09 Alpha & Omega Semiconductor, Inc. Metal oxide semiconductor field effect transistor integrating a capacitor
US8492818B2 (en) 2010-09-14 2013-07-23 International Business Machines Corporation High capacitance trench capacitor
CN113841230A (zh) * 2019-05-21 2021-12-24 株式会社村田制作所 电容器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920001760A (ko) * 1990-06-29 1992-01-30 김광호 디램셀의 적층형 캐패시터 제조방법
US5583359A (en) 1995-03-03 1996-12-10 Northern Telecom Limited Capacitor structure for an integrated circuit
US6008085A (en) 1998-04-01 1999-12-28 Vanguard International Semiconductor Corporation Design and a novel process for formation of DRAM bit line and capacitor node contacts
US6180976B1 (en) * 1999-02-02 2001-01-30 Conexant Systems, Inc. Thin-film capacitors and methods for forming the same
TW432689B (en) * 1999-10-18 2001-05-01 Taiwan Semiconductor Mfg Fabricating method of stacked capacitor
US6534809B2 (en) * 1999-12-22 2003-03-18 Agilent Technologies, Inc. Hardmask designs for dry etching FeRAM capacitor stacks
US6548343B1 (en) * 1999-12-22 2003-04-15 Agilent Technologies Texas Instruments Incorporated Method of fabricating a ferroelectric memory cell
US6492222B1 (en) * 1999-12-22 2002-12-10 Texas Instruments Incorporated Method of dry etching PZT capacitor stack to form high-density ferroelectric memory devices
US6485988B2 (en) * 1999-12-22 2002-11-26 Texas Instruments Incorporated Hydrogen-free contact etch for ferroelectric capacitor formation
US6452251B1 (en) * 2000-03-31 2002-09-17 International Business Machines Corporation Damascene metal capacitor

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006522464A (ja) * 2003-04-09 2006-09-28 ニューポート・ファブ・リミテッド・ライアビリティ・カンパニー・ドゥーイング・ビジネス・アズ・ジャズ・セミコンダクター 半導体ダイにおける、電圧依存性が低減した高密度複合ｍｉｍキャパシタ
JP2009152618A (ja) * 2003-04-09 2009-07-09 Newport Fab Llc Doing Business As Jazz Semiconductor 半導体ダイにおける、電圧依存性が低減した高密度複合ｍｉｍキャパシタ
WO2006001349A1 (ja) * 2004-06-23 2006-01-05 Nec Corporation 容量素子が搭載された半導体装置
JPWO2006001349A1 (ja) * 2004-06-23 2008-04-17 日本電気株式会社 容量素子が搭載された半導体装置
US8227893B2 (en) 2004-06-23 2012-07-24 Nec Corporation Semiconductor device with capacitor element
JP2008277546A (ja) * 2007-04-27 2008-11-13 Rohm Co Ltd 半導体装置

Also Published As

Publication number Publication date
US20020022331A1 (en) 2002-02-21
EP1182708A2 (en) 2002-02-27
US6617208B2 (en) 2003-09-09
EP1182708A3 (en) 2002-03-27

Similar Documents

Publication Publication Date Title
US6177329B1 (en) Integrated circuit structures having gas pockets and method for forming integrated circuit structures having gas pockets
US7615440B2 (en) Capacitor and method of manufacturing a capacitor
US8390038B2 (en) MIM capacitor and method of making same
JP2002118173A (ja) 高静電容量ダマスク・コンデンサ
JP3778487B2 (ja) 金属キャパシタの形成方法
JP3870031B2 (ja) キャパシタ構造およびその製造方法
US8735279B2 (en) Air-dielectric for subtractive etch line and via metallization
EP0680085B1 (en) Via formation in polymeric materials
US20040087098A1 (en) Mim and metal resistor formation at cu beol using only one extra mask
US6664581B2 (en) Damascene capacitor having a recessed plate
US20070155147A1 (en) Semiconductor device and method for fabricating the same
US9412651B2 (en) Air-gap formation in interconnect structures
US5888897A (en) Process for forming an integrated structure comprising a self-aligned via/contact and interconnect
JPH1174356A (ja) 改良二重ダマスク構造体
JP2007221161A (ja) 半導体デバイスで用いられるキャパシタとその製造方法
US7781892B2 (en) Interconnect structure and method of fabricating same
JP2000208616A (ja) 半導体装置の製造方法
US7050290B2 (en) Integrated capacitor
JP7471305B2 (ja) 積層された導体ライン及び空隙を有する半導体チップ
US20070158714A1 (en) One-mask high-k metal-insulator-metal capacitor integration in copper back-end-of-line processing
US7251799B2 (en) Metal interconnect structure for integrated circuits and a design rule therefor
US6894364B2 (en) Capacitor in an interconnect system and method of manufacturing thereof
US20040009640A1 (en) High capacitance damascene capacitors
KR100727794B1 (ko) 이중 다마신 구조 및 캐패시터를 포함하는 집적회로의 제조 공정
JPH08195437A (ja) 線間容量低減用の平坦化構造

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080820

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20081205