TW202201538A - 半導體元件及其製造方法 - Google Patents

Abstract

一種半導體元件包括：介電層、第一介層窗、第二介層窗、第一阻障層以及第二阻障層。介電層具有第一區與第二區。第一介層窗配置在第一區的介電層中。第二介層窗配置在第二區的介電層中。第一阻障層裝襯在第一介層窗的側壁與底面。第二阻障層裝襯在第二介層窗的側壁與底面。第一阻障層與第二阻障層各自具有上部與下部。上部的氮摻雜濃度大於下部的氮摻雜濃度。另提供一種半導體元件的製造方法。

Description

半導體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法。

隨著半導體技術的進步，目前的積體晶片包括數以萬計的半導體元件。所述半導體元件可包括主動元件（例如電晶體、二極體等）、被動元件（例如電容器、電阻器等）或其組合。金屬-絕緣體-金屬（Metal-insulator-metal，MIM）結構是一種常見的被動元件，此種被動元件常整合到積體晶片的後段製程（back-end-of-the-line，BEOL）的金屬內連線中，以與前段製程（front-end-of-the-line，FEOL）中的電晶體電性連接。

然而，在定義MIM結構時，會因過蝕刻（over-etch）而損耗經暴露的介層窗及/或阻障層，進而造成弱點（weak point）。在此情況下，在進行後續BEOL的熱處理時，介層窗下方的銅層會沿著此弱點而產生銅爆發（volcano）缺陷，進而影響半導體元件的可靠度與良率。

本發明提供一種半導體元件及製造方法，其藉由氮化處理強化裝襯在介層窗的側壁上的阻障層的阻擋強度，以避免銅爆發缺陷問題產生，進而提升元件的可靠度與良率。

本發明提供一種半導體元件包括：介電層、第一介層窗、第二介層窗、第一阻障層以及第二阻障層。介電層具有第一區與第二區。第一介層窗配置在第一區的介電層中。第二介層窗配置在第二區的介電層中。第一阻障層裝襯在第一介層窗的側壁與底面。第二阻障層裝襯在第二介層窗的側壁與底面。第二阻障層具有上部與下部。上部的氮摻雜濃度大於下部的氮摻雜濃度。

本發明提供一種半導體元件的製造方法，包括：在介電層中形成多個介層窗；對介電層與多個介層窗進行氮化處理，以使介電層的頂部的氮摻雜濃度大於介電層的底部的氮摻雜濃度；在介電層與多個介層窗上形成金屬-絕緣體-金屬（MIM）堆疊；以及圖案化金屬-絕緣體-金屬堆疊，以形成金屬-絕緣體-金屬結構。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之標號表示相同或相似之元件，以下段落將不再一一贅述。

本發明第一實施例提供一種半導體元件1（如圖1I所示）的製造流程，詳細步驟如圖1A至圖1I所示。首先，請參照圖1A，提供初始結構，其包括：基底100、隔離結構101、閘極結構110、120、接觸窗115、125、介電層130、132、導體層134、136以及介電層140、142。具體來說，基底100包括第一區R1與第二區R2。在一些實施例中，第一區R1為晶胞區，而第二區R2為周邊區。第一區R1可具有排列成記憶體陣列的多個記憶胞。第二區R2可具有周邊電路。

閘極結構110配置在第一區R1的基底100上。在一些實施例中，閘極結構110包括閘介電層112、閘電極114以及頂蓋層116。閘電極114配置在閘介電層112與頂蓋層116之間。一對間隙壁118配置在閘極結構110的側壁上。另外，閘極結構120配置在第二區R2的基底100上。在一些實施例中，閘極結構120包括閘介電層122、閘電極124以及頂蓋層126。閘電極124配置在閘介電層122與頂蓋層126之間。一對間隙壁128配置在閘極結構120的側壁上。在一些實施例中，間隙壁118、128包括單層結構或是多層結構。另外，隔離結構101配置在基底100中，以分隔閘極結構110、120以及/或其他電晶體。

如圖1A所示，初始結構還包括蝕刻停止層102與介電層104。蝕刻停止層102共形地覆蓋基底100與閘極結構110、120。介電層104配置在蝕刻停止層102上。在一些實施例中，介電層104可視為層間介電（ILD）層。蝕刻停止層102與介電層104具有不同介電材料。舉例來說，蝕刻停止層102的材料包括氮化矽，而介電層104的材料包括高密度電漿（HDP）氧化物。在一些實施例中，蝕刻停止層102可包括單層結構或是多層結構。接觸窗115、125穿過介電層104與蝕刻停止層102，並分別藉由矽化物層113、123與基底100中的摻雜區（例如是S/D區）電性連接。

介電層130、132與導體層134、136分別配置在介電層104上。在一些實施例中，介電層132可視為金屬間介電（IMD）層。介電層130可用以當作蝕刻停止層，其具有與介電層132不同的介電材料。舉例來說，介電層130的材料包括氮化矽，而介電層132的材料包括TEOS氧化物。導體層134、136內埋在介電層130、132中，以分別與接觸窗115、125電性連接。在一些實施例中，導體層134、136可以是線路層。導體層134、136的材料包括金屬材料，例如是銅層。

如圖1A所示，介電層140、142配置在介電層130、132與導體層134、136上。在一些實施例中，下方的介電層140用以當作蝕刻停止層，其具有與上方的介電層142不同的介電材料。舉例來說，介電層140的材料包括SiCN，而介電層142的材料包括HDP氧化物。

請參照圖1B，在介電層140、142中形成第一開口12與第二開口14。第一開口12位於第一區R1的介電層140、142中，且暴露出導體層134的部分頂面。第二開口14位於第二區R2的介電層140、142中，且暴露出導體層136的部分頂面。

請參照圖1C，形成阻障材料144，以共形地覆蓋第一開口12與第二開口14並延伸覆蓋介電層142的頂面。在一些實施例中，阻障材料144包括Ti、TiN、Ta、TaN或其組合，其可藉由化學氣相沉積法（CVD）或物理氣相沉積法（PVD）來形成。接著，在阻障材料144上形成導體材料146。導體材料146填滿第一開口12與第二開口14並延伸覆蓋介電層142的頂面。在一些實施例中，導體材料146包括金屬材料（例如鎢），其可藉由CVD或PVD來形成。

請參照圖1D，進行平坦化製程，移除部分導體材料146與部分阻障材料144，以在第一開口12中形成第一阻障層154與第一介層窗156，並在第二開口14中形成第二阻障層164與第二介層窗166。具體來說，第一阻障層154裝襯在第一介層窗156的側壁與底面，以分隔第一介層窗156與介電層140、142。於此，所謂的「裝襯（lines）」是指共形地覆蓋。也就是說，第一阻障層154共形地覆蓋第一介層窗156的側壁與底面。另一方面，第二阻障層164裝襯在第二介層窗166的側壁與底面，以分隔第二介層窗166與介電層140、142。在一些實施例中，平坦化製程可以是化學機械研磨（CMP）製程。在平坦化製程之後，第一阻障層154的頂面、第一介層窗156的頂面、第二阻障層164的頂面、第二介層窗166的頂面以及介電層142的頂面可視為共平面。

請參照圖1E，對第一阻障層154、第一介層窗156、第二阻障層164、第二介層窗166以及介電層142進行氮化處理16。在一些實施例中，氮化處理16包括進行電漿氮化製程。電漿氮化製程包括通入含氮氣體，例如是N₂ 、NH₃ 或其組合。電漿氮化製程的製程溫度可介於300°C至400°C之間，例如350°C；電漿氮化製程的製程時間可介於30秒至300秒之間，例如30秒。在進行氮化處理16之後，如區域10的放大圖2所示，介電層142分成底部142a與頂部142b，而第二阻障層164也分成下部164a與上部164b。底部142a環繞下部164a，而頂部142b環繞上部164b。在一些實施例中，介電層142的頂部142b的氮摻雜濃度大於介電層142的底部142a的氮摻雜濃度。介電層142的頂部142b的氮摻雜濃度（N1）與介電層142的底部142a的氮摻雜濃度（N2）的比（N1/N2）可介於1至3間。第二阻障層164的上部164b的氮摻雜濃度大於第二阻障層164的下部164a的氮摻雜濃度。第二阻障層164的上部164b的氮摻雜濃度（N3）與第二阻障層164的下部164a（N4）的比（N3/N4）可介於2至10之間。相似地，第一阻障層154也分成下部與上部（未繪示），其中第一阻障層154的上部的氮摻雜濃度也大於第一阻障層154的下部的氮摻雜濃度。值得注意的是，氮化處理16可強化第二阻障層164的上部164b的阻擋強度，以避免後續圖案化MIM堆疊時產生弱點，進而降低銅爆發缺陷的發生。

如圖2所示，介電層142的頂部142b具有高度H1。在一些實施例中，高度H1可介於5 nm至15 nm之間。但本發明不以此為限，在其他實施例中，高度H1可藉由改變氮化處理16的處理時間來調整。舉例來說，當氮化處理16的處理時間增加，高度H1也會隨之增加。另外，第二阻障層164的上部164b具有高度H2。在一些實施例中，高度H2可介於5 nm至15 nm之間。雖然圖2所示的高度H1與高度H2相同，但本發明不以此為限，在其他實施例中，高度H1可不同於高度H2。舉例來說，第二阻障層164的上部164b的高度H2大於介電層142的頂部142b的高度H1。在此情況下，介電層142的部分底部142a亦環繞第二阻障層164的部分上部164b。

在本實施例中，第二阻障層164可以是雙層結構，例如Ti層與TiN層。在氮化處理16之後，如區域20的放大圖3所示，下部164a包括接觸介電層142的Ti層164a1與接觸第二介層窗166的TiN層164a2；而上部164b包括接觸介電層142的Ti層164b1與接觸第二介層窗166的TiN層164b2。上部164b的Ti層164b1的氮摻雜濃度可大於下部164a的Ti層164a1的氮摻雜濃度。從另一角度來看，上部164b的Ti層164b1可被摻雜為TiN層，而下部164a的Ti層164a1仍維持為Ti層。另外，上部164b的TiN層164b2的氮摻雜濃度也可大於下部164a的TiN層164a2的氮摻雜濃度。

請參照圖1F，在介電層142、第一介層窗156以及第二介層窗166上形成金屬-絕緣體-金屬（MIM）堆疊200。具體來說，MIM堆疊200包括兩個金屬層202、206以及夾置在金屬層202、206之間的絕緣層204。在一些實施例中，金屬層202、206的材料可包括Ti、TiN或其組合。舉例來說，金屬層202、206可以是雙層結構，例如是Ti層與位於Ti層上的TiN層。

請參照圖1F與圖1G，圖案化MIM堆疊200，以在第一區R1上形成MIM結構210。MIM結構210形成在第一介層窗156上，以與第一介層窗156電性連接。第二介層窗166則是外露於MIM結構210。在本實施例中，在圖案化MIM堆疊200的過程中，為了完全移除第二區R2上的MIM堆疊200，介電層142、第二阻障層164以及第二介層窗166會進一步地被凹蝕，使得第二區R2的介電層142的頂面142t2低於第一區R1的介電層142的頂面142t1，且第二介層窗166的頂面166t低於第一介層窗156的頂面156t。值得注意的是，經氮摻雜的第二阻障層164可有效阻擋圖案化MIM堆疊200所使用的含有氯（Cl）的蝕刻劑，進而避免第二阻障層164的損耗。因此，在進行後續BEOL的熱處理時，第二介層窗166下方的導體層136便不會沿著第二阻障層164而產生銅爆發缺陷，進而提升本發明之半導體元件的可靠度與良率。在一些實施例中，第二阻障層164的頂面164t可與第二介層窗166的頂面166t、第二區R2的介電層142的頂面142t2齊平。

在一些實施例中，MIM結構210可以是記憶體結構、電容器結構、電阻結構或其組合。所述記憶體結構包括電阻式隨機存取記憶體（RRAM）、磁阻式隨機存取記憶體（MRAM）、相變隨機存取記憶體（PCRAM）、鐵電隨機存取記憶體（FeRAM）或其組合。舉例來說，當MIM結構210為RRAM，絕緣層204是可以透過電壓的施予改變其自身電阻的可變電阻層。絕緣層204可包括高介電常數（high k）的介電材料，例如是選自由TiO₂ 、NiO、HfO、HfO₂ 、ZrO、ZrO₂ 、Ta₂ O₅ 、ZnO、WO₃ 、CoO及Nb₂ O₅ 所組成的群組中之至少一者的氧化物材料。

請參照圖1H，在MIM結構210與介電層142上形成介電層172。在一些實施例中，介電層172的材料包括HDP氧化物。接著，在介電層172中分別形成介層窗176、186。介層窗176穿過部分介電層172以著陸（land）在MIM結構210上。阻障層174裝襯在介層窗176的側壁與底面，以分隔介層窗176與介電層172。另一方面，介層窗186（亦可稱為第三介層窗）穿過介電層172以著陸在第一介層窗156上。阻障層184裝襯在介層窗186的側壁與底面，以分隔介層窗186與介電層172。

請參照圖1I，在介電層172與介層窗176、186上形成介電層190、192。在一些實施例中，介電層192可視為金屬間介電（IMD）層。介電層190可用以當作蝕刻停止層，其具有與介電層192不同的介電材料。舉例來說，介電層190的材料包括氮化矽，而介電層192的材料包括TEOS氧化物。接著，在介電層190、192中分別形成導體層194、196，以完成半導體元件1。導體層194、196內埋在介電層190、192中，以分別與介層窗176、186電性連接。在一些實施例中，導體層194、196可以是線路層。導體層194、196的材料包括金屬材料，例如是銅層。

請參照圖4，第二實施例的半導體元件2與第一實施例的半導體元件1基本上相似。上述兩者主要不同之處在於：半導體元件2的MIM結構220具有彎曲的側壁220s。如圖4所示，MIM結構220的側壁220s沿著基底100朝上的方向漸縮（taper）。在一些實施例中，MIM結構220的下部寬度以及/或下部面積可大於MIM結構220的上部寬度以及/或上部面積。

綜上所述，本發明實施例藉由氮化處理強化裝襯在介層窗的側壁上的阻障層的阻擋強度，以避免後續圖案化MIM堆疊時產生弱點，進而降低銅爆發缺陷的發生。因此，本發明實施例可有效提升半導體元件的可靠度與良率。

1、2:半導體元件 10、20:區域 12:第一開口 14:第二開口 16:氮化處理 100:基底 101:隔離結構 102:蝕刻停止層 104、130、132、140、142、172、190、192:介電層 110、120:閘極結構 112、122:閘介電層 113、123:矽化物層 114、124:閘電極 115、125:接觸窗 116、126:頂蓋層 118、128:間隙壁 134、136、194、196:導體層 142t1、142t2、156t、164t、166t:頂面 142a:底部 142b:頂部 144:阻障材料 146:導體材料 154:第一阻障層 156:第一介層窗 164:第二阻障層 164a:下部 164a1:Ti層 164a2:TiN層 164b:上部 164b1:Ti層 164b2:TiN層 166:第二介層窗 174、184:阻障層 176、186:介層窗 200:金屬-絕緣體-金屬（MIM）堆疊 202、206:金屬層 204:絕緣層 210、220:MIM結構 220s:側壁 R1:第一區 R2:第二區

圖1A至圖1I是依照本發明第一實施例的一種半導體元件的製造流程的剖面示意圖。 圖2是圖1E的區域的放大圖。 圖3是圖2的區域的另一實施例的放大圖。 圖4是依照本發明第二實施例的一種半導體元件的剖面示意圖。

1:半導體元件

100:基底

101:隔離結構

102:蝕刻停止層

104、130、132、140、142、172、190、192:介電層

110、120:閘極結構

112、122:閘介電層

113、123:矽化物層

114、124:閘電極

115、125:接觸窗

116、126:頂蓋層

118、128:間隙壁

134、136、194、196:導體層

154:第一阻障層

156:第一介層窗

164:第二阻障層

166:第二介層窗

174、184:阻障層

176、186:介層窗

202、206:金屬層

204:絕緣層

210:MIM結構

R1:第一區

R2:第二區

Claims (13)

1. 一種半導體元件，包括： 介電層，具有第一區與第二區； 第一介層窗，配置在所述第一區的所述介電層中； 第二介層窗，配置在所述第二區的所述介電層中； 第一阻障層，裝襯在所述第一介層窗的側壁與底面；以及 第二阻障層，裝襯在所述第二介層窗的側壁與底面，其中所述第一阻障層與所述第二阻障層各自具有上部與下部，所述上部的氮摻雜濃度大於所述下部的氮摻雜濃度。
2. 如請求項1所述的半導體元件，其中所述介電層包括： 底部，環繞所述第二阻障層的所述下部；以及 頂部，環繞所述第二阻障層的所述上部，其中所述頂部的氮摻雜濃度大於所述底部的氮摻雜濃度。
3. 如請求項1所述的半導體元件，更包括： 金屬-絕緣體-金屬（MIM）結構，配置在所述第一介層窗上；以及 第三介層窗，配置在所述第二介層窗上。
4. 如請求項3所述的半導體元件，其中所述第二介層窗的頂面低於所述第一介層窗的頂面，且所述第二區的所述介電層的頂面低於所述第二區的所述介電層的頂面。
5. 如請求項3所述的半導體元件，其中所述第二區的所述介電層的頂面與所述第二阻障層的頂面實質上共平面。
6. 一種半導體元件的製造方法，包括： 在介電層中形成多個介層窗； 對所述介電層與所述多個介層窗進行氮化處理，以使所述介電層的頂部的氮摻雜濃度大於所述介電層的底部的氮摻雜濃度； 在所述介電層與所述多個介層窗上形成金屬-絕緣體-金屬（MIM）堆疊；以及 圖案化所述金屬-絕緣體-金屬堆疊，以形成金屬-絕緣體-金屬結構。
7. 如請求項6所述的半導體元件的製造方法，其中進行所述氮化處理包括進行電漿氮化製程，所述電漿氮化製程包括通入含氮氣體，所述含氮氣體包括N₂ 、NH₃ 或其組合。
8. 如請求項6所述的半導體元件的製造方法，其中所述介電層具有第一區與第二區，所述第一區為晶胞區，而所述第二區為周邊區。
9. 如請求項8所述的半導體元件的製造方法，其中在所述介電層中形成所述多個介層窗包括： 在所述第一區的所述介電層中形成第一開口； 在所述第二區的所述介電層中形成第二開口； 共形形成阻障材料，以覆蓋所述第一開口與所述第二開口； 在所述阻障材料上形成導體材料，以填滿所述第一開口與所述第二開口並覆蓋所述介電層的頂面；以及 進行平坦化製程，以在所述第一開口中形成第一介層窗，並在所述第二開口中形成第二介層窗，其中第一阻障層裝襯在所述第一介層窗的側壁與底面，而第二阻障層裝襯在所述第二介層窗的側壁與底面。
10. 如請求項9所述的半導體元件的製造方法，其中在進行所述氮化處理之後，所述第一阻障層與所述第二阻障層各自包括上部與下部，所述介電層的所述底部環繞所述下部，所述介電層的所述頂部環繞所述上部，且所述上部的氮摻雜濃度大於所述下部的氮摻雜濃度。
11. 如請求項9所述的半導體元件的製造方法，其中在圖案化所述金屬-絕緣體-金屬堆疊之後，進一步凹蝕所述第二介層窗，使得所述第二介層窗的頂面低於所述第一介層窗的頂面。
12. 如請求項9所述的半導體元件的製造方法，其中在圖案化所述金屬-絕緣體-金屬堆疊之後，所述金屬-絕緣體-金屬結構形成在所述第一介層窗上，而所述第二介層窗外露於所述金屬-絕緣體-金屬結構。
13. 如請求項8所述的半導體元件的製造方法，其中在圖案化所述金屬-絕緣體-金屬堆疊之後，進一步凹蝕所述第二區的所述介電層，使得所述第二區的所述介電層的頂面低於所述第一區的所述介電層的頂面。

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