JP5089575B2 - 相互接続構造体及びその製造方法 - Google Patents

相互接続構造体及びその製造方法 Download PDF

Info

Publication number
JP5089575B2
JP5089575B2 JP2008506549A JP2008506549A JP5089575B2 JP 5089575 B2 JP5089575 B2 JP 5089575B2 JP 2008506549 A JP2008506549 A JP 2008506549A JP 2008506549 A JP2008506549 A JP 2008506549A JP 5089575 B2 JP5089575 B2 JP 5089575B2
Authority
JP
Japan
Prior art keywords
trench
dielectric layer
conductive
liner
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008506549A
Other languages
English (en)
Other versions
JP2008537337A5 (ja
JP2008537337A (ja
Inventor
ヤン、チーチャオ
クレベンジャー、ローレンス・エー
カウリー、アンドリュー、ピー
ダルトン、ティモシー、ジェイ
ユーン、ミーヤン、エイチ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2008537337A publication Critical patent/JP2008537337A/ja
Publication of JP2008537337A5 publication Critical patent/JP2008537337A5/ja
Application granted granted Critical
Publication of JP5089575B2 publication Critical patent/JP5089575B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Multi-Conductor Connections (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)
  • Wire Bonding (AREA)
  • Combinations Of Printed Boards (AREA)

Description

本発明は、集積回路の製造の分野に関し、より具体的には、本発明は、集積回路の配線レベルのための相互接続構造体及び該相互接続構造体を製造する方法に関する。
高度な集積回路は、集積回路の性能を向上させるために、相互接続部又は配線レベル内に銅及び他のメタラジを用いている。層間誘電体層を通して銅及び他の金属が拡散する可能性があるため、銅及び他の金属の相互接続部は、配線の側部及び底部に導電性拡散障壁ライナを有するように製造され、誘電体銅及び他の金属の拡散障壁が、配線の上を覆っている。しかしながら、誘電体拡散障壁キャップを用いる配線は、信頼性故障を生じることが多いことが分かった。
米国特許第６，７８４，１０５号明細書 米国特許第５，６９５，８１０号明細書 米国特許第６，３４２，７３３号明細書
従って、改善された拡散障壁で覆われた相互接続構造体に対する必要性がある。
本発明は、拡散障壁としても働くことができる導電性ライナ又は誘電体層によって覆われていない、ダマシン及びデュアル・ダマシン相互接続構造体の表面をシールするために、導電性拡散障壁を用いるものである。キャップ（及び、拡散障壁として働くとき、導電性ライナ及び誘電体層）が、ダマシン又はデュアル・ダマシン・ラインのコア導電体内に含まれる材料に対する拡散障壁となる。
本発明の第１の態様は、誘電体層を有する基板を準備するステップと、誘電体層の上面にハードマスク層を形成するステップと、ハードマスク層内に開口部を形成するステップと、ハードマスク層によって保護されていない誘電体層内に、側壁及び底部を有するトレンチを形成するステップと、ハードマスク層の下でトレンチの側壁を凹ませるステップと、トレンチ及びハードマスク層の全ての露出面上に共形の導電性ライナを形成するステップと、トレンチをコア導電体で充填するステップと、誘電体層の上面の上に延びている導電性ライナの一部を除去し、マスク層を除去するステップと、コア導電体の上面に導電性キャップを形成するステップとを含む方法である。
本発明の第２の態様は、誘電体層を有する基板を準備するステップと、誘電体層の上面にハードマスク層を形成するステップと、ハードマスク層内に開口部を形成するステップと、ハードマスク層によって保護されていない誘電体層内に、側壁及び底部を有するトレンチを形成するステップであって、該トレンチの側壁がハードマスク内の開口部と位置合わせされている、ステップと、トレンチの側壁及び底部の等方性エッチングを行うステップであって、等方性エッチングは、ハードマスク層をアンダーカットし、トレンチの上に突出するハードマスクの張出し部（overhang）を形成するステップと、トレンチの全ての露出面及びハードマスク層の全ての露出面上に、その上部がハードマスク張出し部と物理的に接触している共形の導電性ライナを形成し、トレンチの上に突出する導電性張出し部を形成するステップと、導電性ライナの上に、トレンチを充填するコア導電体を形成するステップと、化学機械研磨を行って、ハードマスク層と、誘電体層の上面の上に延びている全てのコア導電体とを除去するステップであって、化学機械研磨は、誘電体層の上面、導電性ライナの上面及びトレンチ内のコア導電体の上面を同一平面上にし、導電性層は、コア導電体の上に延び、かつ、これと物理的に直接接触しているステップと、コア導電体の上面に導電性キャップを形成するステップと、を含む方法である。
本発明の第３の態様は、上面、反対側の底面、及び上面と底面との間の側部を有するコア導電体と、コア導電体の底面及び側部と物理的に直接接触し、かつ、これらを覆っている導電性ライナであって、導電性ライナの埋め込まれた部分は、コア導電体の上面及び側部の両方に隣接したコア導電体の領域において、コア導電体と物理的に直接接触し、かつ、この上に延びている導電性ライナと、導電性ライナの埋め込まれた部分間に露出された、コア導電体の上面と物理的に直接接触している導電性キャップと、を含む構造体である。
本発明の第４の態様は、上面、対向する底面、及び上面と底面との間の側部を有するコア導電体と、コア導電体の側部上に形成された誘電体ライナと、コア導電体の底面及び側部と物理的に直接接触し、かつ、これらを覆っている導電性ライナであって、導電性ライナの埋め込まれた部分は、コア導電体の上面及び側部の両方に隣接したコア導電体の領域において、コア導電体と物理的に直接接触し、かつ、これの上に延びている、導電性ライナと、導電性ライナの埋込み部分の間に露出された、コア導電体の上面と物理的に直接接触している導電性キャップとを含む構造体である。
本発明の特徴が、添付の特許請求の範囲に述べられる。しかしながら、添付の図面と併せて読まれるとき、例証となる実施形態の次の詳細な説明を参照することによって、本発明が、最も良く理解されるであろう。
本発明を説明するために、導体及び伝導性という用語は、導電体及び導電性と解釈すべきである。
（シングル）ダマシン・プロセスは、配線トレンチ又はビア開口部を誘電体層内に形成し、トレンチを充填するのに十分な厚さの導電体を誘電体の上面に堆積させ、化学機械研磨（ＣＭＰ）プロセスを行って、余分な導電体を除去し、導電体の表面が誘電体層の表面と同一平面上にし、ダマシン配線（又はダマシン・ビア）を形成するプロセスである。
デュアル・ダマシン・プロセスは、誘電体層の厚さ全体を通してビア開口部を形成し、続いて、いずれかの所与の断面において、該誘電体層の途中までトレンチを形成するプロセスである。全てのビア開口部は、上方の一体型配線トレンチ及び下方の配線トレンチと交わるが、全てのトレンチがビア開口部と交わる必要はない。トレンチ及びビア開口部を充填するのに十分な厚さの導電体を誘電体の上面に堆積させ、ＣＭＰプロセスを行って、トレンチの中の導電体の表面を誘電体層の表面と同一平面上にし、デュアル・ダマシン配線と、一体型デュアル・ダマシン・ビアを有するデュアル・ダマシン配線とを形成する。
本発明の構造体は、デュアル・ダマシン・プロセスの銅メタラジ・プロセスを用いて、集積回路チップのコンタクト・レベルに接続するように製造されるものとして説明されるが、本発明は、銅以外のメタラジにも適用することができる。コンタクト・レベルは、移行レベル（transitional level）であり、金属酸化物シリコン電界効果トランジスタ（ＭＯＳＦＥＴ）のようなデバイスを、回路の中に個別のデバイスが「配線されている」集積回路の配線レベルの第１のものに接続している。本発明の構造体は、図１７及び図１８に示されるこれらの配線レベルのいずれか又は全ての中に形成できるだけでなく、シングル・ダマシン・プロセスを用いて形成することもできることを理解すべきである。
図１乃至図８は、本発明の第１及び第２の実施形態の両方に係る、相互接続構造体を製造するための共通のプロセス段階を示す断面図である。図１においては、誘電体層１０５が、基板１００上に形成される。誘電体拡散障壁１１０が、誘電体層１０５の上面１１５に形成される。スタッド・コンタクト１２０が、拡散障壁１１０及び誘電体層１０５を通って形成される。スタッド・コンタクト１２０の上面１２５は、障壁層１１０の上面１３０と同一平面にある。一例において、障壁１１０は、後に形成される配線に含まれる材料に対する拡散障壁である。一例において、障壁１１０は、銅に対する拡散障壁である。
図２においては、誘電体層１３５が、障壁層１１０の上面１３０に形成され、ハードマスク層１４０が、誘電体層１３５の上面１４５に形成される。一例において、誘電体層１３５は、低Ｋ（誘電率）材料であり、その例は、水素シルセスキオキサン・ポリマー（ＨＳＱ）、メチル・シルセスキオキサン・ポリマー（ＭＳＱ）及びポリフェニレン・オリゴマー（ＳｉＯＸ（ＣＨ３）ｙ）を含むが、これらに限定されるものではない。低Ｋ誘電体材料は、約４以下の誘電率を有する。第２の例において、誘電体層１３５は、ＳｉＯ２を含む。誘電体層１３５は、例えば、約５０ｎｍから約１，０００ｎｍまでの間の厚さとすることができる。一例において、ハードマスク層１４０は、例えば、二酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、炭化シリコン（ＳｉＣ）、酸窒化シリコン（ＳｉＯＮ）、シリコン・オキシカーバイド（ＳｉＯＣ）、水素がドープされた石英グラス（ＳｉＣＯＨ）、プラズマ強化された窒化シリコン（ＰＳｉＮＸ）、又はＮＢＬｏＫ（ＳｉＣ（Ｎ，Ｈ））を含むことができる。ハードマスク層１４０は、例えば、約５ｎｍから約１００ｎｍまでの間の厚さとすることができる。ハードマスク層１４０が、金属を含むことも可能である。
図３においては、パターン形成されたフォトレジスト層１５０が、ハードマスク層１４０の上面１５５に形成され、このフォトレジストは、如何なる数の公知のリソグラフィ・プロセスによっても層パターン形成され、トレンチ１５５が、ハードマスク層１４０を通してエッチングされ、誘電体層１４０の上面１４５を露出させる。
図４においては、パターン形成されたフォトレジスト層１５０（図３を参照されたい）が除去され、トレンチ１６０が、例えば反応性イオン・エッチング（ＲＩＥ）プロセスを用いて、誘電体層１３５内に形成され、エッチ・マスクとしてパターン形成されたハードマスク層１４０を用いて、スタッド・コンタクト１２０の上面１２５を露出させる。
図５においては、別のパターン形成されたフォトレジスト層１６５が、ハードマスク層１４０の上面１５５に形成され、このフォトレジストは、如何なる数の公知のリソグラフィ・プロセスによっても層パターン形成され、トレンチ１５５Ａ（拡張された図３のトレンチ１５５）及び１７０が、ハードマスク層１４０を通してエッチングされ、誘電体層１４０の上面１４５を露出させる。
図６においては、パターン形成されたフォトレジスト層１６５（図５を参照されたい）が除去され、トレンチ１７５及び１８０が、例えばＲＩＥプロセスを用いて、誘電体層１３５の途中までエッチングされる。トレンチ１８０は、トレンチ１６０と交わる。
図７においては、ハードマスク層１４０の張出し部１８５が、トレンチ１６０、１７５及び１８０において露出された誘電体層１３５の等方性層除去により形成される。第１の例において、誘電体層１３５の等方性層除去は、ＨＮＯ３、ＨＣｌ、Ｈ２ＳＯ４、ＨＦ、ＮＨ４ＯＨ、ＮＨ４Ｆ、又はこれらの組合せを含む溶液での湿式エッチングによって達成することができる。第２の例において、誘電体層１３５の等方性層除去は、方向性が低い高圧プラズマ・エッチングによって達成することができる。
トレンチ１７５を例として用いる際、ハードマスク層１４０内の開口部の最も広い部分がＷ１である場合、張出し部は幅Ｗ２を有し、Ｗ２／Ｗ１の比は、約０．０３から約０．４８までの間とすることができる。
図８においては、共形の（conformal）導電性ライナ１９０が、ハードマスク層１４０の上面１５５、張出し部の底面１９５を含む張出し部の全ての露出面、トレンチ１６０、１７５及び１８０の露出面２００、及びスタッド・コンタクト１２０の上面１２５Ａの上に形成される。一例において、ライナ１９０は、後にライナの上に形成されることになるコア導体２１０（図９又は図１４を参照されたい）の材料に対する拡散障壁である。一例において、ライナ１９０は、銅に対する拡散障壁である。一例において、ライナ１９０は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｗ、Ｒｕ、又はこれらの組合せを含む。一例において、ライナ１９０は、約２ｎｍから約１００ｎｍまでの間の厚さである。ライナ１９０は、例えば、化学気相堆積（ＣＶＤ）又は原子層堆積（ＡＬＤ）によって形成することができる。
代替的に、ライナ材料の共形の堆積に続いて、スパッタ・エッチング（荷電スパッタリング種を用いる）プロセス、及び、その全体が引用により本明細書に組み込まれる２００４年８月３１日に発行されたＹａｎｇ他への特許文献１において教示される中性金属プロセスのようなライナ堆積プロセスを同時に行うことにより、ライナ１９０を形成することができる。一例において、金属中性金属は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｗ、Ｒｕ、又はこれらの組合せを含み、スパッタリング種を生成するのに使用される気体は、Ａｒ、Ｈｅ、Ｎｅ、Ｘｅ、Ｎ２、Ｈ２、ＮＨ３、Ｎ２Ｈ２、又はこれらの組合せを含む。スタッド・コンタクト１２０の上面１２５Ａに存在し得るいずれかの金属酸化物（又は、図１８及び図６に示されるような何らかのコア導体）と共に、前に堆積されたライナ材料が、トレンチの底部から除去される。スパッタリングは停止されるが、中性金属の堆積が継続されるとき、ライナ１９０の新しい層が形成され、除去されたものと置き換わる。
図９乃至図１１は、本発明の第１の実施形態に係る相互接続構造体を製造するためのプロセス段階を示す断面図である。図９は、図８から続くものである。図９においては、コア導体２１０が、ライナ１９０の上に形成される。一例において、コア導体２１０は、Ａｌ、ＡｌＣｕ、Ｃｕ、Ｗ、Ａｇ、Ａｕ、又はこれらの組合せを含む。銅であるコア導体２１０の例においては、薄い銅の層が蒸着又は堆積され、次いで、より厚い銅の層が電気めっきされる。コア導体２１０の厚さは、トレンチ１６０、１７５及び１８０を完全に充填するのに十分なものである。
図１０においては、化学機械研磨（ＣＭＰ）プロセスを行って、誘電体層１３５の上面１４５Ａ、ライナ１９０の上面２１５及びコア導体２１０の上面２２０を同一平面にする。ＣＭＰプロセスの後、ダマシン配線２２５及び一体型ダマシン・ビア２３５を有するデュアル・ダマシン配線２３０が、形成される。
図１１においては、導電性拡散障壁キャップ２４０が、コア導体２１０の上面２２０に選択的に形成される。一例において、障壁キャップ２４０は、ＣｏＷＰ、ＣｏＳｎＰ、ＣｏＰ及びＰｄ、又はこれらの組合せを含む。一例において、キャップ２４０は、約５ｎｍから約８０ｎｍまでの厚さである。一例において、キャップ２４０は、コア導体２１０の材料に対する拡散障壁である。一例において、キャップ２４０は、銅に対する拡散障壁である。一例において、キャップ２４０は、無電解めっきを含むプロセスによって形成される。ＣｏＷＰ、ＣｏＳｎＰ、ＣｏＰ及びＰｄ層を形成する方法が、１９９７年１２月９日に発行されたＢｕｂｉｎ他への特許文献２、及び２００２年１月２９日に発行されたＨｕ他への特許文献３に開示され、これらの特許の全体を引用により本明細書に組み入れる。障壁キャップ２４０は、コア導体２１０の上面２２０と物理的に直接接触している。
図１２乃至図１６は、本発明の第２の実施形態に係る相互接続構造体を製造するためのプロセス段階を示す断面図である。図１２は、図８から続くものである。図１２においては、誘電体ライナ２４５が、ライナ１９０の全ての露出面上に形成される。一例において、誘電体ライナ２４５は、例えば、二酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、炭化シリコン（ＳｉＣ）、酸窒化シリコン（ＳｉＯＮ）、シリコン・オキシカーバイド（ＳｉＯＣ）、水素がドープされた石英ガラス（ＳｉＣＯＨ）、プラズマ強化された窒化シリコン（ＰＳｉＮＸ）、又はＮＢＬｏＫ（ＳｉＣ（Ｎ，Ｈ））、又はこれらの組合せを含むことができる。一例において、誘電体ライナ２４５は、約５ｎｍから約１００ｎｍまでの厚さである。誘電体ライナ２４５は、例えば、ＣＶＤ又はＡＬＤによって形成することができる。
図１３においては、（ＲＩＥのような）方向性エッチング・プロセスを行って、トレンチ１６０、１７５及び１８０の底面上に配置されたライナ１９０の水平面から、誘電体ライナ２４５を除去する。図１Ｈを参照して上述されたように、方向性エッチング・プロセスに続いて、スパッタ・エッチング及び中性金属プロセスのようなライナ堆積を同時に行うことができる。
図１４においては、図９を参照して上述されるように、コア導体２１０が形成される。コア導体２１０の厚さは、トレンチ１６０、１７５及び１８０を完全に充填するのに十分なものである。
図１５においては、ＣＭＰプロセスを行って、誘電体層１３５の上面１４５Ａ、ライナ１９０の上面２１５、コア導体２１０の上面２２０及び誘電体ライナ２４５の上面２５０を同一平面にする。ＣＭＰプロセスの後、ダマシン配線２５５、及び一体型ダマシン・ビアを有するデュアル・ダマシン配線２６０が形成される。
図１６においては、キャップ２４０が、コア導体２１０の上面２２０に選択的に形成される。キャップ２４０は、コア導体２１０の上面２２０と物理的に直接接触し、かつ、これを完全に覆う。
図１７は、本発明の第１の実施形態に従って製造された多数の配線レベルを示す断面図である。図１７においては、ダマシン配線２７５と、一体型ダマシン・ビア２８５を有するデュアル・ダマシン配線２８０とを含む層間誘電体層２７０が、誘電体層１３５（同じく層間誘電体層と見なすことができる）の上に形成される。一体型ダマシン・ビア３００を有するデュアル・ダマシン配線２９５と、一体型ダマシン・ビア３１０を有するデュアル・ダマシン配線３０５とを含む層間誘電体層２９０が、層間誘電体層２７０の上に形成される。層間誘電体層２７０及び２７５は、誘電体層１３５と類似している。ダマシン配線２７５は、ダマシン配線２２５と類似しており、それぞれの一体型ビア２８５、３００及び３１０を有するデュアル・ダマシン配線２８０、２９５及び３０５は、デュアル・ダマシン配線２３０及び一体型ビア２３５と類似している。キャップ２４０Ａ及び２４０Ｂは、キャップ２４０と類似している。図１７において３つの配線レベルが示されるが、如何なる数の類似した配線レベルも、このように積層することができる。本発明の第２の実施形態の構造体を有するダマシン配線及びビア、並びにデュアル・ダマシン配線及びビアは、積層された層間誘電体層内に同様に形成することができる。
図１８は、本発明の第１及び第２の実施形態に適用することができる付加的な拡散障壁を有するように製造された、多数の配線レベルを示す断面図である。図１８は、図１７と類似しているが、誘電体層１３５Ａが誘電体層１３５及び誘電体拡散障壁３１５を含み、層間誘電体層２７０Ａが誘電体層２７０及び誘電体拡散障壁層３２０を含み、層間誘電体層２９０Ａが誘電体層２９０及び誘電体拡散障壁層３２５を含むという相違を有する。拡散障壁３１５は、誘電体層１３５と層間誘電体層２７５との間に形成され、拡散障壁３２０は、層間誘電体層２７５の上に形成される。拡散障壁３１５、３２０及び３２５は、拡散障壁１１０と類似している。一例において、拡散障壁３１５、３２０及び３２５は、配線２２５、２３０、２７５、２８０、２９５及び３０５内に含まれる材料に対する拡散障壁である。一例において、拡散障壁３１５、３２０及び３２５は、銅に対する拡散障壁である。図１８において３つの配線レベルが示されるが、如何なる数の類似した配線レベルも、このように積層することができる。本発明の第２の実施形態の構造体を有するダマシン配線及びビア、並びにデュアル・ダマシン配線及びビアは、積層された層間誘電体層内に同様に形成することができる。
このように、本発明は、改善された拡散障壁で覆われた相互接続構造体を提供するものである。
本発明の実施形態の上記の説明は、本発明の理解のために与えられるものである。本発明は、ここに説明された特定の実施形態に限定されるものでなく、本発明の範囲から逸脱することなく当業者には明らかとなる種々の修正、再構成及び置換が可能であることが理解されるであろう。従って、上記の特許請求の範囲は、本発明の真の精神及び範囲内にあるものとして、このような修正及び変更の全てを網羅することが意図される。
本発明の第１及び第２の実施形態の両方に係る、相互接続構造体を製造するための共通のプロセス段階を示す断面図である。 本発明の第１及び第２の実施形態の両方に係る、相互接続構造体を製造するための共通のプロセス段階を示す断面図である。本発明の第１及び第２の実施形態の両方に係る、相互接続構造体を製造するための共通のプロセス段階を示す断面図である。 本発明の第１及び第２の実施形態の両方に係る、相互接続構造体を製造するための共通のプロセス段階を示す断面図である。 本発明の第１及び第２の実施形態の両方に係る、相互接続構造体を製造するための共通のプロセス段階を示す断面図である。 本発明の第１及び第２の実施形態の両方に係る、相互接続構造体を製造するための共通のプロセス段階を示す断面図である。 本発明の第１及び第２の実施形態の両方に係る、相互接続構造体を製造するための共通のプロセス段階を示す断面図である。 本発明の第１及び第２の実施形態の両方に係る、相互接続構造体を製造するための共通のプロセス段階を示す断面図である。 本発明の第１及び第２の実施形態の両方に係る、相互接続構造体を製造するための共通のプロセス段階を示す断面図である。 本発明の第１の実施形態に係る、相互接続構造体を製造するためのプロセス段階を示す断面図である。 本発明の第１の実施形態に係る、相互接続構造体を製造するためのプロセス段階を示す断面図である。 本発明の第１の実施形態に係る、相互接続構造体を製造するためのプロセス段階を示す断面図である。 本発明の第２の実施形態に係る、相互接続構造体を製造するためのプロセス段階を示す断面図である。 本発明の第２の実施形態に係る、相互接続構造体を製造するためのプロセス段階を示す断面図である。 本発明の第２の実施形態に係る、相互接続構造体を製造するためのプロセス段階を示す断面図である。 本発明の第２の実施形態に係る、相互接続構造体を製造するためのプロセス段階を示す断面図である。 本発明の第２の実施形態に係る、相互接続構造体を製造するためのプロセス段階を示す断面図である。 本発明の第１の実施形態に従って製造された多数の配線レベルを示す断面図である。 本発明の第１及び第２の実施形態に適用可能な、付加的な拡散障壁を用いて製造された多数の配線レベルを示す断面図である。

Claims (8)

  1. 誘電体層を有する基板を準備するステップと、
    前記誘電体層の上面にハードマスク層を形成するステップと、
    前記ハードマスク層内に開口部を形成するステップと、
    前記ハードマスク層によって保護されていない前記誘電体層内に、側壁及び底部を有するトレンチを形成するステップであって、前記トレンチの前記側壁が前記ハードマスク層内の前記開口部と位置合わせされている、ステップと、
    前記トレンチの前記側壁及び底部の等方性エッチングを行うステップであって、前記等方性エッチングは、前記ハードマスク層をアンダーカットし、前記トレンチの上に突出するハードマスク張出し部を形成する、ステップと、
    前記トレンチの全ての露出面及び前記ハードマスク層の全ての露出面上に、上部が前記ハードマスク張出し部と物理的に接触している導電性ライナを形成し、前記トレンチの上に突出する導電性張出し部を形成するステップと、
    前記導電性ライナの上に、前記トレンチを充填するコア導電体を形成するステップと、
    化学機械研磨を行って、前記ハードマスク層と、前記誘電体層の前記上面の上に延びている全てのコア導電体とを除去するステップであって、前記化学機械研磨は、前記誘電体層の上面、前記導電性ライナの上面及び前記トレンチ内の前記コア導電体の上面を同一平面上にし、前記導電性層は、前記コア導電体の上に延び、かつ、これと物理的に直接接触している、ステップと、
    前記コア導電体の前記上面に導電性キャップであって、前記コア導電体内に含まれる材料に対する拡散障壁をなす、前記導電性キャップを形成するステップと
    を含む方法。
  2. 前記導電性ライナの露出面上に誘電体ライナを形成するステップと、
    前記トレンチの前記底面と接触している前記導電性ライナの表面から、前記誘電体ライナを除去するステップと
    をさらに含む、請求項１に記載の方法。
  3. 前記導電性ライナを形成する前記ステップは、
    前記トレンチの前記側壁上に、金属層を同時に堆積させ、スパッタ・エッチングするステップを含む、請求項１に記載の方法。
  4. 前記導電性ライナを形成する前記ステップは、同時に堆積させ、スパッタ・エッチングする前記ステップの後、前記トレンチの前記側壁の前記金属層上に、別の金属層を堆積させるステップをさらに含む、請求項３に記載の方法。
  5. 前記導電性ライナ及び前記導電性キャップは、前記コア導電体を構成する１つ又は複数の材料に対する拡散障壁である、請求項１に記載の方法。
  6. 導電性キャップを形成する前記ステップは、前記導電性キャップの少なくとも一部の無電解めっきを含む、請求項１に記載の方法。
  7. 前記誘電体層は、第２の誘電体層の上面に形成された第１の誘電体層を含み、前記第１の誘電体層は、前記コア導電体を構成する１つ又は複数の材料に対する拡散障壁である、請求項１に記載の方法。
  8. 前記導電性ライナは、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｗ、Ｒｕ及びこれらの組合せからなる群から選択される材料を含み、
    前記コア導電体は、Ａｌ、ＡｌＣｕ、Ｃｕ、Ｗ、Ａｇ、Ａｕ及びこれらの組合せからなる群から選択される材料を含み、
    前記導電性キャップは、ＣｏＷＰ、ＣｏＳｎＰ、ＣｏＰ、Ｐｄ、又はこれらの組合せからなる群から選択される材料を含む、
    請求項１に記載の方法。
JP2008506549A 2005-04-15 2006-04-07 相互接続構造体及びその製造方法 Active JP5089575B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/107,074 2005-04-15
US11/107,074 US7335588B2 (en) 2005-04-15 2005-04-15 Interconnect structure and method of fabrication of same
PCT/US2006/013179 WO2006113186A2 (en) 2005-04-15 2006-04-07 Interconnect structure and method of fabrication of same

Publications (3)

Publication Number Publication Date
JP2008537337A JP2008537337A (ja) 2008-09-11
JP2008537337A5 JP2008537337A5 (ja) 2009-02-19
JP5089575B2 true JP5089575B2 (ja) 2012-12-05

Family

ID=37109075

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008506549A Active JP5089575B2 (ja) 2005-04-15 2006-04-07 相互接続構造体及びその製造方法

Country Status (7)

Country Link
US (4) US7335588B2 (ja)
EP (1) EP1869700B1 (ja)
JP (1) JP5089575B2 (ja)
CN (1) CN101390203B (ja)
AT (1) ATE535013T1 (ja)
TW (1) TWI389252B (ja)
WO (1) WO2006113186A2 (ja)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100744424B1 (ko) * 2006-08-29 2007-07-30 동부일렉트로닉스 주식회사 반도체소자의 제조방법
JP4740080B2 (ja) * 2006-09-26 2011-08-03 三洋電機株式会社 空気除菌装置
US20080157268A1 (en) * 2006-12-30 2008-07-03 Kim Deok-Kee Fuse Element Using Low-K Dielectric
JP2009111251A (ja) * 2007-10-31 2009-05-21 Tohoku Univ 半導体装置およびその製造方法
JP2009146958A (ja) * 2007-12-12 2009-07-02 Panasonic Corp 半導体装置及びその製造方法
US20090166867A1 (en) * 2007-12-31 2009-07-02 Harsono Simka Metal interconnect structures for semiconductor devices
JP2009182181A (ja) * 2008-01-31 2009-08-13 Toshiba Corp 半導体装置
US8354751B2 (en) * 2008-06-16 2013-01-15 International Business Machines Corporation Interconnect structure for electromigration enhancement
US7955971B2 (en) * 2009-06-11 2011-06-07 International Business Machines Corporation Hybrid metallic wire and methods of fabricating same
US8786062B2 (en) * 2009-10-14 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package and process for fabricating same
US20110084372A1 (en) 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
EP2521165B1 (en) * 2009-12-28 2018-09-12 Fujitsu Limited Method for forming a wiring structure
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
KR20110089731A (ko) * 2010-02-01 2011-08-09 삼성전자주식회사 배선 랜더를 포함하는 반도체 소자 및 그 제조 방법
US20110207323A1 (en) * 2010-02-25 2011-08-25 Robert Ditizio Method of forming and patterning conformal insulation layer in vias and etched structures
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
FR2963160A1 (fr) * 2010-07-22 2012-01-27 St Microelectronics Crolles 2 Procede de realisation d'un niveau de metallisation et d'un niveau de via et circuit integre correspondant
US8610285B2 (en) 2011-05-30 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC packaging structures and methods with a metal pillar
US8916405B2 (en) * 2011-10-11 2014-12-23 International Business Machines Corporation Light emitting diode (LED) using carbon materials
US9190316B2 (en) * 2011-10-26 2015-11-17 Globalfoundries U.S. 2 Llc Low energy etch process for nitrogen-containing dielectric layer
US9349689B2 (en) 2012-04-20 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices including conductive features with capping layers and methods of forming the same
US10217644B2 (en) * 2012-07-24 2019-02-26 Infineon Technologies Ag Production of adhesion structures in dielectric layers using photoprocess technology and devices incorporating adhesion structures
US8835305B2 (en) * 2012-07-31 2014-09-16 International Business Machines Corporation Method of fabricating a profile control in interconnect structures
US9837701B2 (en) 2013-03-04 2017-12-05 Advanced Semiconductor Engineering, Inc. Semiconductor package including antenna substrate and manufacturing method thereof
US9142456B2 (en) * 2013-07-30 2015-09-22 Lam Research Corporation Method for capping copper interconnect lines
US9349636B2 (en) * 2013-09-26 2016-05-24 Intel Corporation Interconnect wires including relatively low resistivity cores
US9135719B1 (en) * 2014-06-26 2015-09-15 Amazon Technologies, Inc. Color name generation from images and color palettes
US9553044B2 (en) * 2014-11-05 2017-01-24 International Business Machines Corporation Electrically conductive interconnect including via having increased contact surface area
US10727122B2 (en) * 2014-12-08 2020-07-28 International Business Machines Corporation Self-aligned via interconnect structures
KR20160122364A (ko) * 2015-04-14 2016-10-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
WO2017111847A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Techniques for forming electrically conductive features with improved alignment and capacitance reduction
WO2017111803A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Techniques for forming electrically conductive features with improved alignment and capacitance reduction
KR102582671B1 (ko) 2016-12-22 2023-09-25 삼성전자주식회사 반도체 소자
US10224285B2 (en) 2017-02-21 2019-03-05 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
US10096550B2 (en) 2017-02-21 2018-10-09 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
US10510657B2 (en) * 2017-09-26 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with interconnecting structure and method for manufacturing the same
US11004735B2 (en) * 2018-09-14 2021-05-11 International Business Machines Corporation Conductive interconnect having a semi-liner and no top surface recess
TWI801631B (zh) * 2018-11-09 2023-05-11 台灣積體電路製造股份有限公司 半導體裝置的製造方法和半導體裝置
US11094580B2 (en) * 2019-10-01 2021-08-17 International Business Machines Corporation Structure and method to fabricate fully aligned via with reduced contact resistance
WO2021174415A1 (en) * 2020-03-03 2021-09-10 Yangtze Memory Technologies Co., Ltd. Protection structures in semiconductor chips and methods for forming the same
US20230077760A1 (en) * 2021-09-14 2023-03-16 International Business Machines Corporation Top via interconnects without barrier metal between via and above line
TWI825516B (zh) * 2021-11-30 2023-12-11 南亞科技股份有限公司 製造半導體裝置的方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
JP2663902B2 (ja) * 1995-03-17 1997-10-15 日本電気株式会社 微細トレンチの埋め込み方法、微細電極の製造方法、微細ホールの埋め込み方法、及び微細金属配線の製造方法
KR100189967B1 (ko) * 1995-07-20 1999-06-01 윤종용 반도체장치의 다층배선 형성방법
US5976970A (en) * 1996-03-29 1999-11-02 International Business Machines Corporation Method of making and laterally filling key hole structure for ultra fine pitch conductor lines
JP3399786B2 (ja) * 1996-06-04 2003-04-21 シーメンス アクチエンゲゼルシヤフト 原動機付き車両内の回路装置
US5695810A (en) * 1996-11-20 1997-12-09 Cornell Research Foundation, Inc. Use of cobalt tungsten phosphide as a barrier material for copper metallization
US5930669A (en) * 1997-04-03 1999-07-27 International Business Machines Corporation Continuous highly conductive metal wiring structures and method for fabricating the same
US6140226A (en) * 1998-01-16 2000-10-31 International Business Machines Corporation Dual damascene processing for semiconductor chip interconnects
US6211084B1 (en) * 1998-07-09 2001-04-03 Advanced Micro Devices, Inc. Method of forming reliable copper interconnects
JP2000049116A (ja) * 1998-07-30 2000-02-18 Toshiba Corp 半導体装置及びその製造方法
US6333560B1 (en) * 1999-01-14 2001-12-25 International Business Machines Corporation Process and structure for an interlock and high performance multilevel structures for chip interconnects and packaging technologies
US6342733B1 (en) * 1999-07-27 2002-01-29 International Business Machines Corporation Reduced electromigration and stressed induced migration of Cu wires by surface coating
US6197681B1 (en) * 1999-12-31 2001-03-06 United Microelectronics Corp. Forming copper interconnects in dielectric materials with low constant dielectrics
US6482733B2 (en) * 2000-05-15 2002-11-19 Asm Microchemistry Oy Protective layers prior to alternating layer deposition
CN1447981B (zh) * 2000-08-21 2013-08-07 陶氏环球技术公司 微电子装置制造中用于有机聚合物电介质的硬面层的有机硅酸盐树脂
US6461963B1 (en) * 2000-08-30 2002-10-08 Micron Technology, Inc. Utilization of disappearing silicon hard mask for fabrication of semiconductor structures
TW471107B (en) * 2000-11-27 2002-01-01 Nanya Technology Corp Dual damascene manufacturing method of porous low-k dielectric material
US6674170B1 (en) * 2000-12-18 2004-01-06 Advanced Micro Devices, Inc. Barrier metal oxide interconnect cap in integrated circuits
US6624066B2 (en) * 2001-02-14 2003-09-23 Texas Instruments Incorporated Reliable interconnects with low via/contact resistance
US6486059B2 (en) * 2001-04-19 2002-11-26 Silicon Intergrated Systems Corp. Dual damascene process using an oxide liner for a dielectric barrier layer
US6696222B2 (en) * 2001-07-24 2004-02-24 Silicon Integrated Systems Corp. Dual damascene process using metal hard mask
JP3648480B2 (ja) * 2001-12-26 2005-05-18 株式会社東芝 半導体装置およびその製造方法
JP3812891B2 (ja) * 2002-01-30 2006-08-23 株式会社荏原製作所 配線形成方法
JP2004128239A (ja) * 2002-10-03 2004-04-22 Renesas Technology Corp スタティック型半導体記憶装置
US7023093B2 (en) * 2002-10-24 2006-04-04 International Business Machines Corporation Very low effective dielectric constant interconnect Structures and methods for fabricating the same
US6706625B1 (en) * 2002-12-06 2004-03-16 Chartered Semiconductor Manufacturing Ltd. Copper recess formation using chemical process for fabricating barrier cap for lines and vias
US6975032B2 (en) 2002-12-16 2005-12-13 International Business Machines Corporation Copper recess process with application to selective capping and electroless plating
US6784105B1 (en) * 2003-04-09 2004-08-31 Infineon Technologies North America Corp. Simultaneous native oxide removal and metal neutral deposition method
JP4057972B2 (ja) * 2003-07-25 2008-03-05 富士通株式会社 半導体装置の製造方法
US7094669B2 (en) * 2004-08-03 2006-08-22 Chartered Semiconductor Manufacturing Ltd Structure and method of liner air gap formation
US7332428B2 (en) * 2005-02-28 2008-02-19 Infineon Technologies Ag Metal interconnect structure and method
US20060205204A1 (en) * 2005-03-14 2006-09-14 Michael Beck Method of making a semiconductor interconnect with a metal cap

Also Published As

Publication number Publication date
US20080246151A1 (en) 2008-10-09
CN101390203B (zh) 2012-03-21
EP1869700A2 (en) 2007-12-26
US20060234497A1 (en) 2006-10-19
WO2006113186A3 (en) 2008-07-24
US7335588B2 (en) 2008-02-26
US7598616B2 (en) 2009-10-06
US20080014744A1 (en) 2008-01-17
EP1869700A4 (en) 2010-12-15
TW200636917A (en) 2006-10-16
JP2008537337A (ja) 2008-09-11
WO2006113186A2 (en) 2006-10-26
ATE535013T1 (de) 2011-12-15
US7528493B2 (en) 2009-05-05
TWI389252B (zh) 2013-03-11
EP1869700B1 (en) 2011-11-23
US20080006944A1 (en) 2008-01-10
CN101390203A (zh) 2009-03-18
US7563710B2 (en) 2009-07-21

Similar Documents

Publication Publication Date Title
JP5089575B2 (ja) 相互接続構造体及びその製造方法
JP5255292B2 (ja) ２層金属キャップを有する相互接続構造体及びその製造方法
US7550822B2 (en) Dual-damascene metal wiring patterns for integrated circuit devices
US6528884B1 (en) Conformal atomic liner layer in an integrated circuit interconnect
US8753979B2 (en) Hybrid interconnect structure for performance improvement and reliability enhancement
US9165883B2 (en) Interconnection structure for an integrated circuit
US7514354B2 (en) Methods for forming damascene wiring structures having line and plug conductors formed from different materials
US7867895B2 (en) Method of fabricating improved interconnect structure with a via gouging feature absent profile damage to the interconnect dielectric
JP2011511469A (ja) 高い漏れ抵抗を有する相互接続構造体
JP2011014904A (ja) ビアがガウジングされた相互接続構造体及びその製造方法
JP5285612B2 (ja) 半導体デバイスおよび相互接続構造体の形成方法
US20030124838A1 (en) Method of forming cooper damascene interconnect
KR100784105B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081222

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090123

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100901

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120417

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120713

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120821

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120911

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150921

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5089575

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150