KR20110089731A - 배선 랜더를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

배선 랜더를 포함하는 반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20110089731A
KR20110089731A KR1020100009254A KR20100009254A KR20110089731A KR 20110089731 A KR20110089731 A KR 20110089731A KR 1020100009254 A KR1020100009254 A KR 1020100009254A KR 20100009254 A KR20100009254 A KR 20100009254A KR 20110089731 A KR20110089731 A KR 20110089731A
Authority
KR
South Korea
Prior art keywords
wiring
layer
insulating layer
via plug
semiconductor device
Prior art date
Application number
KR1020100009254A
Other languages
English (en)
Inventor
박상훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100009254A priority Critical patent/KR20110089731A/ko
Priority to US12/980,729 priority patent/US20110187004A1/en
Priority to CN2011100266567A priority patent/CN102157495A/zh
Publication of KR20110089731A publication Critical patent/KR20110089731A/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B44—DECORATIVE ARTS
    • B44C—PRODUCING DECORATIVE EFFECTS; MOSAICS; TARSIA WORK; PAPERHANGING
    • B44C5/00—Processes for producing special ornamental bodies
    • B44C5/06—Natural ornaments; Imitations thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B44—DECORATIVE ARTS
    • B44C—PRODUCING DECORATIVE EFFECTS; MOSAICS; TARSIA WORK; PAPERHANGING
    • B44C3/00—Processes, not specifically provided for elsewhere, for producing ornamental structures
    • B44C3/04—Modelling plastic materials, e.g. clay
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B44—DECORATIVE ARTS
    • B44C—PRODUCING DECORATIVE EFFECTS; MOSAICS; TARSIA WORK; PAPERHANGING
    • B44C5/00—Processes for producing special ornamental bodies
    • B44C5/02—Mountings for pictures; Mountings of horns on plates
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F01—MACHINES OR ENGINES IN GENERAL; ENGINE PLANTS IN GENERAL; STEAM ENGINES
    • F01N—GAS-FLOW SILENCERS OR EXHAUST APPARATUS FOR MACHINES OR ENGINES IN GENERAL; GAS-FLOW SILENCERS OR EXHAUST APPARATUS FOR INTERNAL COMBUSTION ENGINES
    • F01N2370/00—Selection of materials for exhaust purification
    • F01N2370/40—Activated carbon or charcoal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

배선의 아래에 형성된 랜더를 포함하는 반도체 소자가 제공된다. 본 발명의 기술적 사상에 의한 반도체 소자는 하부층, 상기 하부층 상에 형성된 층간 절연층, 상기 층간 절연층을 수직으로 관통하며 상기 하부층과 연결된 비아 플러그, 상기 층간 절연층 상에 형성된 배선 절연층, 상기 배선 절연층 내에 형성된 제1 전도성 배선, 및 상기 비아 플러그와 상기 제1 전도성 배선의 사이에서 상기 비아 플러그와 상기 제1 전도성 배선을 연결하고, 상기 비아 플러그의 단면적보다 큰 단면적을 갖는 배선 랜더를 포함한다.

Description

배선 랜더를 포함하는 반도체 소자 및 그 제조 방법{Semiconductor Device Including an Interconnection Lander and Method of Fabricating the Same}
본 발명은 배선 랜더를 포함하는 반도체 소자, 반도체 소자를 포함하는 반도체 모듈, 반도체 소자 또는 반도체 모듈을 포함하는 전자 회로 기판 및 전자 시스템과 배선 랜더를 포함하는 반도체 소자를 제조하는 방법에 관한 것이다.
고집적화된 반도체 소자 및 다양한 기능을 가진 엠베디드 반도체 소자가 차세대 반도체 소자로 개발되고 있다. 이러한 차세대 반도체 소자들은 고집적화 되면서 점점 수직 높이가 상승하고 있다.
본 발명이 해결하고자 하는 과제는, 배선 랜더를 포함하는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 배선 랜더를 포함하는 반도체 소자를 포함하는 반도체 모듈을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 배선 랜더를 포함하는 반도체 소자 또는 반도체 모듈을 포함하는 전자 회로 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 배선 랜더를 포함하는 반도체 소자 또는 반도체 모듈을 포함하는 전자 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 배선 랜더를 포함하는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 의한 반도체 소자는, 하부층, 상기 하부층 상에 형성된 층간 절연층, 상기 층간 절연층을 수직으로 관통하며 상기 하부층과 연결된 비아 플러그, 상기 층간 절연층 상에 형성된 배선 절연층, 상기 배선 절연층 내에 형성된 제1 전도성 배선, 및 상기 비아 플러그와 상기 제1 전도성 배선의 사이에서 상기 비아 플러그와 상기 제1 전도성 배선을 연결하고, 상기 비아 플러그의 단면적보다 큰 단면적을 갖는 배선 랜더를 포함한다.
본 발명의 기술적 사상에 의한 반도체 모듈은, 모듈 기판, 상기 모듈 기판 상에 배치된 복수개의 반도체 소자들, 상기 모듈 기판의 한 모서리에 나란히 형성되고 상기 반도체 소자들과 전기적으로 각각 연결되는 모듈 접촉 단자들을 포함하고, 상기 반도체 소자는, 하부층, 상기 하부층 상에 형성된 층간 절연층, 상기 층간 절연층을 수직으로 관통하며 상기 하부층과 연결된 비아 플러그, 상기 층간 절연층 상에 형성된 배선 절연층, 상기 배선 절연층 내에 형성된 제1 전도성 배선, 및 상기 비아 플러그와 상기 제1 전도성 배선의 사이에서 상기 비아 플러그와 상기 제1 전도성 배선을 연결하고, 상기 비아 플러그의 단면적보다 큰 단면적을 갖는 배선 랜더를 포함한다.
본 발명의 기술적 사상에 의한 전자 회로 기판은, 회로 기판, 상기 회로 기판 상에 배치된 마이크로프로세서, 상기 마이크로프로세서와 통신하는 주 기억회로 및 부 기억회로, 상기 마이크로프로세서로 명령을 보내는 입력 신호 처리 회로, 상기 마이크로프로세서로부터 명령을 받는 출력 신호 처리 회로 및 다른 회로 기판들과 전기 신호를 주고 받는 통신 신호 처리 회로를 포함하고, 상기 마이크로 프로세서, 상기 주 기억회로, 상기 입력 신호 처리 회로, 및 상기 출력 신호 처리 회로들 중의 어느 하나는 반도체 소자를 포함하고, 상기 반도체 소자는, 하부층, 상기 하부층 상에 형성된 층간 절연층, 상기 층간 절연층을 수직으로 관통하며 상기 하부층과 연결된 비아 플러그, 상기 층간 절연층 상에 형성된 배선 절연층, 상기 배선 절연층 내에 형성된 제1 전도성 배선, 및 상기 비아 플러그와 상기 제1 전도성 배선의 사이에서 상기 비아 플러그와 상기 제1 전도성 배선을 연결하고, 상기 비아 플러그의 단면적보다 큰 단면적을 갖는 배선 랜더를 포함한다.
본 발명의 기술적 사상에 의한 전자 시스템은, 제어부, 입력부, 출력부 및 저장부를 포함하고, 상기 제어부, 입력부, 출력부 및 저장부들 중에 어느 하나는 반도체 소자를 포함하고, 상기 반도체 소자는, 하부층, 상기 하부층 상에 형성된 층간 절연층, 상기 층간 절연층을 수직으로 관통하며 상기 하부층과 연결된 비아 플러그, 상기 층간 절연층 상에 형성된 배선 절연층, 상기 배선 절연층 내에 형성된 제1 전도성 배선, 및 상기 비아 플러그와 상기 제1 전도성 배선의 사이에서 상기 비아 플러그와 상기 제1 전도성 배선을 연결하고, 상기 비아 플러그의 단면적보다 큰 단면적을 갖는 배선 랜더를 포함한다.
본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법은, 하부층을 형성하고, 상기 하부층 상에 층간 절연층을 형성하고, 상기 층간 절연층을 수직으로 관통하며 상기 하부층과 연결되는 비아 플러그를 형성하고, 상기 층간 절연층 및 상기 비아 플러그 상에 배선 절연층을 형성하고, 상기 배선 절연층에 상기 배선 절연층의 상부 표면 보다 낮은 바닥면을 갖는 제1 리세스를 형성하고, 상기 배선 절연층에 트렌치를 형성하되, 동시에 상기 제1 리세스가 더욱 리세스된 제2 리세스를 형성하고, 및 상기 제2 리세스 및 상기 트렌치 내에 전도성 물질을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의한 반도체 소자는 각 영역들 및/또는 각 구성 요소들의 높이 차이가 존재하는 경우에도, 비아 플러그와 배선의 물리적 및/또는 전기적 연결이 안정적이므로, 반도체 소자의 제조 공정이 수월해지고, 수율이 높아지며, 생산성이 상승하고, 제조 원가가 낮아지며, 반도체 소자의 성능이 우수해진다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 간략화된 레이 아웃이고, 도 1b는 도 1a의 Ⅰ-Ⅰ′ 및 Ⅱ-Ⅱ′방향의 종단면도들이다.
도 2a는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자의 간략화된 레이 아웃이고, 도 2b는 도 2a의 Ⅲ-Ⅲ′ 및 Ⅳ-Ⅳ′방향의 종단면도들이다.
도 3a는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 소자의 간략화된 레이 아웃이고, 도 3b의 (a), (b) 및 (c)는 각각 도 3a의 V-Ⅴ′, Ⅵ-Ⅵ′ 및 Ⅶ-Ⅶ′방향의 종단면도들이다.
도 4a는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 소자의 간략화된 레이 아웃이고, 도 4b의 (a), (b) 및 (c)는 각각 도 4a의 Ⅷ-Ⅷ′, Ⅸ-Ⅸ′ 및 Ⅹ-Ⅹ′ 방향의 종단면도들이다.
도 5 내지 도 12는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하기 위한 도면들이다. 구체적으로, 도 1b의 두 단면도들을 참조하여 이해될 수 있다.
도 13a는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 반도체 모듈을 개략적으로 도시한 도면이다.
도 13b는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다.
도 13c는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈을 포함하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
본 명세서에서, 배선(interconnection)은 수평 방향으로 연장되는 모양을 가진 전도성 구조물로서, 기하학적으로 수직 두께나 제1 수평 방향의 폭보다 제2 수평 방향의 길이가 다른 수치에 비해 매우 큰 모양의 패턴을 의미한다. 비아 플러그라 함은 수직 방향으로 연장되는 모양을 가진 전도성 구조물로서, 기하학적으로 기둥 모양을 의미한다. 본 명세서에서, 랜더라 함은 수평 방향의 폭들 또는 지름이 수직 방향의 두께보다 큰 모양의 판형 또는 패드형 부 구조물이 주 구조물의 하부에 아래 방향으로 돌출된 모양을 의미할 수 있다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 간략화된 레이 아웃이고, 도 1b는 도 1a의 Ⅰ-Ⅰ′ 및 Ⅱ-Ⅱ′방향의 종단면도들이다. 도 1a 및 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100)는, 하부층(110), 상기 하부층(110) 상에 형성된 층간 절연층(120), 상기 층간 절연층(120) 상에 형성된 배선 절연층(150), 상기 층간 절연층(120)을 수직으로 관통하며 상기 하부층(110)과 연결되는 비아 플러그(130), 상기 배선 절연층(150) 내에 형성된 제1 배선(180ia) 및 제2 배선(180ib), 상기 제2 배선(180ib)과 상기 비아 플러그(130)의 사이에 형성된 배선 랜더(180p)를 포함한다. 상기 층간 절연층(120)과 상기 배선 절연층(150)의 사이에는 캡핑층(140)이 더 형성될 수 있다. 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여, 상기 비아 플러그(130)를 포함하지 않는 영역(A)과 상기 비아 플러그(130)를 포함하는 영역(B)으로 구분하여 설명된다.
상기 하부층(110)은 본 실시예의 기술적 사상에서, 반도체 기판 또는 전도성 배선으로 이해될 수 있다. 즉, 상기 하부층(110)은 전도성 물질 또는 전도성 영역의 일부인 것으로 이해될 수 있다. 상기 층간 절연층(120)은 실리콘 산화물을 포함하는 물질로 형성될 수 있다. 상기 캡핑층(140)은 상기 층간 절연층(120)보다 경도가 높은(dense) 물질로 형성될 수 있다. 상기 캡핑층(140)은 상기 층간 절연층(120)의 유동성을 보완해줄 수 있다. 상기 캡핑층(140)은 상기 층간 절연층(120)과 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 캡핑층(130)은 실리콘 질화물을 포함하는 물질로 형성될 수 있다. 상기 캡핑층(140)은 생략될 수 있다.
상기 비아 플러그(130)는 상기 하부층(110)과 전기적 및/또는 물리적으로 연결될 수 있다. 상기 비아 플러그(130)는 금속 등과 같은 전도성 물질로 형성될 수 있고, 수직 방향으로 전기적 신호를 전달할 수 있다.
상기 제1 및 제2 배선들(180ia, 180ib)은 수평 방향으로 길게 연장된 모양으로 형성되며, 수평 방향으로 전기적 신호를 전달할 수 있다. 상기 제1 및 제2 배선들(180ia, 180ib)도 금속과 같은 전도성 물질로 형성될 수 있다.
상기 배선 랜더(180p)는 상기 비아 플러그(130)와 상기 제2 배선(180ib)을 물리적 및/또는 전기적으로 연결할 수 있다. 상기 배선 랜더(180p)는 상기 비아 플러그(130)와 수직으로 정렬될 수 있다. 상기 배선 랜더(180p)는 상기 제2 배선(180ib)의 하부 표면 밑(beneath) 직접적으로 형성될 수 있다. 또한, 상기 배선 랜더(180p)는 상기 제2 배선(180ib)과 일체형으로 형성될 수 있다. 상기 배선 랜더(180p)는 평면도에서 사각형(rectangle), 스퀘어(square), 바(bar), 다각형, 원 또는 타원형 모양일 수 있다. 도 1a 및 1b 로부터 보여지고 예상할 수 있듯이, 상기 배선 랜더(180p)의 횡단면적은 상기 비아 플러그(130)의 횡단면적보다 크게 형성될 수 있다.
확산 장벽층(190)이 상기 비아 플러그(130)과 상기 배선 랜더(180p) 사이에 컨포멀하게 형성될 수 있다. 상기 확산 장벽층(190)은 상기 배선 랜더(180p)와 상기 배선 절연층(150)의 사이에도 컨포멀하게 형성될 수 있다. 또한, 상기 확산 장벽층(190)은 상기 배선들(180ia, 180ib)과 상기 배선 절연층(150)의 사이에도 컨포멀하게 형성될 수 있다. 상기 배선 랜더(180p)와 상기 제2 배선(180ib)은 동일한 물질로 일체형으로 형성될 수 있다. 상기 비아 플러그(130)는 상기 배선 랜더(180p)와 분리된 구성 요소로 형성될 수 있다.
도 2a는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자의 간략화된 레이 아웃이고, 도 2b는 도 2a의 Ⅲ-Ⅲ′ 및 Ⅳ-Ⅳ′방향의 종단면도들이다. 도 2a 및 2b를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자(200)는, 고단차 영역(C)과 저단차 영역(D)을 포함하고, 상기 고단차 영역(C) 및 상기 저단차 영역(C)은 각각 하부층(210), 상기 하부층(210) 상에 형성된 층간 절연층(220), 상기 층간 절연층(220) 상에 형성된 배선 절연층(250), 상기 층간 절연층(220)을 수직으로 관통하며 상기 하부층(210)과 연결되는 비아 플러그들(230c, 230d), 상기 배선 절연층(250) 내에 형성된 배선들(280i, 280ic, 280id), 상기 배선들(280i, 280ic, 280id) 중 하나와 상기 비아 플러그(230)의 사이에 형성된 배선 랜더들(280pc, 280pd)를 포함한다. 상기 층간 절연층(220)과 상기 배선 절연층(250)의 사이에는 캡핑층(240)이 더 형성될 수 있다.
본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여, 고단차 영역(C)과 저단차 영역(D)으로 구분하여 설명된다. 상기 고단차 영역(C)은 상기 층간 절연층(220) 내에 상대적으로 높이가 높은 제1 구조물(290c)을 포함하고, 상기 저단차 영역(D)은 상기 층간 절연층(220) 내에 상대적으로 높이가 낮은 제2 구조물(290d)을 포함할 수 있다. 예를 들어, 플래시 메모리 반도체 칩과 로직 반도체 칩이 병합(merge)된 플래시-로직 엠베디드 반도체 칩일 경우, 상기 제1 구조물(290c)은 플래시 메모리 반도체 칩 영역에 형성된 셀 트랜지스터일 수 있다. 상기 셀 트랜지스터는 스트링 내에 포함된 셀 트랜지스터뿐만 아니라 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터를 포함한다. 이 경우, 상기 제1 구조물(290c)은 터널링 절연층(291c), 플로팅 게이트(293c), 게이트간 절연층(295c, inter-gate insulating layer), 컨트롤 게이트(297c) 및 스페이서(299c)를 포함하는 트랜지스터 구조로 형성될 수 있다. 상기 제2 구조물(290d)은 로직 반도체 칩 영역에 형성된 로직 트랜지스터일 수 있다. 이 경우, 상기 제2 구조물(290d)은 게이트 절연층(291d), 게이트 전극(297d) 및 스페이서(299d)을 포함하는 트랜지스터 구조로 형성될 수 있다. 또는, 디램 반도체 칩과 로직 반도체 칩이 병합된 디램-로직 엠베디드 반도체 칩일 경우, 상기 제1 구조물(290c)은 디램 반도체 소자의 셀 영역에 형성된 워드 라인, 스토리지 비아 플러그 또는 셀 커패시터일 수 있다. 상기 제2 구조물(290d)은 로직 반도체 칩 영역에 형성된 로직 트랜지스터일 수 있다. 이와는 다르게, 상기 제1 구조물(290c)과 상기 제2 구조물(290d)은 동일 반도체 칩 영역에 형성될 수 있다. 예를 들어, 상기 제1 구조물(290c)은 셀 영역에 형성될 수 있고, 상기 제2 구조물(290d)은 로직 영역에 형성될 수 있다.
상기 하부층(210)은 본 실시예의 기술적 사상에서, 반도체 기판 또는 전도성 배선으로 이해될 수 있다. 즉, 상기 하부층(210)은 전도성 물질 또는 전도성 영역의 일부인 것으로 이해될 수 있다. 상기 층간 절연층(220)은 실리콘 산화물을 포함하는 물질로 형성될 수 있다. 상기 캡핑층(240)은 상기 층간 절연층(220)보다 경도가 높은(dense) 물질로 형성될 수 있다. 상기 캡핑층(240)은 상기 층간 절연층(220)의 유동성을 보완해줄 수 있다. 상기 캡핑층(240)은 상기 층간 절연층(220)과 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 캡핑층(230)은 실리콘 질화물을 포함하는 물질로 형성될 수 있다. 상기 캡핑층(240)은 생략될 수 있다. 상기 캡핑층(240)이 생략될 경우, 상기 층간 절연층(220)과 상기 배선 절연층(250)의 경계면은 가상적으로 존재할 수 있다. 즉, 상기 층간 절연층(220)과 상기 배선 절연층(250)의 경계면은 식별되지 않거나 식별이 곤란할 수 있다.
상기 비아 플러그들(230c, 203d)은 상기 하부층(210)과 전기적 및/또는 물리적으로 연결될 수 있다. 상기 비아 플러그들(230a, 230b)은 금속 등과 같은 전도성 물질로 형성될 수 있고, 수직 방향으로 전기적 신호를 전달할 수 있다.
상기 배선들(280i, 280ic, 280id)은 수평 방향으로 길게 연장된 모양으로 형성되며, 수평 방향으로 전기적 신호를 전달할 수 있다. 상기 배선들(280i, 280ic, 280id)도 금속과 같은 전도성 물질로 형성될 수 있다.
상기 배선 랜더들(280pc, 280pd)은 상기 비아 플러그들(230c, 230d)과 상기 배선들(280ic, 280id) 중 어느 하나를 물리적 또는 전기적으로 연결할 수 있다. 상기 배선 랜더들(280pc, 280pd)은 상기 비아 플러그들(230c, 230d)과 수직으로 정렬될 수 있다. 즉, 상기 비아 플러그들(230c, 230d) 상에만 형성될 수 있다. 상기 배선 랜더들(280pc, 280pd)의 횡단면적은 상기 비아 플러그들(230c, 230d)의 횡단면적보다 크게 형성될 수 있다.
확산 장벽층(290)이 상기 비아 플러그들(230c, 230d)과 상기 배선 랜더들(280pc, 280pd) 사이에 형성될 수 있다. 상기 확산 장벽층(290)은 상기 배선 랜더들(280pc, 280pd)과 상기 배선 절연층(250)의 사이에도 컨포멀하게 형성될 수 있다. 또한, 상기 확산 장벽층(290)은 상기 배선들(280i, 280ic, 280id)과 상기 배선 절연층(250)의 사이에도 컨포멀하게 형성될 수 있다. 상기 배선 랜더들(280pc, 280pd)와 상기 배선들(280ic, 280id)은 동일한 물질로 일체형으로 형성될 수 있다. 상기 비아 플러그들(230c, 230d)은 상기 배선 랜더들(280pc, 280pd)와 분리된 구성 요소로 형성될 수 있다.
도 3a는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 소자의 간략화된 레이 아웃이고, 도 3b의 (a), (b) 및 (c)는 각각 도 3a의 V-Ⅴ′, Ⅵ-Ⅵ′ 및 Ⅶ-Ⅶ′방향의 종단면도들이다. 도 3a 및 3b를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 소자(300)는 제1 영역(E)과 제2 영역(F)을 포함하고, 상기 제1 영역(E) 및 상기 제2 영역(F)은 각각 동일한 높이를 가진 제1 비아 플러그(330e) 및 제2 비아 플러그(330f)를 포함하고, 서로 다른 하부 표면 높이를 갖는 제1 배선(380ie) 및 제2 배선(380if)를 포함하고, 상기 제1 비아 플러그(330e)와 상기 제1 배선(380ie) 사이에 형성된 배선 랜더(380pe)를 포함한다. 상기 제1 배선(380ie) 및 상기 제2 배선(380if)은 서로 다른 표면 높이를 가질 수도 있다. 다른 구성 요소들은 도 1a 내지 2b 및 그 설명들을 참조하여 이해될 수 있다. 확산 장벽층(390)이 상기 제1 비아 플러그(330e)와 상기 배선 랜더(380pe)의 사이에 형성될 수 있다. 상기 확산 장벽층(390)은 상기 배선 랜더(380pe)와 주위의 절연층의 사이에도 컨포멀하게 형성될 수 있다. 또한, 상기 확산 장벽층(390)은 상기 배선들(380ie, 380if)과 주위의 절연층의 사이에도 컨포멀하게 형성될 수 있다. 상기 배선 랜더(380pe)와 상기 제1 배선(380ie)은 동일한 물질로 일체형으로 형성될 수 있다. 상기 제1 비아 플러그(330e)는 상기 배선 랜더(380pe)와 분리된 구성 요소로 형성될 수 있다.
도 4a는 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 소자의 간략화된 레이 아웃이고, 도 4b의 (a), (b) 및 (c)는 각각 도 4a의 Ⅷ-Ⅷ′, Ⅸ-Ⅸ′ 및 Ⅹ-Ⅹ′ 방향의 종단면도들이다. 도 4a 및 4b를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 소자(400)는 제1 영역(G)과 제2 영역(H)를 포함하고, 상기 제1 영역(G)은 및 제2 영역(H)은 각각 서로 다른 높이를 갖는 제1 비아 플러그(430g) 및 제2 비아 플러그(430h)를 포함하고, 서로 같은 상부 표면 높이를 갖는 제1 배선(480ig) 및 제2 배선(480ih)을 포함하고, 상기 제1 비아 플러그(430g)와 상기 제1 배선(480ig) 사이에 형성된 배선 랜더(480pg)를 포함한다. 상기 제1 비아 플러그(430g)는 상기 제2 비아 플러그(430h)보다 낮은 높이로 형성될 수 있다. 상기 제1 배선(480ig)과 상기 제2 배선(480ih)은 동일한 상부 표면 높이 및/또는 동일한 하부 표면 높이를 가질 수 있다. 다른 구성 요소들은 도 1a 내지 2b 및 그 설명들을 참조하여 이해될 수 있다. 확산 장벽층(490)이 상기 제1 비아 플러그(430g)와 상기 배선 랜더(480pg)의 사이에 형성될 수 있다. 상기 확산 장벽층(490)은 상기 배선 랜더(480pg)와 상기 주위의 절연층의 사이에도 컨포멀하게 형성될 수 있다. 또한, 상기 확산 장벽층(490)은 상기 배선들(480ig, 480ih)과 주위의 절연층의 사이에도 컨포멀하게 형성될 수 있다. 상기 배선 랜더(480pg)와 상기 제1 배선(480ig)은 동일한 물질로 일체형으로 형성될 수 있다. 상기 제1 비아 플러그(430g)는 상기 배선 랜더(480pg)와 분리된 구성 요소로 형성될 수 있다.
이상에서 설명된 본 발명의 기술적 사상에 의한 실시예들에 있어서, 상기 구조물들이 형성된 모양은 본 도면과 다르게 보일 수 있다. 각 구성 요소들의 규격, 정렬도, 및/또는 공정 조건 등에 의해 다른 모양으로 형성될 수 있다. 그러나 이러한 모양의 차이들이 본 발명의 기술적 사상의 범주를 벗어나지 못한다. 이것은 본 발명의 기술적 사상에 의한 반도체 제조 방법에 대한 설명에서 더 자세하게 설명될 것이다.
도 5 내지 도 12는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하기 위한 도면들이다. 구체적으로, 도 1b의 두 단면도들을 참조하여 이해될 수 있다. 도 5를 참조하면, 하부층(110) 상에 층간 절연층(120)이 형성되고, 상기 층간 절연층(120)을 수직으로 관통하며 상기 하부층(110)과 접촉하는 비아 플러그(130)가 형성된다. 상기 하부층(110)은 반도체 소자 내에서 임의의 전도성을 가진 구조물일 수 있다. 예를 들어, 소스 또는 드레인 영역 같은 불순물 이온이 주입된 반도체 기판일 수도 있고, 수평 또는 수직 방향으로 전기적 신호를 전달하는 전도성 배선 또는 비아 플러그일 수도 있으며, 컨택 패드일 수도 있다. 본 명세서에서는 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여, 상기 하부층(110)이 반도체 기판인 것으로 가정하여 설명된다.
상기 층간 절연층(120)은 실리케이트 계열의 실리콘 산화막일 수 있다. 예를 들어, BPSG, BSG, PSG, USG, TEOS, HDP (high density plasma) 산화물 또는 알려진 다양한 실리콘 산화물을 포함하는 절연물로 형성될 수 있다. 상기 층간 절연층(120)은 CVD(chemical vapor deposition) 방법으로 형성될 수 있으나, 경우에 따라 코팅 방법으로 형성될 수도 있다. 상기 층간 절연층(120)을 형성할 때, 열적 부담을 줄이기 위하여 400℃이하의 온도에서 형성되는 저온 산화물(LTO, low temperature oxide) 형성 공정 또는 600℃ 이하의 온도에서 형성되는 중온 산화물(MTO, middle temperature oxide)로 형성될 수 있다. 상기 층간 절연층(120)은 다층으로 형성될 수도 있다. 상기 층간 절연층(120) 내에 다양한 구조물들(도 2a 및 2b와 그 설명들 참조)이 형성될 경우, 상기 층간 절연층(120)은 여러 번의 공정을 거쳐 형성될 수 있다. 예를 들어, 하나의 절연물이 여러 번의 공정을 통해 형성될 수도 있고, 상기 층간 절연층(120)의 하부는 실리케이트 절연물로 형성되고, 상부는 HDP 산화물로 형성될 수 있다. 부가하여, 다양한 절연물들이 복합적으로 적층됨으로써 형성될 수도 있다. 상기 비아 플러그(130)는 상기 층간 절연층(120)을 수직으로 관통하는 기둥 모양으로 형성될 수 있다. 상기 비아 플러그(130)는 실리콘, 실리사이드, 금속, 또는 금속 화합물이 단일 또는 복합적으로 결합되어 형성될 수 있다. 예를 들어, 전도성 실리콘으로 형성되거나, 텅스텐, 코발트, 니켈, 구리, 또는 기타 금속을 포함하는 실리사이드로 형성되거나, WN, TiN 등과 같은 금속 화합물로 형성되거나, 금속만으로 형성될 수 있다. 이 경우, 상기 비아 플러그(130)와 상기 하부층(110)과의 계면 및/또는 상기 비아 플러그(130)와 상기 층간 절연층(120)의 계면에 확산 장벽층이 더 형성될 수 있다. 상기 확산 장벽층은 Ti/TiN 등으로 형성될 수 있으며, 도면이 복잡해지는 것을 방지하기 위하여 도시되지 않았다. 상기 비아 플러그(130)의 상부 표면과 상기 층간 절연층(120)의 상부 표면이 동일할 수 있다. 이것은 CMP 등의 평탄화 공정이 수행될 수 있다는 것을 의미한다.
도 6을 참조하면, 상기 층간 절연층(120) 및 비아 플러그(130)의 상부에 캡핑층(140), 배선 절연층(150), 하드 마스크층(160) 및 제1 마스크 패턴(170)이 순차적으로 형성될 수 있다. 상기 캡핑층(140)은 상기 층간 절연층(120) 및/또는 상기 배선 절연층(150)과 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 또는 실리콘 탄화질화물(SiCN)을 포함하는 물질로 형성될 수 있다. 상기 캡핑층(140)은 두껍게 형성될 필요가 없으며, 상기 층간 절연층(120) 및 상기 배선 절연층(150)과 비교하여, 상대적으로 얇은 두께로 형성될 수 있다. 경우에 따라, 상기 캡핑층(140)은 형성되지 않을 수도 있다. 상기 캡핑층(140)이 필요하지 않을 정도로 상기 층간 절연층(120)이 안정되게 형성되거나, 후에 수행될 상기 배선 절연층(150)을 패터닝 하는 공정이 안정될 경우, 상기 캡핑층(140)이 필요하지 않을 수도 있다. 본 설명에서는 상기 캡핑층(140)을 형성하는 것이 본 발명의 기술적 사상을 보다 이해하기 쉬울 것으로 판단되어 필수 구성 요소인 것처럼 설명되었을 뿐이다. 상기 배선 절연층(150)은 상기 층간 절연층(120)을 참조하여 이해될 수 있다. 즉, 실리콘 산화물을 포함할 수 있고, 단층 또는 다층으로 형성될 수 있다. 상기 배선 절연층(150)은 상기 캡핑층(140)보다 상대적으로 두껍게 형성될 수 있다. 상기 하드 마스크층(160)은 상기 배선 절연층(150)과 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 캡핑층(140)을 형성하는 물질이 참조될 수 있다. 상기 하드 마스크층(160)은 후에 수행될 상기 배선 절연층(150) 패터닝 공정을 돕기 위하여 형성되는 것이다. 즉, 상기 배선 절연층(150)을 패터닝하기 위한 별도의 패터닝 마스크가 형성될 경우, 상기 하드 마스크층(160)은 필요하지 않을 수도 있다. 이것은 보다 구체적으로 후술될 것이다. 상기 제1 마스크 패턴(170)은 상기 하드 마스크층(160)의 표면의 일부를 노출시키는 제1 마스크 트렌치(170ta) 및 제2 마스크 트렌치(170tb)를 포함한다. 상기 제1 마스크 트렌치(170ta) 및 상기 제2 마스크 트렌치(170tb)는 상기 배선들(180ia, 180ib)이 형성될 위치 및/또는 모양을 정의할 수 있다. 즉, 상기 제1 마스크 트렌치(170ta) 및 상기 제2 마스크 트렌치(170tb)는 평면도에서 트렌치 형상일 수 있다. 상기 트렌치 형상이라는 의미는 상기 제1 마스크 트렌치(170ta) 및 상기 제2 마스크 트렌치(170tb)가 1차원 적인 패턴 모양, 즉 라인 형태라는 의미이다. 상기 제1 마스크 패턴(170)은 포토레지스트 패턴일 수 있다.
도 7을 참조하면, 상기 제1 패터닝 마스크 패턴(170)을 패터닝 마스크로 상기 제1 마스크 트렌치(170ta) 및 상기 제2 마스크 트렌치(170tb)에 의해 각각 노출된 상기 하드 마스크층(160)의 일부를 제거하여 상기 배선 절연층(150)의 표면을 노출시키는 제1 하드 마스크 트렌치(160ta) 및 제2 하드 마스크 트렌치(160tb)가 형성된다. 이후, 상기 제1 마스크 패턴(170)이 제거된다.
도 8을 참조하면, 상기 하드 마스크층(160) 및 상기 노출된 배선 절연층(150) 상에 제2 마스크 패턴(175)이 형성된다. 상기 제2 마스크 패턴(175)은 상기 제2 하드 마스크 트렌치(160tb)의 일부와 정렬되는 리세스 홀(175h)을 포함한다. 또한, 상기 리세스 홀(175h)은 상기 비아 플러그(130)와 수직 방향으로 정렬될 수 있다. 상기 리세스 홀(175h)은 평면도에서 사각형(rectangle), 스퀘어(square), 바(bar), 다각형, 원 또는 타원형일 수 있다. 상기 제2 마스크 패턴(175)도 포토레지스트 패턴일 수 있다.
도 9를 참조하면, 상기 리세스 홀(175h)에 의해 노출된 상기 배선 절연층(150)이 식각되어 리세스(150r)가 형성된다. 상기 리세스(150r)는 상기 제2 마스크 패턴(175)을 식각 마스크로 하는 부분 식각 공정이 수행되어 형성될 수 있다. 부분 식각 공정은 식각 정지막과 같은 구성 요소를 필요로 하지 않고, 적절한 시간 동안 식각 공정이 수행되는 시간 식각 공정(timely etching process)을 의미할 수 있다. 상기 리세스(150r)는 평면도에서 상기 리세스 홀(175h)의 모양에 따라 형성될 수 있다.
도 10을 참조하면, 상기 제2 마스크 패턴(175)이 제거된다. 이에 의하여, 상기 하드 마스크층(160), 상기 배선 절연층(150)의 표면을 노출시키는 상기 제1 하드 마스크 트렌치 홀(160ta) 및 상기 리세스(150r)가 노출된다.
도 11을 참조하면, 상기 하드 마스크층(160)을 패터닝 마스크로 상기 배선 절연층(150)을 식각하여, 제1 배선 트렌치(150ta), 제2 배선 트렌치(150tb), 및 배선 랜더 리세스 홀(140r)이 형성된다. 상기 하드 마스크층(160)은 상기 배선 절연층(150)을 식각하는 공정에서 완전히 또는 대부분이 제거될 수 있다. 또, 제거되더라도 많은 양이 남아있을 수 있다. 어떠한 경우에라도, 결론적으로 상기 하드 마스크층(160)은 완전히 제거될 수 있다. 상기 배선 랜더 리세스 홀(140r)은 상기 캡핑층(140)을 부분적으로 제거하고 상기 층간 절연층(120)을 노출시킬 수 있다. 부가하여, 상기 배선 랜더 리세스 홀(140r)의 바닥면이 상기 비아 플러그(130)의 상부 표면 보다 낮게 형성될 수 있다. 이것은 상기 배선 랜더 리세스 홀(140r)을 형성하기 위한 식각 공정이 초과 수행될 수 있다는 것을 의미한다.
도 12를 참조하면, 상기 제1 배선 트렌치(150ta), 상기 제2 배선 트렌치(150tb), 및 상기 배선 랜더 리세스 홀(140r)을 포함하는 상기 배선 절연층(150) 상에 확산 장벽층(190) 및 전도성 배선 물질층(180)이 형성된다. 상기 확산 장벽층(190)은 Ti/TiN, Ta/TaN 등으로 형성될 수 있다. 상기 전도성 배선 물질층(180)으로 구리, 텅스텐, 알루미늄, 티타늄, 탄탈룸, 니켈 또는 기타 다양한 난반응성(refractory) 금속들이 이용될 수 있다. 상기 확산 장벽층(190)이 컨포멀하게 형성될 수 있고, 상기 확산 장벽층(190) 상에 씨드 금속층(미도시)이 형성될 수 있다. 상기 씨드 금속층은 상기 전도성 배선 물질층(180)이 도금 방법으로 형성되어야 할 경우에 도입될 수 있다. 이후, CMP 등의 평탄화 공정이 수행되어, 도 1a 및 1b에 예시된 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100)가 형성될 수 있다. 도 2a 내지 4b를 참조하여 설명된 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들을 제조하는 방법들은, 도 5 내지 도 12를 참조하는 설명들로부터 충분히 이해, 응용될 수 있을 것이다.
이상, 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자의 구조들을 구현하는 방법을 전체적으로 설명하였다. 본 설명으로부터 도 1 내지 도 5에 예시된 다양한 구조들이 모두 구현될 수 있다는 것은 본 발명이 속하는 기술 분야에 종사하는 기술자에게 충분히 이해될 수 있을 것이다.
이어서, 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 반도체 모듈, 전자 회로 기판, 및 전자 시스템이 설명된다. 도 13a는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 반도체 모듈을 개략적으로 도시한 도면이다. 도 13a를 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 반도체 소자가 실장된 반도체 모듈(500)은 모듈 기판(510), 상기 모듈 기판(510) 상에 배치된 복수 개의 반도체 소자들(520), 상기 모듈 기판(510)의 한 모서리(edge)에 나란히 형성되고 상기 반도체 소자들(520)과 전기적으로 각각 연결되는 모듈 접촉 단자들(530)을 포함한다. 상기 모듈 기판(510)은 인쇄 회로 기판(PCB, printed circuit board)일 수 있다. 상기 모듈 기판(510)이 양면이 모두 사용될 수 있다. 즉, 상기 모듈 기판(510)의 앞면 및 뒷면에 모두 상기 반도체 소자들(520)이 배치될 수 있다. 도 13a에는 상기 모듈 기판(510)의 앞면에 8개의 상기 반도체 소자들(520)이 배치된 것으로 보여지나, 이것은 예시적인 것이다. 또, 반도체 소자들을 컨트롤하기 위한 별도의 반도체 소자를 더 포함할 수 있다. 따라서, 도 13a에 도시된 반도체 소자들(520)의 수가 반드시 하나의 반도체 모듈(500)을 구성하기 위한 필수적인 모양은 아니다. 상기 반도체 소자들(520)은 적어도 하나가 본 발명의 기술적 사상의 반도체 소자의 구조를 포함할 수 있다. 상기 모듈 접촉 단자들(530)은 금속으로 형성될 수 있고, 내산화성을 가질 수 있다. 상기 모듈 접촉 단자들(530)은 상기 반도체 모듈(500)의 표준 규격에 따라 다양하게 설정될 수 있다. 그러므로, 도시된 모듈 접촉 단자들(530)의 개수는 특별한 의미를 갖지 않는다.
도 13b는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다. 도 13b를 참조하면, 본 발명의 기술적 사상에 의한 전자 회로 기판(600, electronic circuit board)은 회로 기판(610, circuit board) 상에 배치된 마이크로프로세서(620, microprocessor), 상기 마이크로프로세서(620)와 통신하는 주 기억 회로(630, main storage circuit) 및 부 기억 회로(640, supplementary storage circuit), 상기 마이크로프로세서(620)로 명령을 보내는 입력 신호 처리 회로(650, input signal processing circuit), 상기 마이크로프로세서(620)로부터 명령을 받는 출력 신호 처리 회로(660, output signal processing circuit) 및 다른 회로 기판들과 전기 신호를 주고 받는 통신 신호 처리 회로(670, communicating signal processing circuit)를 포함한다. 화살표들은 전기적 신호가 전달될 수 있는 경로를 의미하는 것으로 이해될 수 있다. 상기 마이크로프로세서(620)는 각종 전기 신호를 받아 처리 하고 처리 결과를 출력할 수 있으며, 상기 전자 회로 기판(610)의 다른 구성 요소들을 제어할 수 있다. 상기 마이크로프로세서(620)는 예를 들어, 중앙 처리 장치(CPU: central processing unit), 및/또는 주 제어 장치(MCU: main control unit) 등으로 이해될 수 있다. 상기 주 기억 회로(630)는 상기 마이크로프로세서(620)가 항상 또는 빈번하게 필요로 하는 데이터 또는 프로세싱 전후의 데이터를 임시로 저장할 수 있다. 상기 주 기억 회로(630)는 빠른 속의 응답이 필요하므로, 반도체 메모리로 구성될 수 있다. 보다 상세하게, 상기 주 기억 회로(630)는 캐시(cache)로 불리는 반도체 메모리일 수도 있고, SRAM(static random access memory), DRAM(dynamic random access memory), RRAM(resistive random access memory) 및 그 응용 반도체 메모리들, 예를 들어 Utilized RAM, Ferro-electric RAM, Fast cycle RAM, Phase changeable RAM, Magnetic RAM, 기타 다른 반도체 메모리로 구성될 수 있다. 부가하여, 상기 주 기억 회로는 휘발성/비휘발성과 관계가 없으며, 랜덤 억세스 메모리를 포함할 수 있다. 본 실시예에서, 상기 주 기억 회로(630)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(500)을 적어도 하나 이상 포함할 수 있다. 상기 부 기억 회로(640)는 대용량 기억 소자이고, 플래시 메모리 같은 비휘발성 반도체 메모리이거나 마그네틱 필드를 이용한 하드 디스크 드라이브일 수 있다. 또는 빛을 이용한 컴팩트 디스크 드라이브일 수 있다. 상기 부 기억 회로(640)는 상기 주 기억 회로(630)에 비하여, 빠른 속도를 원하지 않는 대신, 대용량의 데이터를 저장하고자 할 경우 사용될 수 있다. 상기 부 기억 회로(640)는 랜덤/비랜덤과 관계가 없으며, 비휘발성 기억 소자를 포함할 수 있다. 상기 부 기억 회로(640)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(500)을 적어도 하나 이상 포함할 수 있다. 상기 입력 신호 처리 회로(650)는 외부의 명령을 전기적 신호로 바꾸거나, 외부로부터 전달된 전기적 신호를 상기 마이크로프로세서(620)로 전달할 수 있다. 상기 외부로부터 전달된 명령 또는 전기적 신호는 동작 명령일 수도 있고, 처리해야 할 전기 신호일 수도 있고, 저장해야 할 데이터일 수도 있다. 상기 입력 신호 처리 회로(650)는 예를 들어 키보드, 마우스, 터치 패드, 이미지 인식장치 또는 다양한 센서들로부터 전송되어 온 신호를 처리하는 단말기 신호 처리 회로(terminal signal processing circuit), 스캐너 또는 카메라의 영상 신호 입력을 처리하는 영상 신호 처리 회로(image signal processing circuit) 또는 여러 가지 센서 또는 입력 신호 인터페이스 등일 수 있다. 상기 입력 신호 처리 회로(650)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(500)을 적어도 하나 이상 포함할 수 있다. 상기 출력 신호 처리 회로(660)는 상기 마이크로 프로세서(620)에서 처리된 전기 신호를 외부로 전송하기 위한 구성 요소일 수 있다. 예를 들어, 출력 신호 처리 회로(660)는 그래픽 카드, 이미지 프로세서, 광학 변환기, 빔 패널 카드, 또는 다양한 기능의 인터페이스 회로 등일 수 있다. 상기 출력 신호 처리 회로(660)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(500)을 적어도 하나 이상 포함할 수 있다. 상기 통신 회로(670)는 다른 전자 시스템 또는 다른 회로 기판과 전기적 신호를 상기 입력 신호 처리 회로(650) 또는 출력 신호 처리 회로(660)를 통하지 않고 직접적으로 주고 받기 위한 구성 요소이다. 예를 들어, 통신 회로(670)는 개인 컴퓨터 시스템의 모뎀, 랜 카드, 또는 다양한 인터페이스 회로 등일 수 있다. 상기 통신 회로(670)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(500)을 적어도 하나 이상 포함할 수 있다.
도 13c는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈을 포함하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다. 도 13c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(700)은, 제어부(710, control unit), 입력부(720, input unit), 출력부(730, output unit), 및 저장부(740, storage unit)를 포함하고, 통신부(750, communication unit) 및/또는 기타 동작부(760, operation unit)를 더 포함할 수 있다. 상기 제어부(710)는 상기 전자 시스템(700) 및 각 부분들을 총괄하여 제어할 수 있다. 상기 제어부(710)는 중앙 처리부 또는 중앙 제어부로 이해될 수 있으며, 본 발명의 기술적 사상에 의한 상기 전자 회로 기판(600)을 포함할 수 있다. 또, 상기 제어부(710)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(500)을 적어도 하나 이상 포함할 수 있다. 상기 입력부(720)는 상기 제어부(710)로 전기적 명령 신호를 보낼 수 있다. 상기 입력부(720)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 상기 입력부(720)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(500)을 적어도 하나 이상 포함할 수 있다. 상기 출력부(730)는 상기 제어부(710)로부터 전기적 명령 신호를 받아 상기 전자 시스템(700)이 처리한 결과를 출력할 수 있다. 상기 출력부(730)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다. 상기 출력부(730)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(500)을 적어도 하나 이상 포함할 수 있다. 상기 저장부(740)는 상기 제어부(710)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 상기 저장부(740)는 상기 제어부(710)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 상기 저장부(740)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다. 또, 상기 저장부(740)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(500)을 적어도 하나 이상 포함할 수 있다. 상기 통신부(750)는 상기 제어부(710)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 상기 통신부(750)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다. 또, 상기 통신부(750)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(500)을 적어도 하나 이상 포함할 수 있다. 상기 동작부(760)는 상기 제어부(710)의 명령에 따라 물리적 또는 기계적인 동작을 할 수 있다. 예를 들어, 상기 동작부(760)는 플로터, 인디케이터, 업/다운 오퍼레이터 등, 기계적인 동작을 하는 구성 요소일 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램된 동작을 하는 전자 제품일 수 있다.
그 외, 도면에 참조 부호가 표시되지 않은 구성 요소들은 본 명세서의 다른 도면들 및 그 설명들로부터 그 이름과 기능 등이 쉽게 이해될 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100, 200, 300, 400: 반도체 소자
110, 210: 하부층
120, 220: 층간 절연층
130, 230, 330, 430: 비아 플러그
140, 240: 캡핑층
150, 250: 배선 절연층
160: 하드 마스크 층
170, 175: 마스크 패턴
180i, 280i, 380i, 480i: 배선
180p, 280p, 380p, 480p: 배선 랜더

Claims (10)

  1. 하부층,
    상기 하부층 상에 형성된 층간 절연층,
    상기 층간 절연층을 수직으로 관통하며 상기 하부층과 연결된 비아 플러그,
    상기 층간 절연층 상에 형성된 배선 절연층,
    상기 배선 절연층 내에 형성된 제1 전도성 배선, 및
    상기 비아 플러그와 상기 제1 전도성 배선의 사이에서 상기 비아 플러그와 상기 제1 전도성 배선을 연결하고, 상기 비아 플러그의 단면적보다 큰 단면적을 갖는 배선 랜더를 포함하는 반도체 소자.
  2. 제1항에서,
    상기 비아 플러그와 상기 배선 랜더 사이에 형성된 확산 장벽층을 더 포함하고, 상기 확산 장벽층은 상기 배선 랜더와 상기 배선 절연층의 사이에 컨포멀하게 형성되는 반도체 소자.
  3. 제1항에서,
    상기 배선 랜더는 상기 제1 전도성 배선의 하부 표면 아래 및 상기 비아 플러그의 상부 표면 위에 형성되는 반도체 소자.
  4. 제1항에서,
    상기 하부층은 불순물 이온이 주입된 반도체 기판인 반도체 소자.
  5. 제1항에서,
    상기 배선 절연층 내에 상기 제1 전도성 배선과 동일한 높이에 평행하게 형성되고, 상기 비아 플러그와 연결되지 않는 제2 전도성 배선을 더 포함하는 반도체 소자.
  6. 하부층을 형성하고,
    상기 하부층 상에 층간 절연층을 형성하고,
    상기 층간 절연층을 수직으로 관통하며 상기 하부층과 연결되는 비아 플러그를 형성하고,
    상기 층간 절연층 및 상기 비아 플러그 상에 배선 절연층을 형성하고,
    상기 배선 절연층에 상기 배선 절연층의 상부 표면 보다 낮은 바닥면을 갖는 제1 리세스를 형성하고,
    상기 배선 절연층에 트렌치를 형성하되, 동시에 상기 제1 리세스가 더욱 리세스된 제2 리세스를 형성하고, 및
    상기 제2 리세스 및 상기 트렌치 내에 전도성 물질을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 제6항에서,
    상기 층간 절연층과 상기 배선 절연층 사이에 캡핑층이 더 형성되는 반도체 소자의 제조 방법.
  8. 제6항에서,
    상기 제1 리세스는 상기 비아 플러그와 수직으로 정렬되는 반도체 소자의 제조 방법.
  9. 제6항에서,
    상기 배선 절연층을 형성한 후,
    상기 배선 절연층 상에 하드 마스크층을 형성하고,
    상기 하드 마스크층을 패터닝하여 상기 트렌치를 정의하며, 상기 배선 절연층의 표면을 노출시키는 하드 마스크 패턴을 형성하고,
    상기 하드 마스크 패턴 상에 상기 제1 리세스를 정의하는 마스크 패턴을 형성하고, 및
    상기 마스크 패턴을 패터닝 마스크로 상기 노출된 배선 절연층을 식각하여 상기 제1 리세스를 형성하는 것인 반도체 소자의 제조 방법.
  10. 제6항에서,
    상기 제2 리세스 및 트렌치 내벽에 컨포멀하게 확산 장벽층을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
KR1020100009254A 2010-02-01 2010-02-01 배선 랜더를 포함하는 반도체 소자 및 그 제조 방법 KR20110089731A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100009254A KR20110089731A (ko) 2010-02-01 2010-02-01 배선 랜더를 포함하는 반도체 소자 및 그 제조 방법
US12/980,729 US20110187004A1 (en) 2010-02-01 2010-12-29 Semiconductor devices including an interconnection pattern and methods of fabricating the same
CN2011100266567A CN102157495A (zh) 2010-02-01 2011-01-20 包括互连件图案的半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100009254A KR20110089731A (ko) 2010-02-01 2010-02-01 배선 랜더를 포함하는 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20110089731A true KR20110089731A (ko) 2011-08-09

Family

ID=44340901

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100009254A KR20110089731A (ko) 2010-02-01 2010-02-01 배선 랜더를 포함하는 반도체 소자 및 그 제조 방법

Country Status (3)

Country Link
US (1) US20110187004A1 (ko)
KR (1) KR20110089731A (ko)
CN (1) CN102157495A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103094179B (zh) * 2011-10-27 2015-06-17 中芯国际集成电路制造(上海)有限公司 连接孔形成方法
US9087839B2 (en) * 2013-03-29 2015-07-21 International Business Machines Corporation Semiconductor structures with metal lines
US9524902B2 (en) 2013-12-12 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming integrated circuit with conductive line having line-ends
US10693062B2 (en) 2015-12-08 2020-06-23 Crossbar, Inc. Regulating interface layer formation for two-terminal memory
US10903110B2 (en) * 2018-12-06 2021-01-26 Nanya Technology Corporation Method of forming fine interconnection for a semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004119478A (ja) * 2002-09-24 2004-04-15 Renesas Technology Corp 半導体記憶装置、不揮発性記憶装置および磁気記憶装置
JP2004235443A (ja) * 2003-01-30 2004-08-19 Renesas Technology Corp 薄膜磁性体記憶装置およびその製造方法
JP4659355B2 (ja) * 2003-12-11 2011-03-30 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP2005183814A (ja) * 2003-12-22 2005-07-07 Fujitsu Ltd 半導体装置の製造方法
US7335588B2 (en) * 2005-04-15 2008-02-26 International Business Machines Corporation Interconnect structure and method of fabrication of same
KR100809341B1 (ko) * 2007-02-01 2008-03-05 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US20110187004A1 (en) 2011-08-04
CN102157495A (zh) 2011-08-17

Similar Documents

Publication Publication Date Title
CN107146802B (zh) 半导体装置及其制造方法
JP6548377B2 (ja) 集積回路素子及びその製造方法
US9831184B2 (en) Buried TSVs used for decaps
US8952543B2 (en) Via connection structures, semiconductor devices having the same, and methods of fabricating the structures and devices
JP6399887B2 (ja) Ｔｓｖ構造を具備した集積回路素子及びその製造方法
US9917147B2 (en) Capacitor structure and semiconductor device including the same
US8415804B2 (en) Semiconductor chip, method of fabricating the same, and stack module and memory card including the same
US11069597B2 (en) Semiconductor chips and methods of manufacturing the same
CN103377905B (zh) 具有掩埋沟道阵列的半导体装置的制造方法
US8404593B2 (en) Semiconductor devices including interlayer conductive contacts and methods of forming the same
US8890282B2 (en) Integrated circuit devices including through-silicon via (TSV) contact pads electronically insulated from a substrate
KR20160011017A (ko) 반도체 장치 및 이의 제조 방법
KR102111474B1 (ko) 관통전극을 갖는 반도체 소자 및 그 제조방법
KR20110089731A (ko) 배선 랜더를 포함하는 반도체 소자 및 그 제조 방법
KR102057855B1 (ko) 반도체 소자 및 그 제조 방법
KR20150019089A (ko) 관통전극을 갖는 반도체 소자 및 그 제조방법
TWI707401B (zh) 基本原則區域中完全對準介層窗
CN116261327A (zh) 集成电路装置
JP2024512925A (ja) ３次元メモリデバイスおよびそれを形成するための方法
US9293410B2 (en) Semiconductor device
US10535575B2 (en) Interposer, method of manufacturing interposer, and method of manufacturing semiconductor package
KR20130104773A (ko) 반도체 소자
CN117393538A (zh) 半导体装置及其形成方法
KR20220143789A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템.
CN114678345A (zh) 半导体结构及其制备方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid