KR20130104773A - 반도체 소자 - Google Patents
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Abstract
반도체 소자가 개시된다. 본 발명의 기술적 사상에 따른 반도체 소자는, 적어도 하나 이상의 단위 소자를 포함하는 반도체 층과, 상기 반도체 층 상에 위치하고, 상기 단위 소자들과 전기적으로 연결되는 제1 배선과, 상기 제1 배선 상에 위치하는 확산 방지층과, 상기 확산 방지층 상에 위치하는 배선간 절연층과, 상기 배선간 절연층의 제1 영역 내에 위치하고, 상기 확산 방지층을 관통하도록 연장되고, 하면이 상기 제1 배선과 접촉하는 플러그, 및 상기 배선간 절연층의 제2 영역 내에 위치하고, 상기 확산 방지층을 관통하도록 연장되고, 하면이 상기 제1 배선과 접촉하지 않도록 상기 제1 배선으로부터 이격되는 제1 더미 플러그를 포함한다. 본 발명의 반도체 소자는, 수소의 이동 경로를 제공하는 제1 더미 플러그를 포함함으로써 전기적 특성을 향상시키기 위한 얼로이 공정의 효율을 증가시킬 수 있다.
Description
본 발명의 기술적 사상은 반도체 소자에 관한 것으로서, 더욱 구체적으로는 수소 이동 경로를 제공하는 더미 플러그를 포함하는 반도체 소자에 관한 것이다.
최근 반도체 소자의 전기적 특성을 향상시키기 위한 다양한 공정이 연구되고 있으며, 그 중 널리 알려진 공정으로 단위 소자의 제조 공정 단계 또는 금속 배선 공정 단계 등에서 수소를 공급한 후 열처리하여 반도체 소자 내의 결함들을 치유하는 얼로이(alloy) 공정이 있다. 그러나, 반도체 소자의 고기능화 및 소형화 요구가 점점 심화됨에 따라 반도체 소자의 설계 및 제조 공정이 복잡 미세화 되면서, 상기 얼로이 공정을 통한 반도체 소자 내의 결함들을 치유하기가 어려워지고 있어 문제된다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 수소 이동 경로를 충분히 확보할 수 있어 얼로이 공정의 효율 향상 및 금속 배선의 손상 방지가 가능한 반도체 소자를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자는, 적어도 하나 이상의 단위 소자를 포함하는 반도체 층과, 상기 반도체 층 상에 위치하고, 상기 단위 소자들과 전기적으로 연결되는 제1 배선과, 상기 제1 배선 상에 위치하는 확산 방지층과, 상기 확산 방지층 상에 위치하는 배선간 절연층과, 상기 배선간 절연층의 제1 영역 내에 위치하고, 상기 확산 방지층을 관통하도록 연장되고, 하면이 상기 제1 배선과 접촉하는 플러그, 및 상기 배선간 절연층의 제2 영역 내에 위치하고, 상기 확산 방지층을 관통하도록 연장되고, 하면이 상기 제1 배선과 접촉하지 않도록 상기 제1 배선으로부터 이격되는 제1 더미 플러그를 포함한다.
본 발명의 실시예들에 따른 반도체 소자는, 상기 배선간 절연층 상에 위치하고, 상기 플러그의 상면 및 상기 제1 더미 플러그의 상면과 접촉하는 제2 배선을 더 포함하고, 상기 배선간 절연층의 제1 영역은 상기 제1 배선과 상기 제2 배선이 오버랩(overlap)되는 영역일 수 있고, 상기 배선간 절연층의 제2 영역은 상기 제1 배선과 상기 제2 배선이 오버랩되지 않는 영역일 수 있다.
본 발명의 실시예들에 따른 상기 제1 더미 플러그는, 외부로부터 상기 반도체 층으로 공급되는 수소의 이동 경로를 제공할 수 있다.
본 발명의 실시예들에 따른 상기 제1 더미 플러그의 하면은, 상기 플러그의 하면과 동일 평면(coplanar) 상에 위치할 수 있다.
본 발명의 실시예들에 따른 상기 제1 더미 플러그의 하면은, 상기 반도체 층을 기준으로 상기 플러그의 하면에 비하여 낮게 위치하고, 상기 제1 배선의 하면에 비하여 높게 위치할 수 있다.
본 발명의 실시예들에 따른 상기 제1 더미 플러그의 하면은, 상기 반도체 층을 기준으로 상기 제1 배선의 하면에 비하여 낮게 위치할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는, 상기 배선간 절연층의 상기 제1 영역 및 상기 제2 영역의 경계에 위치하고, 상기 확산 방지층을 관통하도록 연장되고, 하면이 상기 제1 배선과 접촉하는 접촉면 및 상기 제1 배선과 접촉하지 않는 비접촉면으로 구분되는 제2 더미 플러그를 더 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는, 상기 배선간 절연층의 상기 제1 영역 및 상기 제2 영역의 경계에 위치하고, 상기 확산 방지층을 관통하도록 연장되어 하면이 노출되고, 측면이 상기 제1 배선의 측면과 접촉하는 제3 더미 플러그를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는, 적어도 하나 이상의 단위 소자를 포함하는 반도체 층과, 상기 반도체 층 상에 위치하고, 상기 단위 소자들과 전기적으로 연결되는 제1 배선과, 상기 제1 배선 상에 위치하는 제1 확산 방지층과, 상기 제1 확산 방지층 상에 위치하는 제1 배선간 절연층과, 상기 제1 배선간 절연층 상에 위치하는 제2 배선과, 상기 제2 배선 상에 위치하는 제2 확산 방지층과, 상기 제2 확산 방지층 상에 위치하는 제2 배선간 절연층과, 상기 제1 배선간 절연층의 제1 영역 내에 위치하고, 상기 제1 확산 방지층을 관통하도록 연장되고, 하면이 상기 제1 배선과 접촉하고 상면이 상기 제2 배선과 접촉하는 제1 플러그와, 상기 제2 배선간 절연층의 제1 영역 내에 위치하고, 상기 제2 확산 방지층을 관통하도록 연장되고, 하면이 상기 제2 배선과 접촉하는 제2 플러그, 및 상기 제2 배선간 절연층의 제2 영역 내에 위치하고, 상기 제2 확산 방지층을 관통하도록 연장되고, 하면이 상기 제2 배선과 접촉하지 않도록 상기 제2 배선으로부터 이격되는 제1 더미 플러그를 포함한다.
본 발명의 실시예들에 따른 상기 제1 더미 플러그는, 상기 제1 확산 방지층을 관통하도록 더 연장될 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자는, 수소의 이동 경로를 제공하는 더미 플러그를 포함함으로써 상기 얼로이 공정 시 효율이 향상될 수 있어, 향상된 전기적 특성을 갖는다.
또한, 본 발명의 기술적 사상에 따른 반도체 소자는, 고밀도의 수소를 제공하기 위한 공정 조건의 수정을 필요로 하지 않아 금속 배선의 신뢰성이 확보된다.
또한, 본 발명의 기술적 사상에 따른 반도체 소자는, 수소 이동 경로를 확보하기 위한 별도의 부가 공정 없이 금속 간 콘택 플러그와 더미 플러그를 단일 공정에서 형성할 수 있어, 제조 공정이 용이하고 제조 비용을 저감시킨다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 일부 구성에 대한 레이아웃(layout)을 나타낸 개념도이다.
도 2는 도 1의 Ⅱ-Ⅱ 선과 Ⅱ＇-Ⅱ＇ 선을 따라 본 발명의 일 실시예에 따른 반도체 소자를 절개한 단면을 나타낸 측단면도들이다.
도 3은 본 발명의 실시예들에 따른 더미 플러그의 기능을 설명하기 위한 측단면도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 더미 플러그의 깊이를 나타낸 측단면도들이다.
도 5는 본 발명의 실시예들에 따른 더미 플러그를 나타낸 평면도이다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서에 따라 나타낸 측단면도들이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 일부 구성에 대한 레이아웃을 나타낸 개념도이다.
도 8a 및 도 8b는 도 7의 Ⅷ-Ⅷ 선을 따라 본 발명의 일 실시예에 따른 반도체 소자를 절개한 단면을 나타낸 측단면도들이다.
도 8c는 도 7의 Ⅷ＇-Ⅷ＇ 선을 따라 본 발명의 일 실시예에 따른 반도체 소자를 절개한 단면을 나타낸 측단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 일부 구성에 대한 레이아웃을 나타낸 개념도이다.
도 10은 도 9의 Ⅹ-Ⅹ 선과 Ⅹ＇-Ⅹ＇ 선을 따라 본 발명의 일 실시예에 따른 반도체 소자를 절개한 단면을 나타낸 측단면도들이다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자의 일부 구성에 대한 레이아웃을 나타낸 개념도이다.
도 12는 도 11의 ⅩⅡ-ⅩⅡ 선과 ⅩⅡ＇-ⅩⅡ＇ 선을 따라 본 발명의 일 실시예에 따른 반도체 소자를 절개한 단면을 나타낸 측단면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 메모리 카드의 개략도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 시스템의 개략도이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 일부 구성에 대한 레이아웃(layout)을 나타낸 개념도이다.
도 2는 도 1의 Ⅱ-Ⅱ 선과 Ⅱ＇-Ⅱ＇ 선을 따라 본 발명의 일 실시예에 따른 반도체 소자를 절개한 단면을 나타낸 측단면도들이다.
도 3은 본 발명의 실시예들에 따른 더미 플러그의 기능을 설명하기 위한 측단면도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 더미 플러그의 깊이를 나타낸 측단면도들이다.
도 5는 본 발명의 실시예들에 따른 더미 플러그를 나타낸 평면도이다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서에 따라 나타낸 측단면도들이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 일부 구성에 대한 레이아웃을 나타낸 개념도이다.
도 8a 및 도 8b는 도 7의 Ⅷ-Ⅷ 선을 따라 본 발명의 일 실시예에 따른 반도체 소자를 절개한 단면을 나타낸 측단면도들이다.
도 8c는 도 7의 Ⅷ＇-Ⅷ＇ 선을 따라 본 발명의 일 실시예에 따른 반도체 소자를 절개한 단면을 나타낸 측단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 일부 구성에 대한 레이아웃을 나타낸 개념도이다.
도 10은 도 9의 Ⅹ-Ⅹ 선과 Ⅹ＇-Ⅹ＇ 선을 따라 본 발명의 일 실시예에 따른 반도체 소자를 절개한 단면을 나타낸 측단면도들이다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자의 일부 구성에 대한 레이아웃을 나타낸 개념도이다.
도 12는 도 11의 ⅩⅡ-ⅩⅡ 선과 ⅩⅡ＇-ⅩⅡ＇ 선을 따라 본 발명의 일 실시예에 따른 반도체 소자를 절개한 단면을 나타낸 측단면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 메모리 카드의 개략도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 시스템의 개략도이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서,“포함한다” 또는 “갖는다” 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 혀상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 현상에 제한된 것으로 해석되어서는 아니되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자(100)의 일부 구성에 대한 레이아웃(layout)을 나타낸 개념도이다. 도 1에서는, 설명의 편의를 위해 반도체 소자(100)의 일 부분에서 반도체 층(미도시) 상에 형성되는 복수의 비트라인(110)들, 복수의 제1 배선(120)들, 및 복수의 제2 배선(130)들의 배치 상태가 도시되고 있다.
도 1을 참조하면, 비트라인(110)들은 각각 상기 반도체 층 상에서 y 방향인 제1 방향으로 연장되며 x 방향인 제2 방향으로 배열될 수 있다. 도 1에서는 상기 제1 방향과 상기 제2 방향이 수직인 경우를 나타내었지만, 상기 제1 방향과 상기 제2 방향이 반드시 수직이어야 할 필요는 없으며 서로 상이한 방향이면 된다. 비트라인(110)들은 다이렉트 콘택 플러그(미도시)를 통해 상기 반도체 층에 포함되는 단위 소자(미도시)들과 전기적으로 연결될 수 있다.
제1 배선(120)들은 각각 상기 제2 방향으로 연장되며, 상기 제1 방향으로 배열될 수 있다. 제1 배선(120)들은 비트라인 콘택 플러그(104)를 사이에 두고 비트라인(110)들과 서로 전기적으로 연결될 수 있다. 비트라인 콘택 플러그(104)는 제1 배선(120)들과 비트라인(110)들이 교차하는 지점에 위치할 수 있다.
제2 배선(130)들은 각각 상기 제1 방향으로 연장되며, 상기 제2 방향으로 배열될 수 있다. 제2 배선(130)들은 플러그(108)를 사이에 두고 제1 배선(120)들과 서로 전기적으로 연결될 수 있다. 플러그(108)들은 제2 배선(130)들, 제1 배선(120)들 및 비트라인(110)들이 교차하는 지점에 위치할 수 있다. 예컨대, 플러그(108)는 비트라인 콘택 플러그(104)의 위치에 대응하는 지점에 위치할 수 있다.
제2 배선(130)들은 제1 더미 플러그(109)와 연결될 수 있다. 제1 더미 플러그(109)는 제2 배선(130)들과 제1 배선(120)들이 서로 오버랩(overlap) 되지 않는 영역에 위치할 수 있다. 즉, 제1 더미 플러그(109)는, 제1 배선(120)들을 상호 분리하는 제1 배선 절연층(미도시)이 형성되는 영역과 제2 배선(130)들이 오버랩되는 영역에 위치할 수 있다.
도 1에서는 비트라인 콘택 플러그(104), 플러그(108) 및 제1 더미 플러그(109)의 평면 형상이 정사각형인 경우를 나타내고 있으나, 본 발명의 개념이 이에 한정되는 것은 아니다. 도 1에서는 제1 배선(120)들이 비트라인(110)들과 직교하고, 제2 배선(130)들이 비트라인(110)들과 동일한 방향에 배치되는 경우를 나타내고 있지만, 본 발명의 개념이 여기에 한정되는 것은 아니다. 또한, 도 1에서는 제1 배선(120)들 및 제2 배선(130)들이 각각 동일한 선폭을 갖고 상호 간에 동일한 간격으로 배치되는 경우를 나타내었지만, 본 발명의 개념이 여기에 한정되는 것은 아니다. 또한, 도 7, 도 9 및 도 12도 마찬가지이다.
도 2는 도 1의 Ⅱ-Ⅱ 선과 Ⅱ＇-Ⅱ＇ 선을 따라 본 발명의 일 실시예에 따른 반도체 소자(100)를 절개한 단면을 나타낸 측단면도들이다. 도 2에서 상기 Ⅱ-Ⅱ 부분은 반도체 소자(100)를 y 방향을 따라 절개하는 단면이고, 상기 Ⅱ＇-Ⅱ＇ 부분은 반도체 소자(100)를 x 방향을 따라 절개하는 단면이다.
도 1 및 도 2를 참조하면, 반도체 층(101) 상에 비트라인(110) 및 비트라인 절연층(102)이 형성될 수 있다.
반도체 층(101)은 기판(미도시) 및 상기 기판 상에 형성되는 적어도 하나 이상의 단위 소자(미도시)를 포함할 수 있다. 상기 기판은, 예를 들어 실리콘 또는 실리콘-게르마늄 등과 같은 반도체 물질을 포함할 수 있으며, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등을 포함할 수 있다. 상기 단위 소자는 반도체 소자 형성에 필요한 다양한 종류의 능동 소자, 예컨대 MOS 트랜지스터 일 수 있다. 또는 상기 단위 소자는 메모리 소자, 예컨대 DRAM(Dynamic RAM) 소자, SRAM(Static RAM) 소자, 플래쉬 메모리 소자, RRAM(Resistive RAM) 소자, PRAM(Phase RAM) 소자, MRAM(Magnetic RAM) 소자, 또는 STT-MRAM(Spin-Transfer-Torque MRAM) 소자 일 수 있다.
비트라인(110)은 비트라인 절연층(102) 내에서 상기 제1 방향으로 연장될 수 있다. 다만, 본 발명의 개념은 이에 한정되지 않고, 비트라인(110)은 상기 기판에 형성되는 상기 단위 소자들의 실시예들에 따라 상기 기판 내에 매몰되는 형태로 배치될 수도 있다. 예컨대, 단위 소자가 매립형 DRAM 셀인 경우, 비트라인(110)은 상기 기판 내에 매립될 수 있다. 비트라인 절연층(102)은 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 등을 포함할 수 있다.
비트라인(110)은 다이렉트 콘택 플러그(미도시)에 의해 상기 단위 소자들과 전기적으로 연결될 수 있다. 예컨대, 상기 단위 소자들이 DRAM인 경우, 상기 다이렉트 콘택 플러그는, 비트라인(110)과 상기 DRAM 의 소스 및/또는 드레인 영역 사이에 위치하여, 비트라인(110)과 상기 단위 소자들을 전기적으로 연결할 수 있다. 비트라인(110) 및 상기 다이렉트 콘택 플러그는 각각 도전성 물질로 이루어질 수 있으며, 예컨대 도핑된 폴리 실리콘 또는 알루미늄(Al), 텅스텐(W), 구리(Cu), 티타늄(Ti) 등을 포함할 수 있다.
비트라인(110) 및 비트라인 절연층(102) 상에 비트라인 콘택 플러그(104)를 구비하는 층간 절연층(103)이 형성될 수 있다. 비트라인 콘택 플러그(104)는 비트라인(110)과 제1 배선(120) 사이에 위치하여, 비트라인(110)과 제1 배선(120)을 전기적으로 연결할 수 있다. 비트라인 콘택 플러그(104)와 제1 배선(120)의 접촉면에는 콘택 패드(미도시)가 개재될 수도 있다. 이하 설명되는 플러그(108) 및 제1 더미 플러그(109)의 경우 또한 마찬가지로 패드를 통해 대응하는 배선들과 전기적으로 연결될 수 있다. 비트라인 콘택 플러그(104)는 도전성 물질, 예컨대 도핑된 폴리 실리콘일 수 있고 금속 또는 금속 질화물일 수 있다.
상기 층간 절연층(103)은 단일 층 또는 복수 층으로 형성될 수 있다. 층간 절연층(103)은 BPSG (boro-phospho-silicate glass), TOSZ (tonen silazene), USG (undoped silicate glass), SOG (spin-on glass), FOX (flowable oxide), TEOS (tetraethylortho silicate), HDP CVD (high density plasma chemical vapor deposition) 산화물, 또는 HSQ(hydrogen silisesquioxane) 등을 사용하여 형성될 수 있다. 선택적으로, 층간 절연층(103)은 실리콘 질화물을 더 포함할 수 있다.
층간 절연층(103) 상에 제1 배선(120)이 형성될 수 있다. 제1 배선(120)은 제1 배선 절연층(105)에 의해 상호 분리되어 형성될 수 있다. 제1 배선(120)은 금속 물질, 예컨대 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 및 티타늄-알루미늄-질화물(TiAlN)으로 구성되는 군으로부터 선택되는 하나 또는 이들의 조합으로 형성될 수 있다. 제1 배선(120)은 비트라인 콘택 플러그(104)에 의해 상기 단위 소자와 전기적으로 연결될 수 있다. 제1 배선 절연층(105)은 전술된 층간 절연층(103)과 동일한 물질로 이루어질 수 있다.
한편, 도 2에서는 제1 배선 절연층(105)이 층간 절연층(103)과 분리되어 형성되는 것으로 도시되고 있으나, 본 발명의 개념은 이에 한정되지 않는다. 제1 배선 절연층(105)은 전술된 층간 절연층(103)과 일체로 형성될 수도 있다. 예컨대, 듀얼 다마센(dual damascene) 공정에 의해 구리(Cu)로 제1 배선(120)을 형성하는 경우, 제1 배선 절연층(105)은 층간 절연층(103)과 일체로 형성될 수 있다.
제1 배선(120) 및 제1 배선 절연층(105) 상에 확산 방지층(106)이 형성될 수 있다. 확산 방지층(106)은 반도체 소자 제조 공정에서 제1 배선(120)을 구성하는 금속 물질의 확산을 방지하는 층으로, 제1 배선(120) 및 제1 배선 절연층(105)의 상면을 덮도록 형성될 수 있다. 도 2에 도시되지는 않았으나, 확산 방지층(106)은 제1 배선(120) 및 제1 배선 절연층(105)의 하면을 덮도록 형성될 수도 있다. 또한, 확산 방지층(106)은 단일 층 또는 복수 층으로 형성될 수 있다. 확산 방지층(106)은 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 코발트 질화물(CoN)으로 구성되는 군으로부터 선택되는 하나 또는 이들의 조합으로 형성될 수 있다. 그러나 이들에 제한되는 것은 아니다.
확산 방지층(106) 상에 플러그(108) 및 제1 더미 플러그(109)를 포함하는 배선간 절연층(107)이 형성될 수 있고, 배선간 절연층(107) 상에 제2 배선(130)이 형성될 수 있다.
플러그(108)는 제1 배선(120)이 제2 배선(130)과 서로 오버랩(overlap)되는 배선간 절연층(107) 내의 영역(제1 영역(A))에 위치할 수 있다. 플러그(108)는, 상면(108a)이 제2 배선(130)의 하면에 접촉하고, 배선간 절연층(107) 및 확산 방지층(106)을 관통하도록 연장되어 하면(108b)이 제1 배선(120)의 상면에 접촉할 수 있다. 플러그(108)는 도전성 물질, 예컨대 알루미늄(Al), 구리(Cu), 알루미늄-구리(Al-Cu) 합금, 텅스텐 실리사이드(WSi), 티타늄 텅스텐화물(TiW), 탄탈륨(Ta), 몰리브덴(Mo), 텅스텐(W) 또는 이들의 조합으로 이루어질 수 있다. 이에 따라, 플러그(108)는 제1 배선(120)과 제2 배선(130)을 전기적으로 연결할 수 있다. 플러그(108)의 폭은 비트라인 콘택 플러그(104)의 폭과 같거나 넓을 수 있다. 플러그(108)는 원형, 타원형, 또는 다각형 중 어느 하나의 단면을 가질 수 있다.
제1 더미 플러그(109)는 제1 배선(120)이 제2 배선(130)과 서로 오버랩(overlap)되지 않는 배선간 절연층(107) 내의 영역(제2 영역(B))에 위치할 수 있다. 상기 제2 영역(B)은, 배선간 절연층(107)을 기준으로 배선간 절연층(107)의 하측에서 제1 배선(120)이 존재하지 않고, 배선간 절연층(107)의 상측에서 제2 배선(130)이 존재하는 모든 영역에 해당할 수 있다. 또한, 상기 제2 영역(B)은 반도체 소자(100)의 일부 영역에 국한되지 않는다. 제1 더미 플러그(109)의 하면(109b)은 플러그(108)의 하면(108b)과 동일 평면 상에 위치할 수 있으나, 제1 더미 플러그(109)의 하면(109b)은 제1 배선(120)에 접촉하지 않을 수 있다. 즉, 제1 더미 플러그(109)는, 상면(109a)이 제2 배선(130)의 하면에 접촉하고, 배선간 절연층(107) 및 확산 방지층(106)을 관통하도록 연장되고, 하면(109b)이 제1 배선 절연층(105)의 상면에 접촉할 수 있다. 제1 더미 플러그(109)는 상술된 플러그(108)와 동일한 물질로 이루어질 수 있다. 도 2에서는 제1 더미 플러그(109)가 플러그(108)와 동일한 폭을 가지는 것으로 나타내었으나, 본 발명의 개념은 이에 한정되는 것은 아니다. 제1 더미 플러그(109)는 플러그(108)와 상이한 폭을 가질 수도 있다. 또한, 제1 더미 플러그(109)는 다양한 형태의 단면을 가질 수 있다. 제1 더미 플러그(109)에 대해서는 후술되는 도 3 내지 도 5에 대한 설명 부분에서 상세히 설명한다.
배선간 절연층(107)은 단일 층 또는 복수 층으로 형성될 수 있으며, 층간 절연층(103)을 구성할 수 있는 물질로 예시한 물질들로 이루어질 수 있다. 특히, 배선간 절연층(107)은 수소를 포함하는 유전(dielectric) 물질, 예컨대 HSQ(hydrogen silisesquioxane), TEOS (tetraethylortho silicate) 또는 HDP CVD (high density plasma chemical vapor deposition) 산화물 등을 사용하여 형성될 수 있다. 이 경우, 후술되는 바와 같이 배선간 절연층(107)은 수소 가스(H2)의 이동을 더 원활하게 할 수 있다(도 3 참조). 선택적으로, 배선간 절연층(107)은 실리콘 질화물을 더 포함할 수도 있다.
제2 배선(130)은 제2 배선 절연층(111)에 의해 상호 분리되어 형성될 수 있다. 제2 배선(130)은 제1 배선(120)을 구성할 수 있는 물질로 예시한 물질들로 이루어질 수 있다. 제2 배선(130)은 플러그(108)에 의해 제1 배선(120)과 전기적으로 연결될 수 있고, 이에 따라 상기 단위 소자와 전기적으로 연결될 수 있다. 제2 배선 절연층(111)은 전술된 층간 절연층(103) 또는 제1 배선 절연층(105)과 동일한 물질로 이루어질 수 있다.
도 3은 본 발명의 실시예들에 따른 더미 플러그의 기능을 설명하기 위한 측단면도이다. 도 3은 제1 배선(120) 및 제2 배선(130)의 형성 공정 후에 수소 가스(H2)가 공급되는 경우를 나타내고 있다. 그러나, 본 발명의 개념은 제2 배선(130)의 형성 공정 단계 이전에도 적용될 수 있음을 알려둔다.
반도체 소자는 제조 공정, 예컨대 산화 공정, 플라즈마 식각 공정 등 중에 상기 반도체 소자에 포함되는 단위 소자에 결함이 발생되어 전기적 특성이 저하될 수 있다. 예컨대, 단위 소자의 실리콘 산화막과 실리콘 기판, 게이트 산화막과 기판 계면 등에 댕글링 본드(dangling bond)가 형성될 수 있고, 이로 인해 누설 전류가 증가하게 되면서 상기 반도체 소자의 전기적 특성이 저하될 수 있다.
상기 댕글링 본드와 같은 결함을 치유하여 상기 반도체 소자의 전기적 특성을 향상시키기 위해, 상기 반도체 소자에 수소 가스(H2)를 공급하고 어닐링 처리하는 얼로이 공정을 수행할 수 있다. 상기 얼로이 공정의 효율을 향상 시키기 위해서는 결함이 발생한 상기 단위 소자들 또는 각 계면들로 수소가 충분히 공급되어야 한다. 그러나, 배선을 구성하는 금속 물질들의 확산으로 인한 결함 발생을 방지하기 위하여 상기 배선의 상면 및/또는 하면을 덮도록 형성되는 확산 방지층이 수소 가스(H2)의 이동을 제한한다. 이와 같이 수소 가스(H2)의 이동 경로가 확보되지 못함으로 인해, 상기 결함들이 치유되지 못하여 상기 얼로이 공정의 효율이 저하된다. 또한, 상기 얼로이 공정의 효율을 상승시키고자 고밀도의 수소 가스(H2)를 공급하기 위해서는 공정 온도 및 공정 압력을 저하시켜야 하는데, 이로 인해 상기 배선에 스트레스가 가해지면서 배선 신뢰성이 저하되는 문제도 발생하게 된다.
도 3을 참조하면, 반도체 소자(100)에서는 제1 배선(120)의 상면을 덮는 확산 방지층(106)으로 인해 수소 가스(H2)의 이동 경로가 제한될 수 있다. 제1 더미 플러그(109)는 확산 방지층(106)을 관통하도록 연장되어 하면(109b)이 확산 방지층(106)으로부터 노출될 수 있고, 수소 가스(H2)의 이동 경로를 제공할 수 있다. 이에 따라, 반도체 소자(100)에서는 확산 방지층(106)을 관통하고 제1 배선(120)에 접촉하는 플러그(108)뿐만 아니라 제1 더미 플러그(109)가 수소 이동 경로를 제공할 수 있어, 반도체 소자(100)에 발생된 결함들로 수소 가스(H2)가 충분히 공급될 수 있다. 따라서, 반도체 소자(100)는 상기 얼로이 공정의 효율이 향상될 수 있어, 상기 얼로이 공정을 통해 전기적 특성이 더 향상될 수 있다. 또한, 제1 더미 플러그(109)를 통해 수소 가스(H2)의 이동 경로를 충분히 확보할 수 있어, 공정 온도 및 압력을 변화시켜 고밀도의 수소 가스(H2)를 제공하지 않아도 된다. 따라서, 반도체 소자(100)는 배선 신뢰성 또한 향상될 수 있다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 더미 플러그의 깊이를 나타낸 측단면도들이다.
도 2 및 도 3을 다시 참조하면, 제1 더미 플러그(109)의 하면(109b)은 플러그(108)의 하면(108b)과 동일 평면 상에 위치하고, 제1 더미 플러그(109)의 하면(109b)이 확산 방지층(106)의 하측으로 노출될 수 있다. 그러나, 본 발명의 개념은 이에 한정되는 것은 아니다.
도 4a에 도시된 바와 같이, 제1 더미 플러그(109)의 하면(109b)은 반도체 층(101)을 기준으로 플러그(108)의 하면(108b) 보다 낮게 위치하고, 제1 배선(120)의 하면보다 높게 위치할 수 있다. 즉, 제1 더미 플러그(109)의 하면(109b)은 제1 배선 절연층(105)에 매립될 수 있다.
도 4b에 도시된 바와 같이, 제1 더미 플러그(109)의 하면(109b)은 반도체 층(101)을 기준으로, 제1 배선(120)의 하면에 비하여 낮게 위치할 수 있다. 즉, 제1 더미 플러그(109)의 하면(109b)은 층간 절연층(103)에 매립될 수 있다. 이 경우, 제1 더미 플러그(109)의 하면(109b)은 비트라인(110)에 접촉하지 않는 것이 바람직하다.
도 4a 및 도 4b에 도시된 실시예들 모두에서, 제1 더미 플러그(109)는 확산 방지층(106)을 관통하도록 연장되어 수소 가스(H2)의 이동 경로를 제공할 수 있고, 반도체 층(101)에 발생되는 결함들에 수소 가스(H2)를 원활하게 공급하도록 할 수 있다.
도 5는 본 발명의 실시예들에 따른 더미 플러그를 나타낸 평면도이다. 도 5는 더미 플러그의 형태를 상세하게 설명하기 위해, 도 2 내지 도 4의 배선간 절연층(107)에 형성된 제1 더미 플러그(109)의 평면도를 나타낸다.
도 5의 (a)를 참조하면, 선택적으로 제1 더미 플러그(109)의 단면 형상은 두 변의 길이가 상이한 직사각형일 수 있다. 도 5의 (a)에서는 x 방향의 길이(x1)가 y 방향의 길이(y1)보다 더 큰 예를 도시하였지만, 이와 반대로 x 방향의 길이(x1)가 y 방향의 길이(y1)보다 더 작을 수도 있다. 또한, 도 5의 (a)에서는 인접하는 두 변이 각각 x 축 방향과 y 축 방향을 갖는 예를 도시하였지만 제1 더미 플러그(109)의 단면 형상을 이루는 직사각형의 인접한 두 변은 임의의 수직한 두 방향을 가질 수 있다. 또한, 제1 더미 플러그(109)의 단면 형상을 이루는 직사각형의 인접한 두 변은 각각 x 축 방향과 y 축 방향과 소정의 각을 이루며 교차할 수 있다.
도 5의 (b)에 도시된 바와 같이, 제1 더미 플러그(109)의 단면 형상은 모든 방향에서 직경이 동일한 원형일 수 있다. 또한 도 5의 (c)에 도시된 바와 같이, 제1 더미 플러그(109)의 단면 형상은 어느 한 방향의 직경보다 그에 수직하는 방향의 직경이 더 큰 타원형일 수 있다. 도 5의 (c)에서는 x 방향의 직경(x2)보다 y 방향의 직경(y2)이 더 큰 예를 도시하였지만, 이와 반대로 x 방향의 직경(x2)이 y 방향의 직경(y2)보다 더 클 수도 있다. 또한, 도 5의 (c)에서는 장축과 단축이 각각 y 축 방향과 x 축 방향을 갖는 예를 도시하였지만, 제1 더미 플러그(109)가 이루는 타원의 장축과 단축은 임의의 수직한 두 방향을 가질 수 있다.
한편, 도 5의 (a) 내지 (c)에 도시된 제1 더미 플러그(109)의 단면 형상에 대한 실시예들과 같이, 전술된 다이렉트 콘택 플러그(미도시), 비트라인 콘택 플러그(104), 및 플러그(108)는 다양한 형태의 단면 형상을 가질 수 있다. 또한, 후술되는 제2 플러그(214, 도 12 참조) 및 제2 더미 플러그(215, 도 12 참조)들 또한 다양한 형태의 단면 형상을 가질 수 있다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 반도체 소자(100)의 제조 방법을 순서에 따라 나타낸 측단면도들이다. 특히, 도 6a 내지 도 6d는 각각 도 2와 같이 도 1 및의 Ⅱ-Ⅱ 선 및 Ⅱ＇-Ⅱ＇선을 따라 반도체 소자(100)를 절개한 단면을 나타낸다. 본 발명의 개념은, 각 순서에 대한 설명에서 예시되는 방법들에 한정하여서만 반도체 소자(100)를 제조할 수 있는 것은 아님을 알려둔다.
도 6a를 참조하면, 기판(미도시) 상에 단위 소자들(미도시)을 형성하여 반도체 층(101)을 형성하고, 반도체 층(101) 상에 비트라인(110) 및 비트라인 절연층(102)을 형성한다. 비트라인(110)을 이루는 물질은 앞서 상세하게 설명하였으므로 여기서는 설명을 생략한다.
비트라인(110)은 화학 기상 증착(chemical vapor depositon, CVD), 물리 기상 증착(physical vapor deposition, PVD) 또는 원자층 증착(atomic layer depeosition, ALD) 등의 방법으로 비트라인 물질막을 형성한 후, 포토리소그래피 방법으로 패터닝하여 형성할 수 있다. 형성된 비트라인(110)들 상호간 간격을 앞서 예시된 비트라인 절연 물질로 채우고, 식각, 화학 기계적 연마(chemical mechanical polishing, CMP) 방법을 이용하여 평탄화할 수 있다. 이에 따라, 비트라인(110)들이 상호간에 분리되며, 비트라인 절연층(102)이 형성될 수 있다.
또는, 비트라인(110)으로서 구리(Cu)를 이용하고자 하는 경우에는, 다마센(damascene), 또는 듀얼 다마센(dual damascene) 방법을 이용할 수도 있다. 비트라인(110)은 상이하거나 균일한 폭을 가지도록 형성될 수 있고, 특히 비트라인 콘택 플러그(104)와 접촉하는 부분의 정렬 마진을 확보하기 위하여 비트라인 콘택 플러그(104)와 접촉하는 부분에서의 폭이 증가하도록 형성될 수도 있다.
비트라인(110) 및 비트라인 절연층(102) 상에 비트라인 콘택 플러그(104)를 구비하는 층간 절연층(103)을 형성한다. 층간 절연층(103)의 물질 및 비트라인 콘택 플러그(104)를 이루는 물질은 앞에서 상세하게 설명하였으므로 여기서는 설명을 생략한다.
층간 절연층(103)은 CVD, 스퍼터링과 같은 PVD, ALD 등의 방법을 이용하여 형성될 수 있다. 비트라인 콘택 플러그(104)는, 포토레지스트 패턴(미도시)을 형성한 후 이를 마스크로 하여 층간 절연층(103)의 노출된 부분을 식각하여 콘택 홀을 형성하고, 앞서 설명된 도전성 물질을 CVD, PVD, 또는 ALD 등의 방법을 통해 상기 콘택 홀에 매립하고, CMP 또는 에치백 등의 방법을 이용하여 평탄화 함으로써 형성될 수 있다.
도 6b를 참조하면, 층간 절연층(103) 상에 제1 배선(120)이 형성된다. 제1 배선(120)을 이루는 물질은 앞서 상세하게 설명하였으므로 여기서는 설명을 생략한다. 제1 배선(120)이 형성되기에 앞서, 층간 절연층(103) 상부를 덮는 확산 방지층(미도시)을 형성할 수도 있다.
제1 배선(120)은 CVD, 스퍼터링과 같은 PVD, ALD 등의 방법을 이용하여 제1 배선 물질막을 형성한 후 포토리소그래피 방법으로 패터닝하여 형성할 수 있다. 형성된 제1 배선(120)들 상호간 간격을 앞서 예시된 절연 물질로 채우고, 식각, CMP 방법을 이용하여 평탄화할 수 있다. 이에 따라, 제1 배선(120)들이 상호간에 분리되고 제1 배선 절연층(105)이 형성될 수 있다.
또는, 제1 배선(120)으로서 구리(Cu)를 이용하고자 하는 경우에는, 층간 절연층(103) 상에 상기 구리(Cu)를 매립하는 다마센(damascene), 또는 듀얼 다마센(dual damascene) 방법을 이용할 수도 있다. 이 경우, 제1 배선 절연층(105)은 층간 절연층(103)과 별도로 형성되는 것이 아니라, 층간 절연층(103)과 일체로 형성될 수 있다.
제1 배선(120)은 상이하거나 균일한 폭을 가지도록 형성될 수 있고, 특히 제1 플러그(108)와 접촉하는 부분의 정렬 마진을 확보하기 위하여 제1 플러그(108)와 접촉하는 부분에서의 폭이 증가하도록 형성될 수도 있다. 또한, 제1 배선(120)은 상호간에 균일한 피치를 가지거나 상이한 피치를 갖도록 분리될 수 있다.
도 6c를 참조하면, 제1 배선(120) 및 제1 배선 절연층(105) 상에 확산 방지층(106)이 형성된다. 확산 방지층(106)을 이루는 물질은 앞서 상세하게 설명하였으므로 여기서는 설명을 생략한다. 확산 방지층(106)은 CVD, 스퍼터링과 같은 PVD, ALD 등의 방법을 이용하여 형성될 수 있다.
도 6d를 참조하면, 확산 방지층(106) 상에 플러그(108) 및 제1 더미 플러그(109)를 포함하는 배선간 절연층(107)이 형성된다. 플러그(108), 제1 더미 플러그(109) 및 배선간 절연층(107)을 이루는 물질은 앞에서 상세하게 설명하였으므로 여기서는 설명을 생략한다.
배선간 절연층(107)은 CVD, 스퍼터링과 같은 PVD, ALD 등의 방법을 이용하여 형성될 수 있다. 배선간 절연층(107)에 포토레지스트 패턴(미도시)을 형성한 후 이를 마스크로 하여 배선간 절연층(107)의 노출된 부분을 소정의 깊이까지 식각하여 플러그(108) 및 제1 더미 플러그(109)를 형성하기 위한 홀을 형성할 수 있다. 이하에서, 플러그(108)를 형성하기 위한 홀은 제1 홀, 제1 더미 플러그(109)를 형성하기 위한 홀은 제2 홀로 칭한다. 상기 제1 홀은 배선간 절연층(107)에서 제1 배선(120)과 제2 배선(130)이 오버랩되지 않는 제1 영역(A)에 형성될 수 있다. 상기 제2 홀은 배선간 절연층(107)에서 제1 배선(120)과 제2 배선(130)이 오버랩되지 않는 제2 영역(B)에 형성될 수 있다.
상기 제1 홀 및 상기 제2 홀은 동일한 폭을 갖도록 형성할 수 있다. 예컨대, 상기 제1 홀 및 상기 제2 홀은, 서로 폭이 동일하도록 상기 포토레지스트 패턴을 형성한 후 이를 마스크로 하여 식각하여 형성할 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니다. 상기 제1 홀 및 상기 제2 홀은 서로 상이한 폭을 가질 수도 있다.
상기 제1 홀 및 상기 제2 홀은 동일한 깊이를 갖도록 배선간 절연층(107) 및 확산 방지층(106)을 식각하여 형성할 수 있다. 상기 제1 홀은 제1 배선(120)의 상면이 노출되는 깊이까지 식각하고, 상기 제2 홀은 제1 배선 절연층(105)의 상면이 노출되는 깊이까지 식각하여 형성할 수 있다. 또는, 상기 제1 홀 및 상기 제2 홀은 상이한 깊이를 갖도록 배선간 절연층(107) 및 확산 방지층(106)을 식각하여 형성할 수 있다. 예컨대, 상기 제2 홀은 제1 배선 절연층(105)이 소정의 깊이까지 리세스되도록 더 식각하거나, 제1 배선 절연층(105)을 관통하도록 식각하여 형성할 수 있다. 이 경우, 제1 배선간 절연층(107), 배선 절연층(105), 및 층간 절연층(103)의 물질이 서로 상이하거나 동일할 수도 있으므로, 원하는 깊이까지 식각되도록 타이밍 식각(timing etching)으로 상기 제1 홀 및 상기 제2 홀을 형성할 수도 있다.
앞서 설명한 바와 같이 단일 공정을 통해 상기 제1 홀 및 상기 제2 홀을 형성할 수도 있으나, 상기 제1 홀 및 상기 제2 홀 각각에 대한 패터닝 공정 및 식각 공정을 통해 상기 제1 홀 및 상기 제2 홀을 형성할 수도 있다.
플러그(108) 및 제1 더미 플러그(109)는, 도전성 물질을 예컨대, CVD, PVD, 또는 ALD 등의 방법으로 상기 제1 홀 및 상기 제2 홀에 매립하고, CMP 또는 에치백 등의 방법으로 평탄화 하여 형성할 수 있다.
이와 같이 반도체 소자(100)는, 배선간 콘택 플러그 형성 공정에서 수소의 이동 경로를 제공하는 더미 플러그를 함께 형성할 수 있어, 배선 공정이 모두 완료된 후에 수소 이동 경로를 형성하기 위한 부가 공정이 필요하지 않다. 따라서, 반도체 소자(100)는 앞서 설명된 얼로이 공정의 효율을 향상시키기 위한 반도체 소자로서의 제조 공정이 용이하며, 제조 비용을 저감시킬 수 있다.
도 6e를 참조하면, 배선간 절연층(107) 상에 제2 배선(130)이 형성될 수 있다. 제2 배선(130)은 앞서 설명된 제1 배선(120)과 동일한 방법으로 형성될 수 있으므로, 자세한 설명은 생략한다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자(100)의 일부 구성에 대한 레이아웃을 나타낸 개념도이다. 도 7은 도 1에 도시된 반도체 소자(100)의 일 부분과 다른 부분에서의 레이아웃을 나타내는 것으로, 복수의 비트라인(110)들, 복수의 제1 배선(120)들, 및 복수의 제2 배선(130)들의 배치 상태에 관하여는 앞에서 자세히 설명하였으므로 여기서는 설명을 생략한다.
도 7을 참조하면, 제2 배선(130)들은 제2 더미 플러그(112) 및 제3 더미 플러그(113)와 연결될 수 있다. 제2 더미 플러그(112) 및 제3 더미 플러그(113)는 제1 배선(120)들과 제2 배선(130)들이 서로 오버랩되는 영역과, 서로 오버랩되지 않는 영역의 경계에 위치할 수 있다. 즉, 제2 더미 플러그(112) 및 제3 더미 플러그(113)는, 제1 배선(120)과 제1 배선 절연층(미도시)의 경계 영역, 및 제2 배선(130)들이 오버랩되는 영역에 위치할 수 있다.
도 8a 및 도 8b는 도 7의 Ⅷ-Ⅷ 선을 따라 본 발명의 실시예에 따른 반도체 소자(100)를 절개한 단면을 나타낸 측단면도들이고, 도 8c는 도 7의 Ⅷ＇-Ⅷ＇ 선을 따라 본 발명의 일 실시예에 따른 반도체 소자를 절개한 단면을 나타낸 측단면도이다. 도 8a 및 도 8b 각각의 상기 Ⅷ-Ⅷ 부분은 반도체 소자(100)를 y 방향을 따라 절개하는 단면이고, 도 8c의 상기 Ⅷ＇-Ⅷ＇ 부분도 반도체 소자(100)를 y 방향을 따라 절개하는 단면이다. 제2 더미 플러그(112) 및 제3 더미 플러그(113)를 제외한 다른 구성은 앞에서 자세히 설명하였으므로 여기서는 설명을 생략한다.
도 7 및 도 8a를 참조하면, 반도체 소자(100)는 배선간 절연층(107) 내에 제1 배선(120)이 제2 배선(130)과 오버랩되는 배선간 절연층(107)의 영역(제1 영역(A))과, 제1 배선(120)이 제2 배선(130)과 오버랩되지 않는 배선간 절연층(107)의 영역(제2 영역(B))의 경계에 위치하는 제2 더미 플러그(112)를 포함할 수 있다. 상세하게는, 제2 더미 플러그(112)는 상기 제1 영역(A)과 상기 제2 영역(B) 모두에 걸쳐서 위치할 수 있다. 이 경우, 제2 더미 플러그(112)의 하면은 플러그(108)의 하면(108b) 및 제1 더미 플러그(109)의 하면(109b)과 동일 평면 상에 위치할 수 있다. 이에 따라, 제2 더미 플러그(112)의 하면은 제1 배선(120)과 접하는 접촉면(112b), 및 제1 배선(120)과 접촉하지 않는 비접촉면(112c)으로 구분될 수 있다. 제2 더미 플러그(112)의 하면 중 비접촉면(112c)은 제1 배선 절연층(105)의 상면과 접촉할 수 있다. 제2 더미 플러그(112)의 상면(112a)은 제2 배선(130)의 하면에 접촉할 수 있다.
도 7 및 도 8b를 참조하면, 제2 더미 플러그(112)의 하면 중 접촉면(112b)은 제1 배선(120)의 측면 및 상면과 접촉하고, 비접촉면(112c)은 반도체 층(101)을 기준으로 제1 배선(120)의 하면보다 높게 위치할 수 있다. 다시 말해, 제2 더미 플러그(112)의 비접촉면(112c)은 제1 배선 절연층(105)에 매립될 수 있다. 또는, 제2 더미 플러그(112)의 비접촉면(112c)은 제1 배선(120)의 하면과 동일 평면 상에 위치할 수도 있다.
도 7 및 도 8c를 참조하면, 반도체 소자(100)는 상기 제1 영역(A)와 상기 제2 영역(B)에 모두 걸쳐서 위치하는 제2 더미 플러그(112)와 달리, 상기 제2 영역(B)에 포함되나 상기 제1 영역(A)에 접하도록 위치하는 제3 더미 플러그(113)를 포함할 수 있다. 이 경우, 제3 더미 플러그(113)의 측면(113b)은 제1 배선(120)의 측면과 접촉하고, 제3 더미 플러그(113)의 하면(113c)은 확산 방지층(106)을 관통하도록 연장되어 노출될 수 있다. 제3 더미 플러그(113)의 하면(113c)은 반도체 층(101)을 기준으로 제1 배선(120)의 하면보다 높게 위치할 수 있다. 즉, 제3 더미 플러그(113)의 하면(113c)은 제1 배선 절연층(105)에 매립될 수 있다. 또는, 제3 더미 플러그(113)의 하면(113c)은 제1 배선(120)의 하면과 동일 평면 상에 위치하거나, 반도체 층(101)을 기준으로 제1 배선(120)의 하면보다 낮게 위치할 수도 있다.
도 8a 및 도 8b에 도시된 제2 더미 플러그(112)와 도 8c에 도시된 제3 더미 플러그(113)는, 앞에서 설명된 플러그(108) 및 제1 더미 플러그(109)의 제조 공정과 동일한 공정을 통해 형성될 수 있다. 또한, 제2 더미 플러그(112) 및 제3 더미 플러그(113)는 확산 방지층(106)으로부터 노출되는 면을 구비하여, 제1 더미 플러그(109)와 같이 수소 가스(H2)의 이동 경로를 제공할 수 있다. 따라서, 반도체 소자(100)는 상술된 얼로이 공정의 효율을 향상시킬 수 있어, 향상된 전기적 특성을 가질 수 있다. 특히, 제2 더미 플러그(112) 및 제3 더미 플러그(113)는 반도체 소자의 설계가 복잡한 경우, 수소 가스(H2)의 이동 경로를 확보하는 경우에 있어서 유리할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 일부 구성에 대한 레이아웃을 나타낸 개념도이다. 도 9는 도 1에 도시된 반도체 소자(100)의 일 부분과 다른 부분에서의 레이아웃을 나타낸다. 도 9에서는 예컨대, 반도체 소자(100)의 코어 영역(C)과 에지 영역(D) 상에서 반도체 층(미도시) 상에 형성되는 복수의 비트라인(110)들, 복수의 제1 배선(120)들, 및 복수의 제2 배선(130)들의 배치 상태를 나타낸다.
도 9를 참조하면, 상기 코어 영역(C) 상에서는, 비트라인(110)들은 각각 상기 반도체 층 상에서 x 방향인 제2 방향으로 연장되며 y 방향인 제1 방향으로 배열될 수 있다. 비트라인(110)들은 다이렉트 콘택(미도시)을 통해 상기 반도체 층에 포함되는 단위 소자(미도시)들과 전기적으로 연결될 수 있다. 또한 상기 코어 영역(C) 상에서는, 제1 배선(120)들은 각각 상기 제2 방향으로 연장되며 상기 제1 방향으로 배열될 수 있다. 상기 제1 배선(120)들은 비트라인 콘택 플러그(104)를 사이에 두고 비트라인(110)들과 서로 전기적으로 연결될 수 있다. 비트라인 콘택 플러그(104)는 제1 배선(120)들과 비트라인(110)들이 교차하는 지점에 위치할 수 있다. 그리고, 제2 배선(130)은 제1 방향으로 연장되어 배치될 수 있고, 플러그(108)를 사이에 두고 제1 배선(120)들과 서로 전기적으로 연결될 수 있다. 또한, 제2 배선(130)은 제1 더미 플러그(109)와 연결될 수 있다. 제1 더미 플러그(109)는 제2 배선(130)과 제1 배선(120)들이 서로 오버랩되지 않는 영역에 위치할 수 있다.
한편, 에지 영역(D)에서는, 비트라인(110)들이 형성되지 않을 수 있고, 제1 배선(120)과 제2 배선(130)은 제1 방향으로 동일하게 연장되어 배치될 수 있다. 제1 배선(120)과 제2 배선(130)이 서로 오버랩되는 영역에서는, 제1 배선(120)과 제2 배선(130)은 플러그(108)를 사이에 두고 전기적으로 연결될 수 있다. 제1 배선(120)과 제2 배선(130)이 서로 오버랩되지 않는 영역에서는, 제2 배선(130)에만 제1 더미 플러그(109)가 연결될 수 있다.
도 10은 도 9의 Ⅹ-Ⅹ 선과 Ⅹ＇-Ⅹ＇ 선을 따라 본 발명의 일 실시예에 따른 반도체 소자(100)를 절개한 단면을 나타낸 측단면도들이다. 도 10에서 상기 Ⅹ-Ⅹ 부분은 상기 에지 영역(D)에서 반도체 소자(100)를 x 방향을 따라 절개하는 단면이고, 상기 Ⅹ＇-Ⅹ＇ 부분은 상기 에지 영역(D)에서 반도체 소자(100)를 y 방향을 따라 절개하는 단면이다. 이하에서는, 상기 코어 영역(C)에서의 구성들은 도 1 및 도 2에 대한 설명부분에서 자세히 설명한 구성과 대응되므로 여기서는 설명을 생략하고, 상기 에지 영역(D)에서의 플러그(108) 및 제1 더미 플러그(109)를 중심으로 설명한다.
도 9 및 도 10을 참조하면, 상기 에지 영역(D)에서 플러그(108)는 배선간 절연층(107) 내에서 제1 배선(120)이 제2 배선(130)과 오버랩되는 영역인 제1 영역(A)에 위치할 수 있다. 플러그(108)는, 상면(108a)이 제2 배선(130)의 하면에 접촉하고 배선간 절연층(107) 및 확산 방지층(106)을 관통하도록 연장되어 하면(108b)이 제1 배선(120)의 상면에 접촉할 수 있다. 상기 에지 영역(D)에서 제1 더미 플러그(109)는, 배선간 절연층(107) 내에서 제1 배선(120)이 제2 배선(130)과 오버랩(overlap)되지 않는 영역인 제2 영역(B)에 위치할 수 있다. 제1 더미 플러그(109)는, 상면(109a)이 제2 배선(130)의 하면에 접촉하고 배선간 절연층(107) 및 확산 방지층(106)을 관통하도록 연장되어 하면(109b)이 제1 배선 절연층(105)의 상면에 접촉할 수 있다.
상기 에지 영역(D)에서 플러그(108) 및 제1 더미 플러그(109)는, 수평방향으로 연장되는 라인 형상(line shape)으로 형성될 수 있다. 다시 말해, 플러그(108) 및 제1 더미 플러그(109)는, 제1 배선(120) 및 제2 배선(130)이 연장되는 상기 제1 방향으로 연장되도록 형성될 수 있다. 라인 형상의 제1 더미 플러그(109)는 하면(109b)이 확산 방지층(106)으로부터 노출되므로, 수소 가스(H2)의 이동 경로를 제공할 수 있다. 따라서, 반도체 소자(100)는 상술된 얼로이 공정의 효율을 향상시킬 수 있어, 향상된 전기적 특성을 가질 수 있다.
한편, 앞서 설명된 바와 같이 상기 에지 영역(D)에서 제1 더미 플러그(109)는 제1 배선 절연층(105), 층간 절연층(103)에 매립되도록 형성될 수 있고, 더 연장되어 반도체 층(101)에 매립되도록 형성될 수도 있다. 또한, 상기 에지 영역(D)에서는, 제1 더미 플러그(109)외에 제2 더미 플러그(112, 도 7, 도 8a, 및 도 8b 참조) 또는 제3 더미 플러그(113, 도 7 및 도 8c 참조)가 상기 제1 영역(A)과 상기 제2 영역(B)의 경계에서, 상기 제1 방향으로 연장되는 라인 형상으로 형성될 수도 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자(200)의 일부 구성에 대한 레이아웃을 나타낸 개념도이다. 도 11은 도 1에 도시된 반도체 소자(200)의 일 부분에 대한 레이아웃에서 제3 배선(240)이 추가된 레이아웃을 나타낸다. 복수의 비트라인(210)들, 복수의 제1 배선(220)들, 복수의 제2 배선(230)들, 비트라인 콘택 플러그(204), 제1 플러그(208), 및 제1 더미 플러그(209)에 대응되는 구성에 대하여는 도 1에서 자세히 설명하였으므로 여기서는 설명을 생략한다.
도 11을 참조하면, 반도체 층(미도시) 상에 비트라인(210)들, 제1 배선(220)들, 및 제2 배선(230)들이 순차적으로 형성되고, 제2 배선(230)들 및 제2 배선 절연층(미도시) 상에서 제3 배선(240)들은 각각 x 방향인 제2 방향으로 연장되며, y 방향인 제1 방향으로 배열될 수 있다. 제3 배선(240)들은 제2 플러그(214)를 사이에 두고 제2 배선(230)들과 서로 전기적으로 연결될 수 있다. 제2 플러그(214)들은 제2 배선(230)들, 제1 배선(220)들 및 비트라인(210)들이 교차하는 지점에 위치할 수 있다. 예컨대, 제2 플러그(214)는 비트라인 콘택 플러그(204) 및 제1 플러그(208)의 위치에 대응하는 지점에 위치할 수 있다.
제3 배선(240)들은 제2 더미 플러그(215)와 연결될 수 있다. 제2 더미 플러그(215)는 제3 배선(240)들, 제2 배선(230)들 및 제1 배선(220)들이 서로 오버랩되지 않는 영역에 위치할 수 있다. 즉, 제2 더미 플러그(215)는, 제1 배선(220)들을 상호 분리하는 제1 배선 절연층(미도시), 제2 배선(230)들을 상호 분리하는 제2 배선 절연층(미도시), 및 제3 배선(240)들이 오버랩되는 영역에 위치할 수 있다.
도 12는 도 11의 ⅩⅡ-ⅩⅡ 선과 ⅩⅡ＇-ⅩⅡ＇ 선을 따라 본 발명의 일 실시예에 따른 반도체 소자(200)를 절개한 단면을 나타낸 측단면도이다. 도 11에서 상기 ⅩⅡ-ⅩⅡ 부분은 반도체 소자(200)를 y축 방향에 대하여 45도 각을 이루는 방향을 따라 절개하는 단면이고, 상기 ⅩⅡ＇-ⅩⅡ＇ 부분은 반도체 소자(100)를 x 방향을 따라 절개하는 단면이다. 반도체 층(201), 비트라인(210), 비트라인 절연층(202), 층간 절연층(203), 비트라인 콘택 플러그(204), 제1 배선(220), 제1 배선 절연층(205), 제1 확산 방지층(206), 제1 플러그(208), 제1 더미 플러그(209), 제1 배선간 절연층(207), 제2 배선(230) 및 제2 배선 절연층(211)에 대응되는 구성에 대하여는 도 1 및 도 2에서 자세히 설명하였으므로 여기서는 설명을 생략한다.
도 11 및 도 12를 참조하면, 제2 배선(230) 및 제2 배선 절연층(211) 상에 제2 확산 방지층(212)이 형성될 수 있다. 제2 확산 방지층(212)은 제1 확산 방지층(206)과 같이, 반도체 소자 제조 공정에서 제2 배선(230)을 구성하는 금속 물질의 확산을 방지하는 층으로, 제2 배선(230) 및 제2 배선 절연층(211)의 상면을 덮도록 형성될 수 있다. 도 12에 도시되지는 않았으나 제2 확산 방지층(212) 또한 제2 배선(230) 및 제2 배선 절연층(211)의 하면을 덮도록 형성될 수도 있다. 제2 확산 방지층(212)은 단일 층 또는 복수 층으로 형성될 수 있고, 앞서 설명한 제1 확산 방지층(206)을 구성할 수 있는 물질들로 형성될 수 있다.
제2 확산 방지층(212) 상에 제2 플러그(214) 및 제2 더미 플러그(215)를 포함하는 제2 배선간 절연층(213)이 형성될 수 있고, 제2 배선간 절연층(213) 상에 제3 배선(240)이 형성될 수 있다.
제2 플러그(214)는 제1 배선(120), 제2 배선(130) 및 제3 배선(240)이 서로 오버랩되는 제2 배선간 절연층(213) 내의 영역(제1 영역(A＇))에 위치할 수 있다. 제2 플러그(214)는, 상면(214a)이 제3 배선(240)의 하면에 접촉하고, 제2 배선간 절연층(213) 및 제2 확산 방지층(212)을 관통하도록 연장되어 하면(214b)이 제2 배선(230)의 상면에 접촉할 수 있다. 제2 플러그(214)는 앞서 설명한 제1 플러그(208)를 구성할 수 있는 물질들로 형성될 수 있다. 제2 플러그(214)의 폭은 제1 플러그(208)의 폭과 같거나 더 넓을 수 있다.
제2 더미 플러그(215)는 제1 배선(220), 제2 배선(230), 및 제3 배선(240)이 서로 오버랩(overlap)되지 않는 제2 배선간 절연층(217) 내의 영역(제2 영역(B＇))에 위치할 수 있다. 상기 제2 영역(B＇)은 제2 배선간 절연층(213)을 기준으로 제2 배선간 절연층(213)의 하측에서 제1 배선(220) 및 제2 배선(230)이 존재하지 않고, 제2 배선간 절연층(213)의 상측에서 제3 배선(240)이 존재하는 모든 영역에 해당할 수 있다. 상기 제2 영역(B＇)은 반도체 소자(200)의 일부 영역에 국한되지 않는다.
제2 더미 플러그(215)의 하면(215b)은 제1 플러그(208)의 하면(208b) 및 제1 더미 플러그(209)의 하면(209b)과 동일 평면 상에 위치할 수 있고, 제2 더미 플러그(215)의 하면(215b)은 제1 배선(220) 및 제2 배선(230)에 접촉하지 않을 수 있다. 즉, 제2 더미 플러그(215)는, 상면(215a)이 제3 배선(240)의 하면에 접촉하고, 제2 배선간 절연층(213) 및 제2 확산 방지층(212), 제1 배선간 절연층(207) 및 제1 확산 방지층(206)을 관통하도록 연장되고, 하면(215b)이 제1 배선 절연층(205)의 상면에 접촉할 수 있다. 제2 더미 플러그(215)는 상술된 제2 플러그(214)와 동일한 물질로 이루어질 수 있다.
도 12에서는 제2 더미 플러그(215)가 제2 플러그(214)와 동일한 폭을 가지는 것으로 나타내었으나, 본 발명의 개념은 이에 한정되는 것은 아니다. 제2 더미 플러그(215)는 제2 플러그(214)와 상이한 폭을 가질 수도 있다. 또한, 제2 더미 플러그(215)는 다양한 형태의 단면을 가질 수 있다. 또한, 제2 더미 플러그(215)는 도 4a 및 도 4b에 도시된 더미 플러그의 실시예들과 같이, 제1 확산 방지층(206)을 관통하도록 더 연장되어 제1 배선 절연층(205), 층간 절연층(203), 비트라인 절연층(202) 또는 반도체 층(201)에 매립될 수도 있다.
한편, 반도체 소자(200)에서는, 제2 더미 플러그(215) 및 제1 배선간 절연층(207) 내의 제2 영역(B)에 위치하는 제1 더미 플러그(209) 외에도, 도 8a 내지 도 8c에 도시된 더미 플러그의 실시예들과 같이 상기 제1 영역(A＇)과 상기 제2 영역(B＇)의 경계에 위치하는 더미 플러그(미도시)들을 더 구비할 수도 있다.
따라서, 반도체 소자(200)는, 제1 확산 방지층(206)과 제2 확산 방지층(212)으로 인해 앞서 설명된 얼로이 공정 시 수소 가스(H2)의 이동이 제한되더라도, 수소 가스(H2)의 이동 경로를 제공하는 제2 더미 플러그(215)를 구비함으로써 상기 얼로이 공정의 효율을 향상시킬 수 있다. 이에 따라 반도체 소자(200)는 상기 얼로이 공정을 통해 전기적 특성이 향상될 수 있다. 또한, 제2 더미 플러그(215)를 통해 수소 가스(H2)의 이동 경로를 확보할 수 있어, 공정 온도 및 압력을 변화시켜 고밀도의 수소 가스(H2)를 제공하지 않아도 되기 때문에, 반도체 소자(200)는 배선 신뢰성 또한 향상될 수 있다. 또한, 제2 더미 플러그(215)는 최상위 층 배선과 차상위 층 배선을 연결하는 제2 플러그(214) 형성 공정에서 함께 형성할 수 있어, 제조 공정이 용이하며, 제조 비용을 저감 시킬 수 있다.
한편, 본 발명의 개념은, 4층 이상의 배선들이 배선간 절연층과 교호로 형성되고 각 층 사이에 확산 방지층이 개재되는 경우에도 적용될 수 있다. 즉, 메탈 콘택 형성 시에, 상기 배선들이 서로 오버랩되지 않는 영역에서 최상측의 확산 방지층으로부터 최하측의 확산 방지층을 관통하여 하면이 노출되도록 더미 플러그를 형성할 수 있다. 또한 본 발명의 개념은 앞에서 개별적으로 설명된 실시예들에 따른 더미 플러그들이 각각 하나의 반도체 소자에 포함되는 것으로 한정되는 것은 아니다. 상술된 실시예 들에 따른 더미 플러그들이 적어도 하나 이상의 조합으로 하나의 반도체 소자에 포함되도록, 다양한 더미 플러그들을 하나의 반도체 소자에 형성할 수도 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 메모리 모듈(300)의 평면도이다.
상기 메모리 모듈(300)은 인쇄회로 기판(310) 및 복수의 반도체 패키지(320)를 포함할 수 있다.
복수의 반도체 패키지(320)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 특히, 복수의 반도체 패키지(320)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 더미 플러그를 포함하는 반도체 소자들 중에서 선택되는 적어도 하나의 반도체 소자를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 모듈(300)은 인쇄회로 기판의 한쪽 면에만 복수의 반도체 패키지(320)를 탑재한 SIMM (single in-lined memory module), 또는 복수의 반도체 패키지(320)가 양면에 배열된 DIMM (dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(300)은 외부로부터의 신호들을 복수의 반도체 패키지(320)에 각각 제공하는 AMB (advanced memory buffer)를 갖는 FBDIMM (fully buffered DIMM)일 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 메모리 카드(400)의 개략도이다.
상기 메모리 카드(400)는 제어기(410)와 메모리(420)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(410)에서 명령을 내리면, 메모리(420)는 데이터를 전송할 수 있다.
상기 메모리(420)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 특히, 메모리(420)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 더미 플러그를 포함하는 반도체 소자들 중에서 선택되는 적어도 하나의 반도체 소자를 포함할 수 있다.
상기 메모리 카드(400)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card, SM), 씨큐어 디지털 카드 (secure digital card, SD), 미니-씨큐어 디지털 카드 (mini-secure digital card, 미니 SD), 및 멀티미디어 카드 (multimedia card, MMC) 등와 같은 다양한 메모리 카드를 구성할 수 있다.
도 15는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 시스템(500)의 개략도이다.
상기 시스템(500)에서, 프로세서(510), 메모리(520), 및 입/출력 장치(530)는 버스(540)를 이용하여 상호 데이터 통신할 수 있다.
상기 시스템(500)의 메모리(520)는 RAM (random access memory) 및 ROM (read only memory)을 포함할 수 있다. 또한, 상기 시스템(500)은 플로피 디스크 드라이브 (floppy disk drive) 및 CD (compact disk) ROM 드라이브와 같은 주변 장치(550)를 포함할 수 있다.
상기 메모리(520)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 특히, 상기 메모리(520)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 더미 플러그를 포함하는 반도체 소자들 중에서 선택되는 적어도 하나의 반도체 소자를 포함할 수 있다.
상기 메모리(520)는 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있다.
상기 시스템(500)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk, SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상에서 살펴본 바와 같이 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
100, 200: 반도체 소자 101, 201: 반도체 층
108, 208, 214: 플러그 109, 112, 113, 209, 215: 더미 플러그
110, 210: 비트라인 120, 130, 220, 230, 240: 배선
300: 메모리 모듈 400: 메모리 카드
500: 시스템
108, 208, 214: 플러그 109, 112, 113, 209, 215: 더미 플러그
110, 210: 비트라인 120, 130, 220, 230, 240: 배선
300: 메모리 모듈 400: 메모리 카드
500: 시스템
Claims (10)
- 적어도 하나 이상의 단위 소자를 포함하는 반도체 층;
상기 반도체 층 상에 위치하고, 상기 단위 소자들과 전기적으로 연결되는 제1 배선;
상기 제1 배선 상에 위치하는 확산 방지층;
상기 확산 방지층 상에 위치하는 배선간 절연층;
상기 배선간 절연층의 제1 영역 내에 위치하고, 상기 확산 방지층을 관통하도록 연장되고, 하면이 상기 제1 배선과 접촉하는 플러그; 및
상기 배선간 절연층의 제2 영역 내에 위치하고, 상기 확산 방지층을 관통하도록 연장되고, 하면이 상기 제1 배선과 접촉하지 않도록 상기 제1 배선으로부터 이격되는 제1 더미 플러그;를 포함하는 반도체 소자. - 제1 항에 있어서,
상기 배선간 절연층 상에 위치하고, 상기 플러그의 상면 및 상기 제1 더미 플러그의 상면과 접촉하는 제2 배선;을 더 포함하고,
상기 배선간 절연층의 제1 영역은, 상기 제1 배선과 상기 제2 배선이 오버랩(overlap)되는 영역이고,
상기 배선간 절연층의 제2 영역은, 상기 제1 배선과 상기 제2 배선이 오버랩되지 않는 영역인 것을 특징으로 하는 반도체 소자. - 제1 항에 있어서,
상기 제1 더미 플러그는, 외부로부터 상기 반도체 층으로 공급되는 수소의 이동 경로를 제공하는 것을 특징으로 하는 반도체 소자. - 제1 항에 있어서,
상기 제1 더미 플러그의 하면은, 상기 플러그의 하면과 동일 평면(coplanar) 상에 위치하는 것을 특징으로 하는 반도체 소자. - 제1 항에 있어서,
상기 제1 더미 플러그의 하면은, 상기 반도체 층을 기준으로 상기 플러그의 하면에 비하여 낮게 위치하고, 상기 제1 배선의 하면에 비하여 높게 위치하는 것을 특징으로 하는 반도체 소자. - 제1 항에 있어서,
상기 제1 더미 플러그의 하면은, 상기 반도체 층을 기준으로 상기 제1 배선의 하면에 비하여 낮게 위치하는 것을 특징으로 하는 반도체 소자. - 제1 항에 있어서,
상기 배선간 절연층의 상기 제1 영역 및 상기 제2 영역의 경계에 위치하고, 상기 확산 방지층을 관통하도록 연장되고, 하면이 상기 제1 배선과 접촉하는 접촉면 및 상기 제1 배선과 접촉하지 않는 비접촉면으로 구분되는 제2 더미 플러그;를 더 포함하는 것을 특징으로 하는 반도체 소자. - 제1 항에 있어서,
상기 배선간 절연층의 상기 제1 영역 및 상기 제2 영역의 경계에 위치하고, 상기 확산 방지층을 관통하도록 연장되어 하면이 노출되고, 측면이 상기 제1 배선의 측면과 접촉하는 제3 더미 플러그;를 더 포함하는 것을 특징으로 하는 반도체 소자. - 적어도 하나 이상의 단위 소자를 포함하는 반도체 층;
상기 반도체 층 상에 위치하고, 상기 단위 소자들과 전기적으로 연결되는 제1 배선;
상기 제1 배선 상에 위치하는 제1 확산 방지층;
상기 제1 확산 방지층 상에 위치하는 제1 배선간 절연층;
상기 제1 배선간 절연층 상에 위치하는 제2 배선;
상기 제2 배선 상에 위치하는 제2 확산 방지층;
상기 제2 확산 방지층 상에 위치하는 제2 배선간 절연층;
상기 제1 배선간 절연층의 제1 영역 내에 위치하고, 상기 제1 확산 방지층을 관통하도록 연장되고, 하면이 상기 제1 배선과 접촉하고 상면이 상기 제2 배선과 접촉하는 제1 플러그;
상기 제2 배선간 절연층의 제1 영역 내에 위치하고, 상기 제2 확산 방지층을 관통하도록 연장되고, 하면이 상기 제2 배선과 접촉하는 제2 플러그; 및
상기 제2 배선간 절연층의 제2 영역 내에 위치하고, 상기 제2 확산 방지층을 관통하도록 연장되고, 하면이 상기 제2 배선과 접촉하지 않도록 상기 제2 배선으로부터 이격되는 제1 더미 플러그;를 포함하는 반도체 소자. - 제9 항에 있어서, 상기 제1 더미 플러그는, 상기 제1 확산 방지층을 관통하하도록 더 연장되는 것을 특징으로 하는 반도체 소자.
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