KR20170103243A - 반도체 소자 - Google Patents

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Abstract

본 발명에서는 반도체 소자가 개시된다. 본 발명의 일 실시예에 따른 반도체 소자는 기판; 상기 기판 상에 형성되고 수소 이온을 포함하고 있는 수소 제공 절연층; 상기 기판 상에 형성되고 제1 배선 및 제2 배선을 포함하는 제1 레벨층; 제3 배선을 포함하고, 상기 기판으로부터 상기 제1 레벨층과 다른 레벨에 형성되는 제2 레벨층; 상기 제1 레벨층과 상기 제2 레벨층 사이에 형성되는 층간 절연막; 상기 제3 배선과 접하도록 형성되는 확산 방지층; 상기 층간 절연막을 관통하여 상기 제2 배선 및 상기 제3 배선을 전기적으로 연결하는 콘택 플러그; 및 상기 층간 절연막을 관통하여 상기 제1 레벨층 및 제2 레벨층과 접촉하고, 상기 확산 방지층과 이격 되며, 수소 이온의 이동 경로를 제공하는 더미 콘택 플러그를 포함한다.

Description

반도체 소자{Semiconductor Device}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로서, 더욱 구체적으로는 수소 이동 경로를 제공하는 더미 콘택 플러그를 포함하는 반도체 소자에 관한 것이다.
반도체 소자의 고집적화에 따라 반도체 소자의 설계 및 제조 공정이 복잡해지고 미세화 되면서 기판의 손상을 야기시키고 있다. 이로 인하여 기판을 이루는 실리콘 등의 댕글링 본드(dangling bond)가 증가하게 되고 이는 전자의 누설 전류의 소스가 되어 누설 전류 발생의 원인이 될 수 있다. 반도체 소자의 동작 속도 및 리프레시(refresh) 특성을 개선하기 위한 기술이 필요하다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 수소의 이동 경로를 확보하고 기판의 손상을 억제하여 리프레시 특성이 개선된 반도체 소자를 제공하는 데 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상에 따른 반도체 소자는 기판; 상기 기판 상에 형성되고 수소 이온을 포함하고 있는 수소 제공 절연층; 상기 기판 상에 형성되고 제1 배선 및 제2 배선을 포함하는 제1 레벨층; 제3 배선을 포함하고, 상기 기판으로부터 상기 제1 레벨층과 다른 레벨에 형성되는 제2 레벨층; 상기 제1 레벨층과 상기 제2 레벨층 사이에 형성되는 층간 절연막; 상기 제3 배선과 접하도록 형성되는 확산 방지층; 상기 층간 절연막을 관통하여 상기 제2 배선 및 상기 제3 배선을 전기적으로 연결하는 콘택 플러그; 및 상기 층간 절연막을 관통하여 상기 제1 레벨층 및 상기 제2 레벨층과 접촉하고, 상기 확산 방지층과 이격 되며, 수소 이온의 이동 경로를 제공하는 더미 콘택 플러그; 를 포함하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제2 레벨층은 상기 기판으로부터 상기 제1 레벨층보다 높은 층에 형성되고 상기 수소 제공 절연층은 상기 기판으로부터 상기 제2 레벨층보다 높은 층에 형성되는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 더미 콘택 플러그의 하면은 상기 제1 배선과 접촉하는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 더미 콘택 플러그의 상면은 상기 기판을 기준으로 상기 콘택 플러그의 상면보다 낮게 형성되는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 확산 방지층은 상기 제3 배선의 하면 및 측면을 덮는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 확산 방지층은 질화물로 구성된 절연 물질을 포함하고 있고, 상기 제2 레벨층의 적어도 일부 표면과 접하도록 형성될 수 있으며, 상기 더미 콘택 플러그는 상기 확산 방지층을 관통하여 형성되는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 수소 제공 절연층은 산화물을 포함하고, 상기 수소 제공 절연층 상에 질화물을 포함하는 패시베이션 막을 더 포함하는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제1 레벨층은 상기 기판으로부터 상기 제2 레벨층보다 높은 층에 형성되고 상기 수소 제공 절연층은 상기 기판으로부터 상기 제1 레벨층보다 높은 층에 형성되는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 더미 콘택 플러그의 상면은 상기 제2 배선과 접촉하는 것을 특징으로 하는 반도체 소자일 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 적어도 하나의 단위 소자가 형성된 기판; 상기 기판 상에 형성되고, 적어도 하나의 제1 배선을 포함하는 제1 레벨층; 상기 제1 레벨층 상에 형성되고, 수소 이온을 포함하고 있는 수소 제공 절연층; 상기 기판에 형성된 단위 소자 및 상기 제1 배선을 전기적으로 연결하는 제1 콘택 플러그; 및 상기 제1 배선에 접촉하고, 상기 기판에 접촉하는 적어도 하나의 제1 더미 콘택 플러그를 포함하고, 상기 적어도 하나의 제1 더미 콘택 플러그는 상기 기판의 단위 소자와 전기적으로 분리되어 전기적으로 플로팅 되며, 수소 이온의 이동 경로를 제공하는 것을 특징으로 하는 반도체 소자를 제공할 수 있다.
일부 실시예들에서, 상기 기판은 셀 어레이 영역과 주변 회로 영역을 포함하고, 상기 적어도 하나의 제1 더미 콘택 플러그는 복수로 구성되며, 상기 복수의 제1 더미 콘택 플러그 중 일부는 상기 주변 영역 내의 활성 영역과 접촉하는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제1 레벨층과 상기 기판 사이에는 제1 층간 절연막이 형성되고, 상기 적어도 하나의 제1 더미 콘택 플러그 및 상기 제1 콘택 플러그는 상기 제1 층간 절연막을 관통하는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 적어도 하나의 제1 배선에 접하도록 형성되는 확산 방지층을 더 포함하는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제1 레벨층과 상기 수소 제공 절연층 사이에 형성되고, 적어도 하나의 제2 배선을 포함하는 제2 레벨층; 상기 제1 레벨층과 상기 제2 레벨층 사이에 형성되는 제2 층간 절연막; 및 상기 적어도 하나의 제1 배선과 상기 적어도 하나의 제2 배선을 전기적으로 연결하는 제2 콘택 플러그;를 더 포함하는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제2 층간 절연막을 관통하여 상기 제1 레벨층 및 제2 레벨층과 접촉하고, 전기적으로 플로팅 되는 제2 더미 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자일 수 있다.
본 발명의 일실시예들에 따른 반도체 소자를 이용하면, 더미 콘택 플러그가 수소의 이동 경로의 역할을 하게 되어 기판 내의 댕글링 본드와 수소가 결합할 수 있다. 따라서 댕글링 본드의 결함을 해소할 수 있어 반도체 소자의 리프레시 특성이 개선될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 일부 구성에 대한 레이아웃(latout)을 나타낸 개념도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 소자들을 나타낸 측단면도들로서, 도 1의 Ⅰ-Ⅰ’선을 따라 자른 측단면도들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 측단면도로서, 더미 콘택 플러그의 상면의 높이와 콘택 플러그의 상면의 높이를 나타낸 측단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 측단면도이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서에 따라 나타낸 측단면도들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 측단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 측단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 측단면도로서, 도 1의 Ⅱ-Ⅱ’선을 따라 자른 측단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 측단면도이다.
도 10a 내지 도 10e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서에 따라 나타낸 측단면도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 측단면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 측단면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 측단면도이다.
도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함하는 시스템이다.
도 15는 본 발명의 기술적 사상에 듸한 실시예들에 따른 반도체 소자를 포함하는 메모리 카드이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 포함한다(comprise) 및/또는 포함하는(comprising)은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 일부 구성에 대한 레이아웃(latout)을 나타낸 개념도이다.
도 1에서는 설명의 편의를 위해 반도체 소자의 일 부분에서 기판 상에 형성되는 일부의 배선들의 배치 상태가 도시되고 있다. 도 1을 참조하면, 본 발명의 일 실시에에 따른 반도체 소자(100)은 y축 방향인 제1 방향으로 연장되고, x축 방향인 제2 방향으로 나열되는 배선들(M1, M2)이 형성된 제1 레벨층(110) 및 상기 제2 방향으로 연장되고, 상기 제1 방향으로 나열되는 배선들이 형성된 제2 레벨층(120)을 포함할 수 있다. 이 때, 상기 제1 레벨층(110)과 상기 제2 레벨층(120)은 기판으로부터 다른 레벨에 형성된다. 상기 제1 및 제2 방향은 서로 수직한 경우를 나타내었으나, 이에 한정되는 것은 아니며 서로 다른 방향인 것을 의미한다.
상기 제1 레벨층(110)에 형성된 배선과 상기 제2 레벨층(120)에 형성된 배선을 전기적으로 연결하는 콘택 플러그(132)가 형성될 수 있다. 또한, 상기 제1 레벨층 및 제2 레벨층과 접촉하고, 전기적으로는 플로팅(floating)되는 더미 콘택 플러그(134)가 형성될 수 있다. 상기 더미 콘택 플러그(134)는 상기 제1 레벨층(110)에 형성된 배선과 접촉할 수 있고, 상기 제2 레벨층(120)에 형성된 배선과 접촉할 수도 있다.
도 1에서는 콘택 플러그(132) 및 더미 콘택 플러그(134)의 평면 형상이 사각형인 경우를 도시하였으나, 이에 한정되는 것은 아니다. 또한, 제1 레벨층 및 제2 레벨층 상에 형성된 배선들이 각각 동일한 선폭과 상호 간 동일한 간격을 갖는 것으로 도시하였으나, 이에 한정되는 것은 아니다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 소자들을 나타낸 측단면도들로서, 도 1의 Ⅰ-Ⅰ’선을 따라 자른 측단면도들이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100A)는 기판(10), 제1 레벨층(110), 제2 레벨층(120), 층간 절연막(130) 및 수소 제공 절연층(140)을 포함할 수 있다.
또한, 상기 반도체 소자(100A)는 확산 방지층(124a), 콘택 플러그(132) 및 더미 콘택 플러그(134)를 포함할 수 있다. 이때, 상기 더미 콘택 플러그(134)는 상기 확산 방지층(124a)과 이격 되며, 수소 이온의 이동 경로를 제공할 수 있다.
상기 기판(10)은 반도체 웨이퍼로서, 실리콘(Si)을 포함할 수 있다. 일부 실시예들에서, 상기 기판(10)은 게르마늄(Ge)과 같은 반도체 원소, 또는 실리콘 카바이드(SiC), 갈륨 아세나이드(GaAs), 인듐 아세나이드(InAs), 및 인듐 포스파이드(InP)와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 기판(10)은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들면, 상기 기판(10)은 BOX(buried oxide layer)을 포함할 수 있다. 일부 실시예들에서, 상기 기판(10)은 도전 영역, 예를 들면 불순물이 도핑이 된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 기판(10)은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
상기 기판(10) 상에는 제1 레벨층(110), 층간 절연막(130), 제2 레벨층(120) 및 수소 제공 절연층(140)이 순차적으로 형성될 수 있다. 상세한 제조 방법은 후술하는 도 5a 내지 도 5g에서 설명할 것이다.
상기 제1 레벨층(110)은 상기 기판(10) 상에 형성되고, 제1 배선(112) 및 제2 배선(114)을 포함할 수 있다. 상기 제1 배선(112) 및 제2 배선(114)은 금속 물질, 예컨대 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 및 티타늄-알루미늄-질화물(TiAlN)으로 구성되는 군으로부터 선택되는 하나 또는 이들의 조합으로 형성될 수 있다. 상기 제2 배선(114)은 콘택 플러그(132)에 의해 상기 제2 레벨층(120)의 제3 배선(122)과 전기적으로 연결될 수 있다. 상기 제1 레벨층(110)에서 상기 제1 배선(112) 및 제2 배선(114)을 제외한 부분은 후술하는 층간 절연막(130) 또는 수소 제공 절연층(140)과 동일한 물질로 이루어질 수 있다.
상기 제2 레벨층(120)은 제3 배선(122)을 포함하고, 상기 기판(10)으로부터 상기 제1 레벨층(110)보다 높은 층에 형성될 수 있다. 상기 제3 배선(122)은 전술한 제1 배선(112) 및 제2 배선(114)과 동일한 물질로 형성될 수 있다. 또한, 상기 제2 레벨층(120)에서 상기 제3 배선(122)을 제외한 부분은 후술하는 층간 절연막(130) 또는 수소 제공 절연층(140)과 동일한 물질로 이루어질 수 있다. 도시된 바에 따르면, 상기 제1 배선(112), 상기 제2 배선(114) 및 상기 제3 배선(122)의 단면의 폭이 동일하나, 이에 제한받지 않으며 상이할 수 있다.
상기 층간 절연막(130)은 상기 제1 레벨층(110)과 상기 제2 레벨층(120) 사이에 형성될 수 있다. 상기 층간 절연막(130)은 단일 층 또는 복수 층으로 형성될 수 있다. 일반적으로 상기 층간 절연막(130)은 산화물을 포함할 수 있다. 상기 층간 절연막(130)은 BPSG (boro-phospho-silicate glass), TOSZ (tonen silazene), USG (undoped silicate glass), SOG (spin-on glass), FOX (flowable oxide), TEOS (tetraethylortho silicate), HDP CVD (high density plasma chemical vapor deposition) 산화물, 또는 HSQ(hydrogen silisesquioxane) 등을 사용하여 형성될 수 있다.
상기 수소 제공 절연층(140)은 상기 기판(10) 상에 형성되고 수소 이온을 포함할 수 있다. 상기 수소 제공 절연층(140)은 상기 기판(10)으로부터 상기 제2 레벨층(120)보다 높은 층에 형성될 수 있다. 수소 제공 절연층(140)은 수소를 포함하는 절연 물질, 예컨대 HSQ(hydrogen silisesquioxane), TEOS (tetraethylortho silicate) 또는 HDP CVD (high density plasma chemical vapor deposition) 산화물 등을 사용하여 형성될 수 있다. 수소 제공 절연층(140)은 수소 이온을 제공하고, 상기 더미 콘택 플러그(134) 등을 통하여 수소 이온이 상기 기판(10)으로 이동할 수 있도록 돕는 역할을 할 수 있다.
상기 확산 방지층(124a)는 상기 제3 배선(122)과 접하도록 형성될 수 있다. 상기 확산 방지층(124a)은 반도체 소자 제조 공정에서 제3 배선(122)을 구성하는 금속 물질의 확산을 방지하는 층으로, 상기 제3 배선(122)의 상면(122a)을 덮도록 형성될 수 있다. 상기 확산 방지층(124a)은 티타늄(Ti), 탄탈튬(Ta)과 같은 금속 또는 티타늄 질화물(TiN), 탄탈튬 질화물(TaN), 코발트 질화물(CoN)와 같은 질화물로 구성되는 군으로부터 선택되는 하나 또는 이들의 조합으로 형성될 수 있다. 그러나 이들에 제한 되는 것은 아니다. 상기 확산 방지층(124a)는 상기 수소 제공 절연층(140)으로부터 제공되는 수소 이온의 흐름을 방해할 수 있다.
상기 콘택 플러그(132)는 상기 층간 절연막(130)을 관통하여 상기 제2 배선(114) 및 상기 제3 배선(122)을 전기적으로 연결할 수 있다. 상기 콘택 플러그(132)는 도전성 물질, 예를 들어 알루미늄(Al), 구리(Cu), 알루미늄-구리(Al-Cu) 합금, 텅스텐 실리사이드(WSi), 티타늄 텅스텐화물(TiW), 탄탈륨(Ta), 몰리브덴(Mo), 텅스텐(W), 도핑된 폴리 실리콘 또는 이들의 조합으로 이루어질 수 있다. 상기 콘택 플러그(132)는 다양한 형태의 단면을 가질 수 있다.
상기 더미 콘택 플러그(134)는 상기 층간 절연막(130)을 관통하여 상기 제1 레벨층(110) 및 상기 제2 레벨층(120)과 접촉할 수 있다. 이 때, 상기 더미 콘택 플러그(134)의 하면은 상기 제1 배선(112)와 접촉할 수 있다. 다만, 이에 한정되는 것은 아니며, 상기 제2 레벨층(120)에 형성된 배선들과 접촉하지 않을 수 있다. 따라서, 상기 더미 콘택 플러그(134)는 전기적으로 플로팅될 수 있다.
상기 더미 콘택 플러그(134)는 상기 확산 방지층(124a)과 이격될 수 있다. 수소 이온의 이동이 상기 확산 방지층(124a)으로 인하여 방해 받을 수 있으므로 상기 확산 방지층(124a)과 이격되도록 형성된 상기 더미 콘택 플러그(134)가 새로운 수소 이온의 이동 경로를 제공할 수 있다.
상기 더미 콘택 플러그(134)는 상기 콘택 플러그(132)와 동일한 물질로 형성될 수 있다. 상기 더미 콘택 플러그(134) 및 상기 콘택 플러그(132)는 동일한 폭을 가지는 것으로 도시되었으나, 이에 한정되는 것은 아니며, 상이한 폭을 가질 수도 있다. 또한, 상기 더미 콘택 플러그(134)는 다양한 형태의 단면을 가질 수 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100B)는 기판(10), 제1 배선(112) 및 제2 배선(114)이 형성된 제1 레벨층(110), 제3 배선(122)이 형성된 제2 레벨층(120), 층간 절연막(130) 및 수소 제공 절연층(140)을 포함할 수 있다. 또한, 상기 반도체 소자(100B)는 확산 방지층(124b), 콘택 플러그(132) 및 더미 콘택 플러그(134)를 포함할 수 있다. 상세한 제조 방법은 후술하는 도 5a 내지 도 5g에서 설명할 것이다. 이하 도 2a의 설명과 중복되는 설명은 생략하기로 한다.
상기 확산 방지층(124b)는 상기 제3 배선(122)과 접하도록 형성될 수 있다. 확산 방지층(124b)은 반도체 소자 제조 공정에서 제3 배선(122)을 구성하는 금속 물질의 확산을 방지하는 층으로, 상기 제3 배선(122)의 하면(122b)과 접하도록 형성될 수 있다. 상기 확산 방지층(124b)는 상기 수소 제공 절연층(140)으로부터 제공되는 수소 이온의 흐름을 방해할 수 있다.
상기 더미 콘택 플러그(134)는 상기 확산 방지층(124b)과 이격될 수 있다. 수소 이온의 이동이 상기 확산 방지층(124b)으로 인하여 방해 받을 수 있으므로 상기 확산 방지층(124b)과 이격되도록 형성된 상기 더미 콘택 플러그(134)가 새로운 수소 이온의 이동 경로를 제공할 수 있다. 더미 콘택 플러그(134)는 전기적으로는 플로팅될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 측단면도로서, 더미 콘택 플러그의 상면의 높이와 콘택 플러그의 상면의 높이의 차이(
Figure pat00001
)를 나타낸 측단면도이다. 이하 도 2a의 설명과 중복되는 설명은 생략하기로 한다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100C)는 기판(10), 제1 배선(112) 및 제2 배선(114)이 형성된 제1 레벨층(110), 제3 배선(122)이 형성된 제2 레벨층(120), 층간 절연막(130) 및 수소 제공 절연층(140)을 포함할 수 있다. 또한, 상기 반도체 소자(100C)는 확산 방지층(124), 콘택 플러그(132) 및 더미 콘택 플러그(134)를 포함할 수 있다. 상기 더미 콘택 플러그(134)는 전기적으로 플로팅될 수 있다.
제3 배선(122) 및 확산 방지층(124)은 제3 배선(122) 및 확산 방지층(124)을 위한 배선 물질막 및 방지층 물질막을 형성하고, 포토리소그래피 방법으로 패터닝한 후 식각하여 형성할 수 있다. 형성된 상기 제3 배선(122) 및 상기 확산 방지층(124)을 제외한 영역을 절연 물질로 채우고, 식각, 평탄화하여 제2 레벨층(120)을 형성할 수 있다. 이 때, 건식 식각(dry etch)을 이용하게 될 경우 상기 제3 배선(122)이 형성되지 않은 영역의 하부층에 위치한 상기 층간 절연막(130)이 상기 배선 물질막 및 상기 방지층 물질막과 함께 식각될 수 있고, 상기 더미 콘택 플러그(134) 역시 함께 식각될 수 있다. 따라서, 상기 더미 콘택 플러그(134)의 상면(134a)은 상기 기판(10)을 기준으로 상기 콘택 플러그(132)의 상면(132a)보다 낮게 형성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 측단면도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100D)는 기판(10), 제1 배선(112)및 제2 배선(114)이 형성된 제1 레벨층(110), 제3 배선(122)이 형성된 제2 레벨층(120), 층간 절연막(130) 및 수소 제공 절연층(140)을 포함할 수 있다. 또한, 상기 반도체 소자(100D)는 확산 방지층(224), 콘택 플러그(132) 및 더미 콘택 플러그(134)를 포함할 수 있다. 상세한 제조 방법은 후술하는 도 5a 내지 도 5g에서 설명할 것이다. 이하 도 2a의 설명과 중복되는 설명은 생략하기로 한다.
상기 확산 방지층(224)는 상기 제3 배선(122)의 하면과 측면을 덮도록 형성될 수 있다. 확산 방지층(224)은 반도체 소자 제조 공정에서 제3 배선(122)을 구성하는 금속 물질의 확산을 방지하는 층으로, 상기 확산 방지층(224)는 상기 수소 제공 절연층(140)으로부터 제공되는 수소 이온의 흐름을 방해할 수 있다.
상기 더미 콘택 플러그(134)는 상기 확산 방지층(224)과 이격될 수 있다. 수소 이온의 이동이 상기 확산 방지층(224)으로 인하여 방해 받을 수 있으므로 상기 확산 방지층(224)과 이격되도록 형성된 상기 더미 콘택 플러그(134)가 새로운 수소 이온의 이동 경로를 제공할 수 있다. 상기 더미 콘택 플러그(134)는 전기적으로 플로팅될 수 있다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서에 따라 나타낸 측단면도들이다. 도 5a 내지 도 5e를 참조하여, 도 2a에 예시한 반도체 소자(100A)를 제조하는 방법을 설명한다.
도 5a를 참조하면, 기판(10) 상에 제1 배선(112) 및 제2 배선(114)을 포함하는 제1 레벨층(110)이 형성될 수 있다. 상기 제1 배선(112) 및 상기 제2 배선(114)은 화학 기상 증착(chemical vapor depositon, CVD), 물리 기상 증착(physical vapor deposition, PVD) 또는 원자층 증착(atomic layer deposition, ALD) 등의 방법으로 배선 물질막을 형성한 후, 포토리소그래피 방법으로 패터닝하여 형성할 수 있다. 형성된 상기 제1 배선(112) 및 상기 제2 배선(114)의 상호간 간격을 절연 물질로 채우고, 식각, 화학 기계적 연마(chemical mechanical polishing, CMP) 방법을 이용하여 평탄화할 수 있다.
또는, 상기 제1 배선(112) 및 상기 제2 배선(114)으로 구리(Cu)를 이용하고자 하는 경우에는, 다마센(damascene), 또는 듀얼 다마센(dual damascene) 방법을 이용할 수도 있다. 상기 제1 배선(112) 및 상기 제2 배선(114)은 상이하거나 균일한 폭을 가지도록 형성될 수 있다.
도 5b를 참조하면, 제1 레벨층(110)상에 층간 절연막(130)을 형성할 수 있다. 상기 층간 절연막(130)은 CVD, 스퍼터링과 같은 PVD, ALD 등의 방법을 이용하여 형성될 수 있다. 상기 층간 절연막(130)을 이루는 물질은 상술한 바와 같다. 상기 층간 절연막(130)에는 콘택홀(132_1) 및 더미 콘택홀(134_1)이 형성될 수 있다. 상기 콘택홀(132_1) 및 상기 더미 콘택홀(134_1)은 포토레지스트 패턴을 형성한 후 이를 마스크로 하여 층간 절연막(130)의 노출된 부분을 식각하여 형성할 수 있다.
도 5c를 참조하면, 콘택홀(132_1) 및 더미 콘택홀(134_1)은 앞서 설명된 도전성 물질을 CVD, PVD, 또는 ALD 등의 방법을 통해 매립하여 형성될 수 있다. 일 실시예에서는 상기 콘택홀(132_1) 및 상기 더미 콘택홀(134_1) 내벽에 금속 시드층을 형성한 후 성장시켜 금속층을 매립함으로써 콘택 플러그(132) 및 더미 콘택 플러그(134)를 형성할 수 있다. 이 후에 CMP 또는 에치백 등의 방법을 이용하여 평탄화 할 수 있다. 상기 더미 콘택 플러그(134)는 전기적으로 플로팅될 수 있다.
도 5d를 참조하면, 층간 절연막(130)상에 제3 배선(122) 및 확산 방지층(124a)를 포함하는 제2 레벨층(120)이 형성될 수 있다. 상기 제3 배선(122) 및 상기 확산 방지층(124a)은 CVD, PVD, ALD 등의 방법으로 상기 제3 배선(122)을 형성하기 위한 배선 물질막을 증착시킨 후, 상기 배선 물질막 상에 상기 확산 방지층(124a)을 형성하기 위한 방지층 물질막을 증착 시키고, 포토리소그래피 방법으로 패터닝하여 형성할 수 있다. 즉, 상기 제3 배선(122)의 상면(122a)과 상기 확산 방지층(124a)이 접하도록 형성할 수 있다. 형성된 상기 제3 배선(122) 및 상기 확산 방지층(124a)을 제외한 영역을 절연 물질로 채우고, 식각, CMP 방법을 이용하여 평탄화하여 제2 레벨층(120)을 형성할 수 있다.
도 5e를 참조하면, 제2 레벨층(120)상에 수소 제공 절연층(140)이 형성될 수 있다. 상기 수소 제공 절연층(140)은 수소를 포함하도록 형성한다. 예를 들면, 상기 수소 제공 절연층(140)은 수소를 함유하는 HDP(high Density Plasma) 산화막으로 형성될 수 있다. 상기 수소 제공 절연층(140)은 산소와 실란 가스를 공급하여 CVD 공정을 통해 형성될 수 있다. 이 때, 상기 수소 제공 절연층(140) 내부에는 수소가 잔류할 수 있고, 다공성을 가지도록 형성될 수 있다.
이와 같이 본 발명의 일 실시예에 따른 반도체 소자는 배선간 콘택 플러그 형성 공정에서 수소의 이동 경로를 제공하는 더미 콘택 플러그를 함께 형성할 수 있어, 배선 공정이 모두 완료된 후에 수소 이동 경로를 형성하기 위한 부가 공정이 필요하지 않다.
도 2b에 예시한 반도체 소자 (100B)를 제조하는 방법은 다음과 같다. 도 2a에 예시한 반도체 소자(100A)의 제조 방법과 동일한 단계에 대해서는 설명을 생략하도록 하겠다. 다시 도 2b를 참조하면, 층간 절연막(130)상에 제3 배선(122) 및 확산 방지층(124b)를 포함하는 제2 레벨층(120)이 형성될 수 있다. 상기 제3 배선(122) 및 상기 확산 방지층(124b)은 CVD, PVD, ALD 등의 방법으로 상기 확산 방지층(124b)을 형성하기 위한 방지층 물질막을 증착 시킨 후, 상기 방지층 물질막 상에 상기 제3 배선(122)을 형성하기 위한 배선 물질막을 증착 시키고, 포토리소그래피 방법으로 패터닝하여 형성할 수 있다. 즉, 상기 제3 배선(122)의 하면(122b)과 상기 확산 방지층(124b)이 접하도록 형성할 수 있다. 형성된 상기 제3 배선(122) 및 상기 확산 방지층(124b)을 제외한 영역을 절연 물질로 채우고, 식각, CMP 방법을 이용하여 평탄화하여 제2 레벨층(120)을 형성할 수 있다.
추가적으로 도 4에 예시한 반도체 소자 (100D)를 제조하는 방법은 다음과 같다. 도 2a에 예시한 반도체 소자(100A)의 제조 방법과 동일한 단계에 대해서는 설명을 생략하도록 하겠다. 다시 도 4를 참조하면, 층간 절연막(130)상에 제3 배선(122) 및 확산 방지층(224)를 포함하는 제2 레벨층(120)이 형성될 수 있다. 제3 배선(122)으로 구리(Cu)를 이용하고자 하는 경우에 다마센, 또는 듀얼 다마센 방법을 이용할 수도 있다. 즉, 절연 물질로 제2 레벨층(120)의 절연막을 형성한 후 포토리소그래피 공정을 통하여 일부를 식각한 후 트렌치 구조를 형성할 수 있다. 상기 트렌치 구조에 확산 방지층(224) 및 상기 제3 배선(122)을 CVD, PVD, ALD 등의 방법으로 증착 시킨 후 식각, CMP 방법을 이용하여 평탄화하여 상기 제2 레벨층(120)을 형성할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 측단면도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100E)는 기판(10), 제1 배선(112) 및 제2 배선(114)이 형성된 제1 레벨층(110), 제3 배선(122)이 형성된 제2 레벨층(120), 층간 절연막(130) 및 수소 제공 절연층(140)을 포함할 수 있다. 또한, 상기 반도체 소자(100E)는 절연성 확산 방지층(324), 콘택 플러그(132) 및 더미 콘택 플러그(334)를 포함할 수 있다. 이하 도 2a의 설명과 중복되는 설명은 생략하기로 한다.
상기 절연성 확산 방지층(324)은 질화물로 구성된 절연 물질을 포함할 수 있고, 상기 제3 배선(122)를 포함하는 상기 제2 레벨층(120)의 상면과 접하도록 형성될 수 있다. 그러나 이에 한정되는 것은 아니며, 도시되지는 않았으나 상기 절연성 확산 방지층(324)은 상기 제2 레벨층(120)의 하면과 접하도록 형성될 수 있다. 상기 절연성 확산 방지층(324)은 반도체 소자 제조 공정에서 제3 배선(122)을 구성하는 금속 물질의 확산을 방지하는 층으로, 상기 절연성 확산 방지층(324)는 상기 수소 제공 절연층(140)으로부터 제공되는 수소 이온의 흐름을 방해할 수 있다.
상기 더미 콘택 플러그(334)는 즉 상기 절연성 확산 방지층(324)을 관통하여 상기 수소 제공 절연층(140)으로부터 수소이온을 제공 받을 수 있도록 형성될 수 있다. 따라서, 상기 더미 콘택 플러그(334)가 새로운 수소 이온의 이동 경로를 제공할 수 있다. 상기 더미 콘택 플러그(334)는 전기적으로 플로팅될 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 측단면도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100F)는 기판(10), 제1 배선(112) 및 제2 배선(114)이 형성된 제1 레벨층(110), 제3 배선(122)이 형성된 제2 레벨층(120), 층간 절연막(130), 수소 제공 절연층(140) 및 패시베이션 막(450)을 포함할 수 있다. 또한, 상기 반도체 소자(100F)는 확산 방지층(124), 콘택 플러그(132) 및 더미 콘택 플러그(134)를 포함할 수 있다. 상기 더미 콘택 플러그(134)는 전기적으로 플로팅될 수 있다. 이하 도 2a의 설명과 중복되는 설명은 생략하기로 한다.
상기 확산 방지층(124)은 상기 제3 배선(122)의 상면과 접하도록 도시되어 있으나, 이에 한정되는 것은 아니며, 상기 제3 배선(122)의 하면에만 접하도록 형성되거나 상기 제3 배선(122)의 하면 및 측면과 접하도록 형성될 수도 있다. 또한, 상기 확산 방지층(124)이 제3 배선(122)를 포함하는 제2 레벨층(120)의 상면과 모두 접하도록 형성되는 절연성 확산 방지층(124)일 수도 있으며, 이 경우에는 상기 더미 콘택 플러그(134)는 상기 절연성 확산 방지층(124)을 관통하도록 형성될 수 있다.
상기 패시베이션 막(450)은 상기 수소 제공 절연층(140) 상에 형성될 수 있다. 상기 수소 제공 절연층(140)은 산화물을 포함하고, 상기 패시베이션 막(450)은 질화물을 포함할 수 있다. 예를 들면 상기 패시베이션 막(450)은 실리콘 질화물을 포함할 수 있다. 상기 패시베이션 막(450)은 상기 수소 제공 절연층(140) 내부에 형성된 수소 이온이 외부로 방출되는 것을 방해할 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 측단면도로서, 도 1의 Ⅱ-Ⅱ’선을 따라 자른 측단면도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100G)는 기판(10), 제2 배선(514)이 형성된 제1 레벨층(510), 제3 배선(522)이 형성된 제2 레벨층(520), 층간 절연막(530) 및 수소 제공 절연층(540)을 포함할 수 있다. 또한, 상기 반도체 소자(100G)는 확산 방지층(524), 콘택 플러그(532) 및 더미 콘택 플러그(534)를 포함할 수 있다. 이하 도 2a의 설명과 중복되는 설명은 생략하기로 한다.
상기 제1 레벨층(510)은 상기 기판(10)으로부터 상기 제2 레벨층(520)보다 높은 층에 형성될 수 있다. 상기 수소 제공 절연층(540)은 상기 기판(10)으로부터 상기 제1 레벨층(510)보다 높은 층에 형성될 수 있다.
상기 확산 방지층(524)은 상기 제3 배선(522)의 상면과 접하도록 도시되어 있으나, 이에 한정되는 것은 아니며, 상기 제3 배선(522)의 하면에만 접하도록 형성될 수 있고, 상기 제3 배선(522)의 하면 및 측면과 접하도록 형성될 수도 있다. 또한, 상기 확산 방지층(524)은 상기 제3 배선(522)의 상면 또는 하면과 접하도록 형성되는 절연성 확산 방지층(524)일 수도 있으며, 이 경우에는 상기 더미 콘택 플러그(534)는 상기 절연성 확산 방지층(524)을 관통하도록 형성될 수 있다.
상기 더미 콘택 플러그(534)의 상면(534a)은 상기 제2 배선(514)과 접촉할 수 있다. 그러나, 상기 더미 콘택 플러그(534)의 하면(534b) 상기 제2 레벨층(520)에 형성된 배선과 접촉하지 않으므로 전기적으로 플로팅될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 측단면도이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(600)는 적어도 하나의 단위 소자가 형성된 기판(20), 제1 레벨층(620), 수소 제공 절연층(630), 제1 콘택 플러그(612) 및 적어도 하나의 제1 더미 콘택 플러그(614)를 포함할 수 있다.
상기 반도체 소자(600)는 셀 어레이 영역(CA) 및 주변 회로 영역(CORE/PERI)으로 구분될 수 있다. 셀 어레이 영역(CA)이 왼쪽에 배치되고, 주변 회로 영역(CORE/PERI)이 상기 셀 어레이 영역(CA)의 바깥쪽에 배열된 것으로 도시되어 있으나, 이에 한정되는 것은 아니다.
상기 셀 어레이 영역(CA)은 소자 분리 패턴(22)에 의해 정의되는 활성 영역들(ACT), 복수의 게이트 라인들(GL) 및 복수의 비트 라인들(BL)을 포함할 수 있다. 상기 게이트 라인(GL)이 형성되지 않은 영역은 소스 영역 및 드레인 영역일 수 있다. 예를 들어 커패시터를 전기적으로 연결하는 스토리지 노드 콘택(SC)이 형성될 수 있다. 또한, 상기 드레인 영역 상에 상기 드레인 영역과 상기 비트라인(BL)을 전기적으로 연결하는 다이렉트 콘택(DC)가 형성될 수 있다. 상기 비트라인(BL)을 보호하기 위한 비트라인 캡핑막(26) 및 비트라인 스페이서(27)가 형성될 수 있다.
상기 셀 어레이 영역(CA)의 상기 게이트 라인(GL)은 리세스 채널 어레이 트랜지스터(recessed channel array transistor)이고, 주변 회로 영역(CORE/PERI)의 게이트 라인은 평판형(planar)트랜지스터가 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 활성 영역(ACT)은 각각 고립된 형상을 가질 수 있다. 상기 소자 분리 패턴(22)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 이에 하정되는 것은 아니다. 상기 소자 분리 패턴(22)은 1 종류의 절연막으로 이루어지는 단일층, 또는 적어도 2 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다.
상기 셀 어레이 영역(CA)의 상기 활성 영역(ACT) 내에 제1 게이트 구조물을 포함할 수 있다. 상기 제1 게이트 구조물은 상기 기판(20)의 상면으로부터 소정의 깊이를 갖는 트렌치의 내부에 형성되고, 게이트 절연막(25), 게이트 라인(GL), 및 캡핑막(24)을 포함할 수 있다. 상기 기판(20) 상에는 제1 층간 절연막(610), 제1 레벨층(620) 및 수소 제공 절연층(630)이 순차적으로 형성될 수 있다. 상세한 제조 방법은 후술하는 도 10a 내지 도 10e에서 설명할 것이다.
상기 셀 어레이 영역(CA) 에 형성되는 제1 커패시터(42)는 스토리지 콘택(SC)에 의해 상기 소스 영역과 전기적으로 연결될 수 있다. 상기 제1 커패시터(42)는 상부 전극(43), 유전막(44) 및 하부 전극(45)을 포함할 수 있다. 그러나 도시된 바와 같이 커패시터에 한정되는 것은 아니며, 정보 저장이 가능한 다른 소자가 형성될 수도 있다.
상기 기판(20)의 상기 주변 회로 영역(CORE/PERI)에서는 소자 분리 패턴(22)에 의해 정의되는 활성 영역(ACT)를 가진다. 상기 활성 영역(ACT) 상에는 제2 게이트 구조물이 형성될 수 있다. 상기 제2 게이트 구조물은 상기 기판(20) 상에 순차적으로 적층된 게이트 절연막(36), 게이트 전극(38), 게이트 캡핑막(34), 및 게이트 스페이서(32)를 포함할 수 있다. 상기 제2 게이트 구조물의 양 측으로 노출된 상기 기판(20)에는 소스 영역 및 드레인 영역이 형성될 수 있다. 상기 기판(20) 상에는 제1 층간 절연막(610)이 형성될 수 있다.
상기 적어도 하나의 단위 소자가 형성된 기판(20)은 반도체 웨이퍼로서, 실리콘을 포함할 수 있다. 일부 실시예들에서, 상기 기판(20)은 게르마늄과 같은 반도체 원소, 또는 실리콘 카바이드, 갈륨 아세나이드, 인듐 아세나이드, 및 인듐 포스파이드와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 기판(20)은 SOI 구조를 가질 수 있다. 예를 들면, 상기 기판(20)은 BOX을 포함할 수 있다. 일부 실시예들에서, 상기 기판(20)은 도전 영역, 예를 들면 불순물이 도핑이 된 웰 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 기판(20)은 STI 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
상기 제1 레벨층(620)은 상기 기판(20) 상에 형성되고, 적어도 하나의 제1 배선(622)을 포함할 수 있다. 상기 적어도 하나의 제1 배선(622)은 금속 물질, 예컨대 구리, 알루미늄, 텅스텐, 티타늄, 티타늄 질화물, 텅스텐 질화물, 탄탈륨, 탄탈륨 질화물 및 티타늄-알루미늄-질화물으로 구성되는 군으로부터 선택되는 하나 또는 이들의 조합으로 형성될 수 있다. 상기 적어도 하나의 제1 배선(622)은 상기 제1 콘택 플러그(612)에 의해 상기 기판(20)에 형성된 소자와 전기적으로 연결될 수 있다. 상기 제1 레벨층(620)에서 상기 적어도 하나의 제1 배선(622)을 제외한 부분은 후술하는 제1 층간 절연막(610) 또는 수소 제공 절연층(630)과 동일한 물질로 이루어질 수 있다.
상기 수소 제공 절연층(630)은 상기 제1 레벨층(620) 상에 형성되고, 수소 이온을 포함할 수 있다. 상기 수소 제공 절연층(630)은 상기 기판(20) 상에 형성되고 수소 이온을 포함할 수 있다. 상기 수소 제공 절연층(630)은 상기 기판(20)으로부터 상기 제1 레벨층(620)보다 높은 층에 형성될 수 있다. 수소 제공 절연층(630)은 수소를 포함하는 절연성 물질, 예컨대 HSQ, TEOS 또는 HDP CVD 산화물 등을 사용하여 형성될 수 있다. 수소 제공 절연층(630)은 수소 이온을 제공하고, 상기 더미 콘택 플러그(614) 등을 통하여 수소 이온이 상기 기판(20)으로 이동할 수 있도록 돕는 역할을 할 수 있다.
상기 제1 콘택 플러그(612)는 상기 기판(20)에 형성된 단위 소자 및 상기 적어도 하나의 제1 배선(622)을 전기적으로 연결할 수 있다. 따라서, 상기 제1 콘택 플러그(612)는 상기 제2 게이트 구조물의 양 측에 형성된 소스/드레인 영역과 접할 수 있다. 상기 제1 콘택 플러그(612)와 상기 적어도 하나의 제1 배선(622)의 접촉면에는 콘택 패드가 개재될 수 있다. 상기 제1 콘택 플러그(612)는 도전성 물질, 예를 들어 알루미늄, 구리, 알루미늄-구리 합금, 텅스텐 실리사이드, 티타늄 텅스텐화물, 탄탈륨, 몰리브덴, 텅스텐, 도핑된 폴리 실리콘 또는 이들의 조합으로 이루어질 수 있다. 상기 제1 콘택 플러그(612)는 다양한 형태의 단면을 가질 수 있다.
상기 적어도 하나의 제1 더미 콘택 플러그(614)는 상기 적어도 하나의 제1 배선(622)에 접촉하고, 상기 기판(20)에 접촉할 수 있다. 이 때, 상기 제1 더미 콘택 플러그(614)는 상기 기판(20)의 단위 소자와 전기적으로 분리되어 전기적으로 플로팅 되도록 상기 기판(20)에 형성된 다른 단위 소자와는 이격될 수 있다. 상기 제1 더미 콘택 플러그(614)는 상기 수소 제공 절연층(630)으로부터 전달받은 수소 이온을 상기 기판(20)으로 전달하는 수소 이온의 이동 경로를 제공할 수 있다.
상기 제1 더미 콘택 플러그(614)는 상기 제1 콘택 플러그(612)와 동일한 물질로 형성될 수 있다. 상기 제1 더미 콘택 플러그(614) 및 상기 제1 콘택 플러그(612)는 동일한 폭을 가지는 것으로 도시되었으나, 이에 한정되는 것은 아니며, 상이한 폭을 가질 수도 있다. 또한, 상기 제1 더미 콘택 플러그(614)는 다양한 형태의 단면을 가질 수 있다.
상기 제1 레벨층(620)과 상기 기판(20) 사이에는 제1 층간 절연막(610) 형성될 수 있다. 상기 적어도 하나의 제1 더미 콘택 플러그(614) 및 상기 제1 콘택 플러그(612)는 상기 제1 층간 절연막(610)을 관통하도록 형성될 수 있다. 상기 제1 층간 절연막(610)은 단일 층 또는 복수 층으로 형성될 수 있다. 일반적으로 상기 제1 층간 절연막(610)은 산화물을 포함할 수 있다. 상기 층간 절연막(130)은 BPSG, TOSZ, USG, SOG, FOX, TEOS, HDP CVD 산화물, 또는 HSQ등을 사용하여 형성될 수 있다.
도 10a 내지 도 10e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서에 따라 나타낸 측단면도이다. 도 10a 내지 도 10e를 참조하여, 도 9에 예시한 반도체 소자(600)를 제조하는 방법을 설명한다.
도 10a를 참조하면, 적어도 하나의 단위 소자가 형성된 기판(20) 상에 커패시터(42), 식각 저지막(48) 및 제2 게이트 구조물(32, 34, 36, 38)을 포함하는 제1 층간 절연막(610)이 형성될 수 있다. 상기 커패시터(42), 상기 식각 저지막(48) 및 상기 제2 게이트 구조물(32, 34, 36, 38)를 제외한 영역을 CVD, 스퍼터링과 같은 PVD, ALD 등의 방법을 이용하여 절연 물질로 채우고, 식각, CMP 방법을 이용하여 평탄화하여 상기 제1 층간 절연막(610)을 형성할 수 있다.
도 10b를 참조하면, 상기 제1 층간 절연막(610)에는 제1 콘택홀(612_1) 및 제1 더미 콘택홀(614_1)이 형성될 수 있다. 상기 제1 콘택홀(612_1) 및 상기 제1 더미 콘택홀(614_1)은 포토레지스트 패턴을 형성한 후 이를 마스크로 하여 상기 제1 층간 절연막(610)의 노출된 부분을 식각하여 형성할 수 있다. 이 때, 상기 제1 콘택홀(612_1)은 상기 기판(20)에 형성된 소자와 전기적으로 연결될 수 있는 영역에 식각한다.
도 10c를 참조하면, 상기 제1 콘택홀(612_1) 및 상기 더미 콘택홀(614_1)은 앞서 설명된 도전성 물질을 CVD, PVD, 또는 ALD 등의 방법을 통해 매립하여 형성할 수 있다. 일 실시예에서는 상기 제1 콘택홀(612_1) 및 상기 제1 더미 콘택홀(614_1) 내벽에 금속 시드층을 형성한 후 성장시켜 금속층을 매립함으로써 제1 콘택 플러그(612) 및 제1 더미 콘택 플러그(614)를 형성할 수 있다. 이 후에 CMP 또는 에치백 등의 방법을 이용하여 평탄화 할 수 있다. 상기 더미 콘택 플러그(614)는 상기 기판(20)에 형성된 소자와 이격되어 전기적으로 플로팅될 수 있다.
도 10d를 참조하면, 제1 층간 절연막(610) 상에 적어도 하나의 제1 배선(622)를 포함하는 제1 레벨층(620)이 형성될 수 있다. 상기 적어도 하나의 제1 배선(622)는 CVD, PVD, ALD 등의 방법으로 배선 물질막을 형성한 후, 포토리소그래피 방법으로 패터닝하여 형성할 수 있다. 형성된 상기 적어도 하나의 제1 배선(622)의 상호간 간격을 절연 물질로 채우고, 식각, CMP 방법을 이용하여 평탄화할 수 있다.
또는, 상기 적어도 하나의 제1 배선(622)으로 구리(Cu)를 이용하고자 하는 경우에는, 다마센, 또는 듀얼 다마센 방법을 이용할 수도 있다. 상기 적어도 하나의 제1 배선(622)은 상이하거나 균일한 폭을 가지도록 형성될 수 있다.
도 10e를 참조하면, 제1 레벨층(620)상에 수소 제공 절연층(630)이 형성될 수 있다. 상기 수소 제공 절연층(630)은 수소를 포함하도록 형성한다. 예를 들면, 상기 수소 제공 절연층(630)은 수소를 함유하는 HDP(high Density Plasma) 산화막으로 형성될 수 있다. 상기 수소 제공 절연층(630)은 산소와 실란 가스를 공급하여 CVD 공정을 통해 형성될 수 있다. 이 때, 상기 수소 제공 절연층(630) 내부에는 수소가 잔류할 수 있고, 다공성을 가지도록 형성될 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 측단면도이다. 이하 도 9의 설명과 중복되는 설명은 생략하기로 한다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(700)는 적어도 하나의 단위 소자가 형성된 기판(20), 적어도 하나의 제1 배선(622)을 포함하는 제1 레벨층(620), 수소 제공 절연층(630), 제1 콘택 플러그(612) 및 적어도 하나의 제1 더미 콘택 플러그(714)를 포함할 수 있다. 이 때, 상기 적어도 하나의 제1 더미 콘택 플러그(714)는 복수로 구성될 수 있고, 상기 복수의 제1 더미 콘택 플러그(714) 중 일부는 상기 기판(20)의 주변 영역(CORE/PERI) 내의 활성 영역과 접촉할 수 있다. 도시된 바에 따르면 상기 제1 더미 콘택 플러그(714)는 2개로 구성되어 있으나, 이에 한정되지 않으며 그 이상일 수 있다. 또한, 도시된 바에 따르면 상기 제1 더미 콘택 플러그(714)는 모두 상기 주변 영역(CORE/PERI) 내의 활성 영역과 접촉하고 있으나, 이에 한정되지 않으며 일부는 소자 분리 패턴(22)에 접촉할 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 측단면도이다. 이하 도 9의 설명과 중복되는 설명은 생략하기로 한다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(800)는 적어도 하나의 단위 소자가 형성된 기판(20), 적어도 하나의 제1 배선(622)을 포함하는 제1 레벨층(620), 수소 제공 절연층(630), 제1 콘택 플러그(612), 적어도 하나의 제1 더미 콘택 플러그(614) 및 상기 적어도 하나의 제1 배선(622)에 접하도록 형성되는 확산 방지층(824)을 포함할 수 있다.
상기 확산 방지층(824)은 반도체 소자 제조 공정에서 적어도 하나의 제1 배선(622)을 구성하는 금속 물질의 확산을 방지하는 층으로, 상기 적어도 하나의 제1 배선(622)의 상면을 덮도록 형성될 수 있다. 다만, 이에 한정되는 것은 아니다.
상기 확산 방지층(824)은 티타늄, 탄탈튬과 같은 금속 또는 티타늄 질화물, 탄탈튬 질화물, 코발트 질화물와 같은 질화물로 구성되는 군으로부터 선택되는 하나 또는 이들의 조합으로 형성될 수 있다. 그러나 이들에 제한 되는 것은 아니다. 상기 확산 방지층(824)는 상기 수소 제공 절연층(630)으로부터 제공되는 수소 이온의 흐름을 방해할 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 측단면도이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(900)는 적어도 하나의 단위 소자가 형성된 기판(20), 적어도 하나의 제1 배선(622)을 포함하는 제1 레벨층(620), 수소 제공 절연층(630), 제1 콘택 플러그(612), 적어도 하나의 제1 더미 콘택 플러그(614)를 포함할 수 있다.
또한 상기 반도체 소자(900)는 상기 제1 레벨층(620)과 상기 수소 제공 절연층(630) 사이에 형성되는 제2 레벨층(950), 상기 제1 레벨층(620)과 상기 제2 레벨층(950) 사이에 형성되는 제2 층간 절연막(940), 제2 콘택 플러그(942) 및 제2 더미 콘택 플러그(946)를 포함할 수 있다.
상기 제2 레벨층(950)은 적어도 하나의 제2 배선(952)을 포함한다. 상기 제2 레벨층(950)의 물질 및 제조 방법은 상기 제1 레벨층(620)의 물질 및 제조 방법과 동일할 수 있다. 따라서 전술한 바와 같다.
상기 제2 층간 절연막(940)의 물질 및 제조 방법은 상기 제1 층간 절연막(610)의 물질 및 제조 방법과 동일할 수 있다. 따라서 전술한 바와 같다.
상기 제2 콘택 플러그(942)는 상기 제2 층간 절연막(940)을 관통하여 상기 적어도 하나의 제1 배선(622)과 상기 적어도 하나의 제2 배선(952)을 전기적으로 연결할 수 있다. 상기 제2 콘택 플러그(942)의 물질 및 제조 방법은 상기 제1 콘택 플러그(612)의 물질 및 제조 방법과 동일할 수 있다. 따라서 전술한 바와 같다.
상기 제2 더미 콘택 플러그(946)는 상기 제2 층간 절연막(940)을 관통하여 상기 제1 레벨층(620) 및 제2 레벨층(950)과 접촉하고, 전기적으로 플로팅 될 수 있다. 도시된 바에 따르면 상기 제2 더미 콘택 플러그(946)는 상기 제1 배선(622)과 접촉하고 상기 제2 배선(952)과는 이격되나, 이에 제한되지 않는다. 상기 제2 더미 콘택 플러그(946)는 상기 제1 배선(622)과 이격되고 상기 제2 배선(952)과는 접촉할 수 있고, 또는 상기 제2 더미 콘택 플러그(946)는 상기 제1 배선(622) 및 상기 제2 배선(952)과는 모두 이격될 수 있다. 상기 제2 더미 콘택 플러그(946)의 물질 및 제조 방법은 상기 제1 더미 콘택 플러그(614)의 물질 및 제조 방법과 동일할 수 있다. 따라서 전술한 바와 같다.
본 발명의 일 실시예들인 반도체 소자(600, 700, 800, 900)에서는 본 발명의 다른 일 실시예들인 반도체 소자(100A, 100B, 100C, 100D, 100F, 100G)의 기술적 사상이 적용될 수 있을 것이며, 반대의 경우에도 적용될 수 있을 것이다.
도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함하는 시스템이다.
시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 상기 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(1030)는 도 2a 내지 도 13을 참조하여 설명한 반도체 소자(100A, 100B, 100C, 100D, 100E, 100F, 100G, 600, 700, 800, 900) 중 적어도 하나의 반도체 소자를 포함한다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 15는 본 발명의 기술적 사상에 듸한 실시예들에 따른 반도체 소자를 포함하는 메모리 카드이다.
메모리 카드(1100)는 기억 장치(1110) 및 메모리 제어기(1120)를 포함한다.
기억 장치(1110)는 데이터를 저장할 수 있다. 일부 실시예들에서, 상기 기억 장치(1110)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 기억 장치(1110)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(1110)는 도 2a 내지 도 13을 참조하여 설명한 반도체 소자(100A, 100B, 100C, 100D, 100E, 100F, 100G, 600, 700, 800, 900) 중 적어도 하나를 포함할 수 있다.
메모리 제어기(1120)는 호스트(1130)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1110)에 저장된 데이터를 읽거나, 기억 장치(1110)의 데이터를 저장할 수 있다. 메모리 제어기(1120)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함한다. 예를 들면, 상기 메모리 제어기(1120)는 도 2a 내지 도 13을 참조하여 설명한 반도체 소자(100A, 100B, 100C, 100D, 100E, 100F, 100G, 600, 700, 800, 900) 중 적어도 하나의 반도체 소자를 포함할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다. 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110, 120: 제1 레벨층, 제2 레벨층 130: 층간 절연막
140: 수소 제공 절연층 132: 콘택 플러그
134: 더미 콘택 플러그 124a, 124b: 확산 방지층

Claims (10)

  1. 기판;
    상기 기판 상에 형성되고 수소 이온을 포함하고 있는 수소 제공 절연층;
    상기 기판 상에 형성되고 제1 배선 및 제2 배선을 포함하는 제1 레벨층;
    제3 배선을 포함하고, 상기 기판으로부터 상기 제1 레벨층과 다른 레벨에 형성되는 제2 레벨층;
    상기 제1 레벨층과 상기 제2 레벨층 사이에 형성되는 층간 절연막;
    상기 제3 배선과 접하도록 형성되는 확산 방지층;
    상기 층간 절연막을 관통하여 상기 제2 배선 및 상기 제3 배선을 전기적으로 연결하는 콘택 플러그; 및
    상기 층간 절연막을 관통하여 상기 제1 레벨층 및 제2 레벨층과 접촉하고, 상기 확산 방지층과 이격 되며, 수소 이온의 이동 경로를 제공하는 더미 콘택 플러그;
    를 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제2 레벨층은 상기 기판으로부터 상기 제1 레벨층보다 높은 층에 형성되고 상기 수소 제공 절연층은 상기 기판으로부터 상기 제2 레벨층보다 높은 층에 형성되는 것을 특징으로 하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 더미 콘택 플러그의 상면은 상기 기판을 기준으로 상기 콘택 플러그의 상면보다 낮게 형성되는 것을 특징으로 하는 반도체 소자.
  4. 제2 항에 있어서,
    상기 확산 방지층은 상기 제3 배선의 하면 및 측면을 덮는 것을 특징으로 하는 반도체 소자.
  5. 제2 항에 있어서,
    상기 수소 제공 절연층은 산화물을 포함하고,
    상기 수소 제공 절연층 상에 질화물을 포함하는 패시베이션 막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 레벨층은 상기 기판으로부터 상기 제2 레벨층보다 높은 층에 형성되고, 상기 수소 제공 절연층은 상기 기판으로부터 상기 제1 레벨층보다 높은 층에 형성되며, 상기 더미 콘택 플러그의 상면은 상기 제2 배선과 접촉하는 것을 특징으로 하는 반도체 소자.
  7. 적어도 하나의 단위 소자가 형성된 기판;
    상기 기판 상에 형성되고, 적어도 하나의 제1 배선을 포함하는 제1 레벨층;
    상기 제1 레벨층 상에 형성되고, 수소 이온을 포함하고 있는 수소 제공 절연층;
    상기 기판에 형성된 단위 소자 및 상기 제1 배선을 전기적으로 연결하는 제1 콘택 플러그; 및
    상기 제1 배선에 접촉하고, 상기 기판에 접촉하는 적어도 하나의 제1 더미 콘택 플러그를 포함하고,
    상기 적어도 하나의 제1 더미 콘택 플러그는 상기 기판의 단위 소자와 전기적으로 분리되어 전기적으로 플로팅 되며, 수소 이온의 이동 경로를 제공하는 것을 특징으로 하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 제1 레벨층과 상기 기판 사이에는 제1 층간 절연막이 형성되고, 상기 적어도 하나의 제1 더미 콘택 플러그 및 상기 제1 콘택 플러그는 상기 층간 절연막을 관통하는 것을 특징으로 하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 제1 레벨층과 상기 수소 제공 절연층 사이에 형성되고, 적어도 하나의 제2 배선을 포함하는 제2 레벨층;
    상기 제1 레벨층과 상기 제2 레벨층 사이에 형성되는 제2 층간 절연막;
    상기 적어도 하나의 제1 배선과 상기 적어도 하나의 제2 배선을 전기적으로 연결하는 제2 콘택 플러그; 및
    상기 제2 층간 절연막을 관통하여 상기 제1 레벨층 및 제2 레벨층과 접촉하고, 전기적으로 플로팅 되는 제2 더미 콘택 플러그;
    를 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제7 항에 있어서,
    상기 기판은 셀 어레이 영역과 주변 회로 영역을 포함하고, 상기 적어도 하나의 제1 더미 콘택 플러그는 복수로 구성되며, 상기 복수의 제1 더미 콘택 플러그 중 일부는 상기 주변 영역 내의 활성 영역과 접촉하는 것을 특징으로 하는 반도체 소자.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11862554B2 (en) * 2021-07-02 2024-01-02 Micron Technology, Inc. Apparatuses and methods of controlling hydrogen supply in memory device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6468894B1 (en) * 2001-03-21 2002-10-22 Advanced Micro Devices, Inc. Metal interconnection structure with dummy vias
JP2003324102A (ja) * 2002-04-26 2003-11-14 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2006005288A (ja) * 2004-06-21 2006-01-05 Renesas Technology Corp 半導体装置
US20080093704A1 (en) * 2006-10-20 2008-04-24 Samsung Electronics Co., Ltd. Semiconductor device having moisture-proof dam and method of fabricating the same
JP2009164372A (ja) * 2008-01-08 2009-07-23 Panasonic Corp 半導体装置及びその製造方法
KR20120138875A (ko) * 2011-06-16 2012-12-27 삼성전자주식회사 배선 구조물 및 이의 제조 방법
KR20130104773A (ko) * 2012-03-15 2013-09-25 삼성전자주식회사 반도체 소자

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010060038A (ko) 1999-12-31 2001-07-06 박종섭 디램(ｄｒａｍ) 셀 캐패시터의 제조 방법
JP2004342724A (ja) 2003-05-14 2004-12-02 Sony Corp 半導体装置およびその製造方法
JP4316358B2 (ja) 2003-11-27 2009-08-19 株式会社東芝 半導体記憶装置及びその製造方法
JP2006108318A (ja) 2004-10-04 2006-04-20 Elpida Memory Inc 半導体装置の製造方法
JP2006202852A (ja) 2005-01-18 2006-08-03 Toshiba Corp 半導体装置
KR100732288B1 (ko) 2005-04-15 2007-06-25 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100640535B1 (ko) 2005-05-13 2006-10-30 동부일렉트로닉스 주식회사 더미 비아 컨택을 가지는 반도체 소자의 다층 구리 배선구조 및 그 형성 방법
JP2006344773A (ja) 2005-06-09 2006-12-21 Seiko Epson Corp 半導体装置及びその製造方法
JP4930371B2 (ja) * 2005-06-17 2012-05-16 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2008108761A (ja) 2006-10-23 2008-05-08 Elpida Memory Inc ダイナミックランダムアクセスメモリの製造方法
JP5193542B2 (ja) 2007-09-20 2013-05-08 パナソニック株式会社 半導体装置の製造方法
KR20110094466A (ko) * 2010-02-16 2011-08-24 삼성전자주식회사 금속막 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
JP5693924B2 (ja) 2010-11-10 2015-04-01 株式会社東芝 半導体撮像装置
KR101129871B1 (ko) 2010-12-14 2012-03-23 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR20120118323A (ko) 2011-04-18 2012-10-26 삼성전자주식회사 반도체 소자 및 그 제조방법
KR20130063564A (ko) 2011-12-07 2013-06-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR101877878B1 (ko) 2012-06-11 2018-07-13 에스케이하이닉스 주식회사 복층의 스토리지노드를 구비한 반도체장치 및 그 제조 방법
KR102376504B1 (ko) 2015-07-02 2022-03-18 삼성전자주식회사 반도체 소자

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6468894B1 (en) * 2001-03-21 2002-10-22 Advanced Micro Devices, Inc. Metal interconnection structure with dummy vias
JP2003324102A (ja) * 2002-04-26 2003-11-14 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2006005288A (ja) * 2004-06-21 2006-01-05 Renesas Technology Corp 半導体装置
US20080093704A1 (en) * 2006-10-20 2008-04-24 Samsung Electronics Co., Ltd. Semiconductor device having moisture-proof dam and method of fabricating the same
JP2009164372A (ja) * 2008-01-08 2009-07-23 Panasonic Corp 半導体装置及びその製造方法
KR20120138875A (ko) * 2011-06-16 2012-12-27 삼성전자주식회사 배선 구조물 및 이의 제조 방법
KR20130104773A (ko) * 2012-03-15 2013-09-25 삼성전자주식회사 반도체 소자

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