KR100732288B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 마스크 공정을 2단계에서 1단계로 감소시키는 DPE 공정을 적용시 스크라이브 레인에 더미 콘택홀을 형성하여 패시베이션층이 상기 콘택을 매립하여 후속 열처리 공정시 발생하는 스트레스에 대해 상기 더미 콘택홀이 역학적 지지대로 작용함으로써, 크랙을 방지하고 크랙이 파티클 소스로 작용하는 것을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래의 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 제조 방법의 문제점 도시한 단면도 및 사진.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도, 평면도 및 사진.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 마스크 공정을 2단계에서 1단계로 감소시키는 DPE 공정을 적용시 스크라이브 레인에 더미 콘택홀을 형성하여 패시베이션층이 상기 콘택을 매립하여 후속 열처리 공정시 발생하는 스트레스에 대해 상기 더미 콘택홀이 역학적 지지대로 작용함으로써, 크랙을 방지하고 크랙이 파티클 소스로 작용하는 것을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면 도들이다.
MOSFET 소자 제조시 트랜지스터와 캐패시터를 형성하고 외부 회로와 연결을 위한 금속 배선을 형성한 후, 상기 소자를 보호하기 위한 패시베이션층을 형성한다.
그 다음에, 패키지와 연결을 위한 패드와 퓨즈박스 오픈을 위하여 리페어 및 픽스(Repair and PIX)라는 공정을 진행한다. 상기 리페어 앤 픽스 공정은 리페어 마스크(20) 및 픽스 마스크(30)를 각각 사용하여 공정을 진행된다 (도 1a 참조). 상기 리페어 및 픽스공정은 2단계의 마스크 공정을 필요로 하는데, 최근에는 공정을 단순화하기 위하여 리페어 및 픽스 공정의 2 단계의 마스크 공정을 한 개의 마스크(40)를 이용하여 패드와 퓨즈 박스를 오픈시키는 DPE(Direct Polyimide Etching) 공정이 제안되었다 (도 1b 참조).
도 2a 및 도 2b는 종래 기술에 따른 DPE 공정의 문제점을 도시한 단면도 및 사진이다.
상기 DPE 공정은 공정이 단순화되며, DRAM에서 문제가 되고 있는 리프레쉬 특성(Refresh)이 향상되는 장점이 있으나, 도 2a 및 도 2b에 도시된 바와 같이 노출된 영역이 없이 금속 배선 공정의 후속 공정에서 형성된 패시베이션층(70)에 H2/N2 열처리 공정이 수행되면서 스크라이브 레인에 크랙이 발생하는 문제점이 있다. 이때, 스크라이브 레인에 발생한 원형의 크랙은 고온에서 박막이 증착된 후 상온으로 냉각되거나, 증착된 박막이 고온의 열처리를 거치고 다시 냉각되는 경우 상 기 박막이 열적 스트레스를 받게되어 'A'와 같은 크랙이 형성되며, 상기 크랙은 패키지 공정시 파티클 소스로 작용하게 된다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 노출된 영역이 없이 금속 배선 후속 공정으로 형성된 패시베이션층에 H2/N2의 열처리 공정을 수행함으로써 상기 패시베이션층인 SOG물질은 열적 스트레스에 의해 크랙(Crack)이 발생하고 이로 인해 후속 패키지 공정시 상기 크랙이 파티클 소스로 작용하여 단자 연결을 방해하는 결과를 초래하여 생산성을 감소시키는 문제점이 있다.
상기 문제점을 해결하기 위하여, DPE 공정을 적용시 스크라이브 레인에 더미 콘택홀을 형성하여 패시베이션층이 상기 더미 콘택홀을 매립하도록 후속 열처리 공정시 발생하는 열적 스트레스에 대해 상기 더미 콘택홀이 역학적 지지대로 작용하게 함으로써 크랙을 방지하고, 크랙이 파티클 소스로 작용하는 것을 방지하여 생산성이 향상되는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
하부 구조가 구비된 반도체 기판 상부에 금속 배선을 형성하는 단계와,
상기 금속 배선이 형성된 반도체 기판의 스크라이브 레인에 하나 이상의 더미 콘택홀을 1 내지 20μm 크기로 형성하는 단계와,
전체 표면 상부에 상기 더미 콘택홀을 매립하는 패시베이션층을 형성하는 단 계와,
상기 반도체 기판을 H2 및 N2 분위기에서 열처리하는 단계를 포함하는 것과,
상기 패시베이션층은 SOG막, HDP 산화막 또는 질화막으로 형성하는 것과,
상기 더미 콘택홀은 원형, 라인/스페이스, 타원형 또는 사각형으로 형성하는 것을 특징으로 한다.
삭제
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도, 단면도 및 사진이다.
도 3a 및 도 3b를 참조하면, 하부 구조가 구비된 반도체 기판(100) 상부에 금속 배선(110)을 형성한 후 금속 배선(110)이 형성된 반도체 기판(100)의 스크라이브 레인에 하나 이상의 더미 콘택홀(120)을 형성한다.
여기서, 더미 콘택홀(120)은 1 내지 20μm의 크기로 형성하며, 원형(도 3b 참조), 라인/스페이스, 타원형 또는 사각형(도 3a 참조)으로 형성하는 것이 바람직하다.
도 3c 및 도 3d를 참조하면, 전체 표면 상부에 상기 더미 콘택홀을 매립하는 패시베이션층(130)을 형성한 후 열처리 공정을 수행한다.
여기서, 패시베이션층(130)은 SOG막, HDP 산화막 또는 질화막으로 형성하며, 상기 열처리 공정은 H2 및 N2 분위기에서 수행하는 것이 바람직하다.
이때, 상기 스크라이브 레인에 형성된 상기 더미 콘택홀이 열처리 공정시 지지대로 작용하여 열적 스트레스에 강한 저항력을 갖게 되고 스트레스에 대한 작은 스트레인을 보이게 되어 기존에 형성되던 크랙이 방지된다.
본 발명에 따른 반도체 소자의 제조 방법은 마스크 공정을 2단계에서 1단계로 감소시키는 DPE 공정을 적용시 스크라이브 레인에 더미 콘택홀을 형성하여 패시베이션층이 상기 더미 콘택홀을 매립하여 후속 열처리 공정시 발생하는 스트레스에 대해 상기 더미 콘택홀이 역학적 지지대로 작용하게 되어 기존에 발생하던 크랙이 방지된다. 따라서, 원가절감이 가능하며 후속 패키지 공정에서 발생하는 파티클 소스를 방지하여 생산성이 향상되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 하부 구조가 구비된 반도체 기판 상부에 금속 배선을 형성하는 단계;
    상기 금속 배선이 형성된 반도체 기판의 스크라이브 레인에 하나 이상의 더미 콘택홀을 1 내지 20μm 크기로 형성하는 단계;
    전체 표면 상부에 상기 더미 콘택홀을 매립하는 패시베이션층을 형성하는 단계; 및
    상기 반도체 기판을 H2 및 N2 분위기에서 열처리하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 패시베이션층은 SOG막, HDP 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 더미 콘택홀은 원형, 라인/스페이스, 타원형 또는 사각형으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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