KR101024747B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 금속간 절연막 상부에 식각 정지막을 형성함으로써, 금속 패드를 노출시키는 식각 공정 시 상기 SOG막이 노출되지 않도록 하여 후속 공정인 환경 테스트 시 상기 SOG막에 수분이 흡수되는 것을 방지하여 SOG 크랙을 방지하고, 소자의 신뢰성을 향상시키는 기술을 개시한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 특히, 금속 패드 오픈 공정에 관한 것이다.
일반적으로, 패드는 반도체 칩을 형성하는 어셈블리(Assembly) 공정의 와이어 본딩(Wire Bonding) 공정 시 와이어에 연결되는 부분으로, 반도체 소자는 이 패드를 통하여 내부와 외부 간의 신호를 주고받는다.
또한, 반도체 소자의 제조 공정에서는 웨이퍼 상에 다수의 칩이 완성되면 외부의 열악한 환경으로부터 이를 보호하기 위해 최종 보호막으로서 패시베이션(Passivation)막을 형성하고, 패시베이션층을 형성한 후에는 패키지 공정에서 외부 회로와 접속될 리드 선과 칩의 패드를 연결시키기 위해 패드 상의 패시베이션층을 제거하여 패드를 오픈시키고 있다.
도 1a 및 도 1b는 금속 패드 오픈을 위한 공정을 도시한 단면도이다.
도 1a를 참조하면, 하부 구조가 구비된 반도체 기판(100) 상부에 층간 절연막(110) 및 금속간 절연막(Inter Metal Dielectric, 120)을 형성한다.
이때, 층간 절연막(110)은 단차 완화를 위해 SOG막이 사용되는데, 상기 SOG막은 다른 막보다 평탄도가 우수하고 크랙(Crack)의 내성이 크다는 장점이 있으나, 수분 흡수가 빨라 공기 중의 수분이나 공정진행 중에 수분흡수로 인하여 상기 SOG막이 노출되는 경우 상기 SOG막에 크랙이 발생하여 반도체 소자의 특성을 악화시킨다.
다음에, 금속간 절연막(120) 및 층간 절연막(110)을 식각한 후 매립하여 제 1 콘택(130) 및 제 2 콘택(135)을 형성한다.
그 다음, 제 1 콘택(130) 및 제 2 콘택(135)과 각각 접속하는 금속 패턴(140) 및 금속 패드(145)를 형성한다.
그리고, 금속 패턴(140) 및 금속 패드(145) 상부에 금속 패드(145)의 일부를 노출시키는 제 1 보호막(150)을 형성한다. 여기서, 제 1 보호막(150)은 패시베이션층이며 산화막인 것이 바람직하다.
그 다음, 금속 패턴(140) 상의 제 1 보호막(150) 상부에 제 2 보호막(155)을 형성한다. 여기서, 제 2 보호막(155)은 폴리이미드(Polymide) 막인 것이 바람직하다.
그 다음, 제 2 보호막(155)을 형성한 후 열처리 공정을 수행하는데, 상기 열처리 공정 시 제 2 보호막(155)은 금속 패드(145)가 오픈(Open)되는 방향으로 응축되어 금속 패드(145)가 과도하게 오픈되는 문제가 발생한다.
도 1b를 참조하면, 제 1 보호막(150)을 식각하여 금속 패드(145)를 완전히 노출시킨다.
이때, 금속 패드(145) 상부의 제 1 보호막(150) 뿐만 아니라, 금속 패턴(140)과 금속 패드(145) 사이의 제 1 보호막(150), 금속간 절연막(120) 및 층간 절연막(110)이 과도 식각되어 'A'와 같이 층간 절연막(110)이 노출되는 문제가 발생한다.
상기와 같이 절연막이 노출되는 문제로 인해 후속 공정인 환경 테스트 공정 시 절연막이 수분을 흡수하여 부피가 팽창되며, 이로 인해 크랙이 유발되어 소자의 신뢰성이 저하되는 문제가 있다.
본 발명은 금속간 절연막 상부에 식각 정지막을 형성함으로써, 금속 패드를 노출시키는 식각 공정 시 상기 SOG막이 노출되지 않도록 하여 후속 공정인 환경 테스트 시 상기 SOG막에 수분이 흡수되는 것을 방지하여 SOG 크랙을 방지하고, 소자의 신뢰성을 향상시킨다.
본 발명에 따른 반도체 소자의 제조 방법은,
하부 구조가 구비된 반도체 기판 상부에 층간 절연막을 형성하는 단계와,
상기 층간 절연막 상부에 금속간 절연막을 형성하는 단계와,
상기 금속간 절연막 및 상기 층간 절연막을 식각하여 복수개의 콘택홀을 형성하고, 상기 콘택홀을 매립하여 복수개의 콘택을 형성하는 단계와,
상기 금속간 절연막 상부에 상기 복수개의 콘택과 각각 접속되는 금속 패턴 및 금속 패드를 형성하는 단계와,
상기 금속 패턴 및 금속 패드 사이의 상기 금속간 절연막 상부에 식각 정지막을 형성하는 단계와,
상기 식각 정지막이 형성된 전체 상부에 상기 금속 패드의 일부를 노출시키는 제 1 보호막을 형성하는 단계와,
상기 금속 패턴 상의 상기 제 1 보호막 상부에 제 2 보호막을 형성하는 단계를 포함하는 것과,
상기 층간 절연막은 SOG 것과,
상기 식각 정지막은 질화막, SiC, 비정질 탄소층(Amorphous Carbon), 비정질 실리콘(Amorphous Si), SiBN, SiOC 및 이들의 조합 중 선택된 어느 하나의 층으로 형성하는 것과,
상기 제 1 보호막은 산화막인 것과,
상기 제 2 보호막은 폴리이미드 물질로 형성하는 것과,
상기 식각 정지막을 형성하는 공정은
상기 금속 패턴 및 금속 패드 상부에 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 포함하는 전체 상부에 식각 정지막 물질을 도포하는 단계와,
상기 감광막 패턴을 제거하는 단계를 포함하되, 상기 감광막 패턴 제거 시 상기 감광막 패턴 상부의 식각 정지막 물질이 제거되어 상기 금속 패턴 및 금속 패드 사이에 노출된 상기 금속간 절연막 상부와 금속 패턴 및 금속 패드 측벽에 식각 정지막이 형성되는 것과,
상기 식각 정지막을 형성하는 공정은
상기 금속 패턴 및 금속 패드를 포함하는 전체 표면에 식각 정지막 물질을 형성하는 단계와,
상기 금속 패턴 및 금속 패드 상부를 오픈시키는 감광막 패턴을 형성하는 단계와,
상기 금속 패턴 및 금속 패드 상부의 상기 식각 정지막 물질을 제거하는 단 계와,
기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자는
하부 구조가 구비된 반도체 기판과,
상기 반도체 기판 상부에 형성된 층간 절연막 및 금속간 절연막과,
상기 층간 절연막 및 식각 정지막을 개재하여 형성된 복수개의 콘택과,
상기 복수개의 콘택과 각각 접속되는 금속 패턴 및 금속 패드와,
상기 금속 패턴 및 금속 패드 사이의 상기 금속간 절연막 상부에 구비된 식각 정지막과,
상기 금속 패드를 오픈시키는 제 1 보호막과,
상기 제 1 보호막 상부에 구비된 제 2 보호막을 포함하는 것을 특징으로 한다.
본 발명은 금속간 절연막 상부에 식각 정지막을 형성함으로써, 금속 패드 오픈을 위한 금속 패드를 노출시키는 식각 공정 시 상기 SOG막이 노출되지 않도록 하여 후속 공정인 환경 테스트 시 상기 SOG막에 수분이 흡수되는 것을 방지하여 SOG 크랙을 방지하고, 소자의 신뢰성이 향상되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으 로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명하고자 한다.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 하부 구조가 구비된 반도체 기판(200) 상부에 층간 절연막(210) 및 금속간 절연막(Inter Metal Dielectric, 220)을 형성한다.
이때, 층간 절연막(210)은 단차 완화를 위해 SOG막이 사용되는데, 상기 SOG막은 다른 막보다 평탄도가 우수하고 크랙의 내성이 크다는 장점이 있으나, 수분 흡수가 빨라 공기 중의 수분이나 공정 진행중에 수분흡수로 인하여 상기 SOG막이 노출되는 경우 반도체 소자의 특성을 악화시키는 문제가 있다.
다음에, 금속간 절연막(220) 및 층간 절연막(210)을 식각하여 콘택홀(미도시)을 형성하고, 상기 콘택홀(미도시)을 매립하여 제 1 콘택(230) 및 제 2 콘택(235)을 형성한다.
그 다음, 제 1 콘택(230) 및 제 2 콘택(235)과 각각 접속하는 금속 패턴(240) 및 금속 패드(245)를 형성한다.
그 다음, 금속 패턴(240)과 금속 패드(245) 사이에 노출된 금속간 절연막(220) 상부에 식각 정지막(260)을 형성한다.
여기서, 식각 정지막(260)은 산화막과의 식각 선택비가 높은 절연물질로 형 성하며, 각각 질화막, SiC, 비정질 탄소층(Amorphous Carbon), 비정질 실리콘(Amorphous Si), SiBN, SiOC 및 이들의 조합 중 선택된 어느 하나의 층으로 형성하는 것이 바람직하다.
그 다음, 식각 정지막(260)이 형성된 반도체 기판(200) 상부에 금속 패드(245)의 일부를 노출시키는 제 1 보호막(270)을 형성한다.
(정정) 그 다음, 금속 패턴(240) 상의 제 1 보호막(270) 상부에 제 2 보호막(280)을 형성한다. 여기서, 제 1 보호막(270)은 패시베이션층이며 산화막으로 형성되고, 제 2 보호막(280)은 폴리이미드 물질로 형성한다.
이때, 제 2 보호막(280) 형성한 후 열처리 공정을 수행하게 되는데, 상기 열처리 공정에 의해 제 2 보호막(280)인 상기 폴리이미드 물질이 응축되어 제 1 보호막(270) 상측으로 후퇴하게 된다.
그 다음, 제 1 보호막(270)을 식각하여 금속 패드(245)가 완전히 노출되도록 한다.
이때, 'B'와 같이 금속간 절연막(220) 상부에 형성된 식각 정지막(260)에 의해 식각이 정지되어, 과도 식각을 방지하고, 하부의 층간 절연막(210)이 노출되지 않아 수분 침투가 용이하지 않게 된다.
따라서, 층간 절연막(210)이 오픈되어 PCT(Pressure Cooker Test) 페일이 발생하는 것을 방지할 수 있다.
여기서, 상기 도 2a 및 도 2b의 식각 정지막(260)은 두 가지 방법으로 형성할 수 있는데 이를 하기 '도 3a' 내지 '도 3c', '도 4a' 내지 '도 4d'를 참조하여 설명한다.
도 3a 내지 도 3c를 참조하면, 반도체 기판(300) 상부에 제 1 콘택(330) 및 제 2 콘택(335)이 개재된 층간 절연막(310) 및 금속간 절연막(320)을 형성하고, 제 1 콘택(330) 및 제 2 콘택(335)과 각각 접속된 금속 패턴(340) 및 금속 패드(345)을 형성한다.
다음에, 금속 패턴(340) 및 금속 패드(345)를 포함하는 전체 상부에 감광막을 형성하고, 상기 감광막에 대한 노광 및 현상 공정을 수행하여 금속 패턴(340)과 금속 패드(345) 사이에 노출된 금속간 절연막(320)을 오픈시키는 감광막 패턴(350)을 형성한다.
다음에, 감광막 패턴(350)을 포함하는 전체 표면에 식각 정지막(360)을 형성한다.
그 다음, 감광막 패턴(350)을 제거한다.
이때, 감광막 패턴(350)을 제거하는 공정 시 감광막 패턴(350) 상부 및 측벽에 형성된 식각 정지막도 같이 제거되므로, 금속 패턴(340)과 금속 패드(345) 사이에 노출된 금속간 절연막(320) 상부와 금속 패턴(340) 및 금속 패드(345) 측벽에 식각 정지막(360)이 남겨지게 된다.
도 4a 내지 도 4d를 참조하여 식각 정지막을 형성하기 위한 두번째 방법을 설명하면, 반도체 기판(400) 상부에 제 1 콘택(430) 및 제 2 콘택(435)이 개재된 층간 절연막(410) 및 금속간 절연막(420)을 형성하고, 제 1 콘택(430) 및 제 2 콘택(435)과 각각 접속된 금속 패턴(440) 및 금속 패드(445)를 형성한다.
다음에, 금속 패턴(440) 및 금속 패드(445)를 포함하는 반도체 기판(400) 전체 표면에 식각 정지막(460)을 형성하고, 금속 패턴(440) 및 금속 패드(445) 사이에 노출되는 금속간 절연막(420) 상에 형성된 식각 정지막(460) 상부에 감광막 패턴(450)을 형성한다.
다음에, 감광막 패턴(450)을 마스크로 금속 패턴(440) 및 금속 패드(445) 상부에 형성된 식각 정지막(460)을 제거하여 금속 패턴(440)과 금속 패드(445) 사이의 금속간 절연막(420) 상부와 금속 패턴(440) 및 금속 패드(445) 측벽에 식각 정지막(460)이 형성되도록 한다.
상기한 두 가지 방법 중 선택된 어느 하나를 이용하여 금속 패턴과 금속 패드 사이에 노출된 금속간 절연막 상부에 식각 정지막을 형성하는 것이 바람직하다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
< 도면의 주요 부분에 대한 부호 설명 >
200 : 반도체 기판 210 : 층간 절연막
220 : 금속간 절연막 230 : 제 1 콘택
235 : 제 2 콘택 240 : 금속 패턴
245 : 금속 패드 260 : 식각 정지막
270 : 제 1 보호막 280 : 제 2 보호막
Claims (8)
- 하부 구조가 구비된 반도체 기판 상부에 층간 절연막을 형성하는 단계;상기 층간 절연막 상부에 금속간 절연막을 형성하는 단계;상기 금속간 절연막 및 상기 층간 절연막을 식각하여 복수개의 콘택홀을 형성하고, 상기 콘택홀을 매립하여 복수개의 콘택을 형성하는 단계;상기 금속간 절연막 상부에 상기 복수개의 콘택과 각각 접속되는 금속 패턴 및 금속 패드를 형성하는 단계;상기 금속 패턴 및 금속 패드 사이의 상기 금속간 절연막 상부에 식각 정지막을 형성하는 단계;상기 식각 정지막이 형성된 전체 상부에 상기 금속 패드의 일부를 노출시키는 제 1 보호막을 형성하는 단계; 및상기 금속 패턴 상의 상기 제 1 보호막 상부에 제 2 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 층간 절연막은 SOG 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 식각 정지막은 질화막, SiC, 비정질 탄소층(Amorphous Carbon), 비정질 실리콘(Amorphous Si), SiBN, SiOC 및 이들의 조합 중 선택된 어느 하나의 층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 보호막은 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 보호막은 폴리이미드(Polymide) 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 식각 정지막을 형성하는 공정은상기 금속 패턴 및 금속 패드 상부에 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 포함하는 전체 상부에 식각 정지막 물질을 도포하는 단계; 및상기 감광막 패턴을 제거하는 단계를 포함하되, 상기 감광막 패턴 제거 시 상기 감광막 패턴 상부의 식각 정지막 물질이 제거되어 상기 금속 패턴 및 금속 패드 사이에 노출된 상기 금속간 절연막 상부와 금속 패턴 및 금속 패드 측벽에 식각 정지막이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 식각 정지막을 형성하는 공정은상기 금속 패턴 및 금속 패드를 포함하는 전체 표면에 식각 정지막 물질을 형성하는 단계;상기 금속 패턴 및 금속 패드 상부를 오픈시키는 감광막 패턴을 형성하는 단계;상기 금속 패턴 및 금속 패드 상부의 상기 식각 정지막 물질을 제거하는 단계; 및상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 하부 구조가 구비된 반도체 기판;상기 반도체 기판 상부에 형성된 층간 절연막 및 금속간 절연막;상기 금속간 절연막 및 상기 층간 절연막을 관통하여 형성된 복수개의 콘택;상기 복수개의 콘택과 각각 접속되는 금속 패턴 및 금속 패드;상기 금속 패턴 및 금속 패드 사이의 상기 금속간 절연막 상부와 상기 금속 패턴 및 금속 패드 측벽에 구비된 식각 정지막;상기 금속 패드를 오픈시키는 제 1 보호막; 및상기 제 1 보호막 상부에 구비된 제 2 보호막을 포함하는 것을 특징으로 하는 반도체 소자.
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- 2007-12-27 KR KR1020070138788A patent/KR101024747B1/ko not_active IP Right Cessation
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