KR20010008596A - 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법 - Google Patents
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Abstract
복합 반도체 메모리장치의 패드 및 퓨즈를 동시에 개방하는 방법에 대해 개시하고 있다. 본 발명은 메모리 셀 영역의 기판에 형성된 셀 트랜지스터 및 비트라인 콘택전극과 다층의 금속 배선을 갖고 주변회로 영역의 기판에 퓨즈가 형성된 반도체 메모리장치에 보호용 절연막을 형성한 후에 그 위에 금속 배선과 층간 절연막의 식각 속도로 인한 손실을 방지하기 위해서 G라인과 I라인에 의해 각각 노광되는 제 1감광막과 제 2감광막을 순차적으로 도포하고, 패드와 퓨즈를 개방하기 위한 마스크를 이용하여 제 2감광막을 노광/현상하고, 주변회로 영역의 제 1감광막을 선택적으로 노광/현상하여 제거하고, 제 1감광막과 절연막의 식각 선택비를 조정한 CxFy+Ar 플라즈마 가스를 이용하여 메모리 셀 영역의 패드 표면이 노출되면서 주변회로의 퓨즈 상부의 소정 두께의 절연막이 남도록 구조물을 식각하는 제조 공정으로 이루어진다. 따라서, 본 발명은 보호막 상부에 1차로 도포되는 감광막의 두께를 조정함으로서 퓨즈 위의 절연막의 두께를 원하는 수치만큼 정확하게 남기면서도 동시에 패드의 금속층 손실을 최소화할 수 있다.
Description
본 발명은 메모리와 그 주변회로가 집적화된 복합 반도체 메모리장치의 제조 방법에 관한 것으로서, 특히 비용 절감을 위해 패드 및 리페어용 퓨즈를 동시에 개방하기 위한 식각 공정시 서로 다른 단차를 갖는 회로 영역으로 인해 발생하는 패드의 과도 식각을 방지할 수 있는 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법에 관한 것이다.
최근에 들어 등장하고 있는 복합 반도체 장치(MML: Merged Memory Logic)는 한 칩(chip)내에 메모리 셀 영역, 예컨대 DRAM(Dynamic Random Access Memory)과 아날로그 또는 그 주변회로가 함께 존재함에 따라 각각의 회로 성능과 제조 원가를 희생하지 않고 소자의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다.
그러나, 복합 반도체 장치는 메모리 셀 영역에 고용량의 커패시터와 다층의 배선 구조에 따라 그 영역과 주변회로의 영역사이에 단차가 크게 발생한다. 이러한 단차는 후속 공정 진행시 메모리 영역의 패드와 주변회로 영역의 퓨즈를 동시에 개방하는데 있어 패드를 구성하는 금속 배선을 과도 식각하게 되어 복합 반도체 메모리장치의 조립을 불량으로 만들게 된다.
도 1a 및 도 1b는 종래 기술에 의한 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법을 설명하기 위한 공정 순서도이다.
도 1a는 다층의 배선으로서 4층의 금속 배선을 갖는 복합 반도체 메모리의 패드/퓨즈 리페어 공정을 실시하기전의 수직 단면도로서, 도면 부호 100은 메모리 셀 영역을 나타낸 것이며 200은 그 주변회로 영역을 나타낸 것이다.
복합 반도체 메모리장치는 반도체기판(10) 위에 소자간 분리를 위해 형성된 소자분리막(12)과, 메모리 셀 영역(100)에 대응하는 소자분리막(12) 사이의 기판 위에 형성된 셀 트랜지스터(14)와, 그 셀 트랜지스터(14)의 불순물 주입 영역(소스 또는 드레인)에 연결된 콘택전극(16)과, 상기 셀 트랜지스터(14)의 다른 불순물 주입영역에 연결된 셀 커패시터(18)와, 주변회로 영역(200)에 대응하는 기판 위에 형성된 퓨즈(17)로 구성된다.
이때, 셀 트랜지스터(14)는 도면 부호로 도시하지는 않았지만 통상의 셀 구조와 마찬가지로 게이트 산화막, 게이트 전극과, 그 전극측벽에 사이드월 스페이서와, 게이트 산화막의 에지 근방의 기판내에 도전형 불순물이 고농도로 주입된 불순물 주입영역을 가지고 있다. 또한, 셀 커패시터(18)도 기판의 불순물 주입 영역과 연결되는 전하 저장 전극/ 유전체막/ 플레이트 전극을 포함한다.
그리고, 상기 반도체 메모리장치는 상기와 같은 구조물들을 서로 층간 절연하는 하부 층간 절연막(20)과, 메모리 셀 영역(100)에서 셀 커패시터(18)에 연결되는 1차의 금속 배선(24)과, 상기 제 1금속 배선(24)에 연결되는 제 2 내지 제 4금속배선들(26,28,30)과, 메모리 셀 영역(100)과 주변회로 영역(200)의 기판 위에서 금속 배선들을 층간 절연하며 그 단차를 없애는 상부 층간절연막(31)과, 상기 최상의 제 4금속 배선(30)인 패드가 형성된 메모리 셀 영역(100)과 그 주변회로 영역(200)을 보호하는 보호용 절연막(32)을 더 포함한다. 미설명된 도면 부호 22, 25,27,29는 금속 배선들을 수직으로 연결하는 수직 배선들이다.
이러한 복합 반도체 메모리장치는 메모리 셀 영역(100)의 패드(30)와 주변회로 영역(200)의 퓨즈(17)의 높이가 약 55000Å정도 단차가 존재하는데, 도 1b에 도시된 바와 같이 복합 반도체를 비용절감을 위해 패드 및 퓨즈를 동시에 개방하는 마스크를 단 1개만 사용해서 식각 공정을 실시할 경우 다음과 같은 문제점이 발생하게 된다.
즉, CxFy+Ar를 활성화시킨 플라즈마에 대한 금속의 식각 속도와 절연막의 식각 속도의 비가 1:10 정도일 때 패드 및 퓨즈 상부의 절연막 식각을 동시에 진행하기 위해서 퓨즈 위의 절연막을 약 6000 Å이내 정도로 남기도록 하면 패드를 구성하는 금속 배선의 손실이 약 4000∼5000Å 정도 발생한다.
그러므로, 도 1b와 같이 패드의 금속이 상기 식각 공정에 의해 과도 식각되어 얇게 남아 있으면, 후속 패키지 공정에서 매우 얇아진 패드 부분의 금속층과 배선간의 가압 접착으로 남아 있는 금속이 파열하여 그 접착력이 매우 약해지게 된다.
따라서, 복합 반도체 메모리장치의 제조공정에서 비용 절감을 위해 동시에 패드와 리페어를 위한 퓨즈 식각을 동시에 진행하면서도 패드의 금속 손실을 막을 수 있는 공정의 개발이 필요하게 되었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 패드와 리페어를 위한 퓨즈를 동시 개방하기 위한 식각 공정시 구조물의 보호용 절연막 위에 G-라인용 감광막과 I-라인용 감광막을 이중으로 도포한 후에 선택적으로 노광하여 패드 상의 G-라인 감광막만을 일부 남기고 식각을 진행함으로써, 퓨즈 상부의 식각이 진행되는 동안 패드 위에 존재하는 막들이 식각되지 않고 있다가 이후에 퓨즈 위의 잔여 막들과 패드 상의 보호용 절연막을 동시에 식각하기 때문에 1개의 마스크를 이용한 패드와 퓨즈의 식각 공정시 패드의 과도 식각을 방지할 수 있는 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법을 제공하는데 있다.
도 1a 및 도 1b는 종래 기술에 의한 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법을 설명하기 위한 공정 순서도,
도 2a 내지 도 2e는 본 발명에 따른 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법을 설명하기 위한 공정 순서도.
*도면의 주요 부분에 대한 부호의 설명*
10: 반도체기판 12: 소자분리막
14: 셀 트랜지스터 16: 콘택전극
17: 퓨즈 18: 셀 커패시터
20: 하부 층간절연막 22,25,27,29: 수직 배선
24,26,28: 다층 배선 30: 패드
31: 상부 층간절연막 32: 보호용 절연막
40: 제 1감광막 42: 제 2감광막
44: 마스크 45: 블랭크 마스크
100: 메모리 셀 영역 200: 주변회로 영역
상기 목적을 달성하기 위하여 본 발명은 다층의 금속 배선을 갖는 메모리 셀 영역과 불량이 발생된 메모리 셀의 리페어하기 위한 퓨즈를 갖는 주변회로 영역으로 이루어진 복합 반도체 메모리장치의 제조 공정에 있어서, 메모리 셀이 형성될 예정인 반도체기판에 게이트 전극 및 소스/드레인 영역을 갖는 셀 트랜지스터를 형성하는 단계와, 기판의 메모리 셀 영역에 소스/드레인 영역과 연결되는 비트라인 콘택전극을 형성함과 동시에 주변회로가 형성될 예정인 기판에 퓨즈를 형성한 후에 기판 전면에 이 구조물을 층간 절연하는 하부의 층간 절연막을 형성하는 단계와, 기판의 메모리 셀 영역에 소스 또는 드레인 영역과 접하는 고정전용량의 셀 커패시터를 형성하며 커패시터에 연결되며 다층의 금속 배선을 형성하고, 커패시터와 배선들을 층간 절연하는 상부의 층간 절연막을 커패시터와 배선, 배선들 사이에 형성하는 단계와, 상기 구조물 전면에 보호용 절연막을 형성하는 단계와, 보호용 절연막 상부에 금속 배선과 층간 절연막의 식각 속도로 인한 손실을 방지하기 위해서 서로 다른 빛의 파장으로 노광되는 제 1감광막 및 제 2감광막을 순차적으로 도포하는 단계와, 최상의 금속 배선인 패드와 퓨즈를 개방하기 위한 마스크를 이용하여 제 2감광막을 노광/현상하는 단계와, 마스크 위에 주변회로 영역만 선택적으로 개방하기 위한 블랭크 마스크를 형성하고 주변회로 영역의 개방된 제 1감광막을 선택적으로 노광/현상하여 제거하는 단계와, 마스크들을 모두 제거한 후에 제 1감광막과 절연막의 식각 선택비를 조정한 CxFy+Ar 플라즈마 가스를 이용하여 메모리 셀 영역의 패드 표면이 노출되면서 주변회로의 퓨즈 상부의 소정 두께의 절연막이 남도록 구조물을 식각하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다. 본 발명의 실시예는 종래 구성과 동일한 부분에 대해서는 동일한 도면부호를 사용하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법을 설명하기 위한 공정 순서도이다.
도 2a를 참조하면, 본 발명의 복합 반도체 메모리장치 역시 메모리 셀 영역(100)에 다층 배선으로서 종래와 동일하게 4층의 금속 배선을 갖으며 주변 회로 영역(200)에 불량이 발생된 메모리 셀을 리페어하기 위한 퓨즈(17)를 갖는다.
그러면, 본 발명의 복합 반도체 메모리장치의 제조 공정은, 소자분리막을(12)이 형성되어 있으며 메모리 셀이 형성될 예정인 반도체기판에 게이트 전극 및 소스/드레인 영역을 갖는 셀 트랜지스터(14)를 형성한다. 기판의 메모리 셀 영역(100)에 소스 또는 드레인 영역과 연결되는 비트라인 콘택전극(16)을 형성함과 동시에 주변회로가 형성될 예정인 기판에 퓨즈(17)를 형성한 후에 상기 기판 전면에 이 구조물을 층간 절연하는 하부 절연막(20)을 형성한다.
그 다음, 기판의 메모리 셀 영역(100)에 소스 또는 드레인 영역과 연결되는 고정전용량의 셀 커패시터(18)를 형성하며 상기 커패시터(18)에 연결되는 1차의 금속 배선(24)과 상기 제 1금속 배선(24)에 연결되는 제 2 내지 제 4금속배선들(26,28,30)을 형성한다. 상기 금속 배선 형성시 메모리 셀 영역(100)과 주변회로 영역(200)의 기판 위에서 금속 배선들을 층간 절연하며 그 단차를 없애는 상부 층간절연막(31)을 형성하도록 한다. 그리고, 상기 최상의 제 4금속 배선(30)인 패드가 형성된 메모리 셀 영역(100)과 그 주변회로 영역(200)을 보호하는 보호용 절연막(32)을 형성한다. 이때, 금속 배선은 각각 순차적으로 반사 방지막(TiN)/금속(Al)/접착막(TiN)/수직 배선으로서 플러그(Ti)의 구조로 이루어져 있으며 위에서 아래로 내려갈수록 선폭이 넓어진다.
이어서, 본 발명에 따라 보호용 절연막(32) 상부에 금속 배선과 층간 절연막의 식각 속도로 인한 손실을 방지하기 위해서 서로 다른 빛의 파장(G라인,I라인)으로 노광되는 제 1감광막(40) 및 제 2감광막(42)을 순차적으로 도포하고 각각 고온에서 일정 시간 유지하여 경화시킨다.
이때, 제 1감광막(40)의 두께(WPR1)는 하기 수학식 1에 따른다.
여기서, WPR1은 제 1감광막의 두께,는 퓨즈 상부의 절연막 총두께,는 패드 상부의 절연막 총두께,는 퓨즈 위에 남겨질 층간 절연막 두께,는 패드 상부 반사방지막의 두께,는 CxFy+Ar 플라즈마에 대한 절연막의 식각속도,는 CxFy+Ar플라즈마에 대한 반사방지막의 식각속도,는 CxFy+Ar플라즈마에 대한 제 1감광막의 식각속도,는 CxFy+Ar플라즈마에 대한 절연막의 식각속도이다. 본 실시예에서는 제 1감광막의 두께를 10000Å∼14000Å, 제 2감광막의 두께를 25000Å∼31000Å으로 한다.
도 2b에 도시된 바와 같이, 상기 최상의 금속 배선인 패드(30)와 퓨즈(17)를 모두 개방하기 위한 마스크(44)를 이용한 사진 공정을 진행하여 제 2감광막(42)을 노광/현상한다. 이때, 제 2감광막(42)은 I라인의 빛인 365nm이 조사되어 노광된다. 그러면, 패드(30) 및 퓨즈 상부의 제 2감광막(42)만 선택적으로 마스크에 그려진 패턴을 따라 제거되고, 하부의 제 1감광막(40)은 극히 일부(약 500Å이내)만 현상 과정에서 제거되고 나머지는 남아 있게 된다.
도 2c에 도시된 바와 같이, 마스크(44) 위에 주변회로 영역(200)만 선택적으로 개방하기 위한 블랭크 마스크(45)를 형성하고 주변회로 영역(200)의 개방된 제 1감광막(40)을 선택적으로 노광/현상하여 제거한다. 이때, 제 1감광막(40)은 G라인 빛인 436nm이 조사되어 노광된다. 이에 따라, 패드(30) 상부에는 제 1감광막(40)이 남아 있게 되지만, 퓨즈(17) 상부에는 제 1감광막(40)이 완전히 제거된다.
도 2d에 도시된 바와 같이, 상기 마스크들(44,45)을 모두 제거한 후에 패드(30) 상부의 제 1감광막(40)과 보호용 절연막 내지 층간 절연막(32,31,20)의 식각 선택비를 조정한 CxFy+Ar 플라즈마 가스를 이용하여 식각 공정을 실시한다. 상기 식각 공정에 의해 메모리 셀 영역(100)의 패드(30) 상부의 제 1감광막(40)이 완전히 식각(46)되어 하부의 보호용 절연막 표면이 드러나게 되고, 동시에 주변회로 영역(200)의 퓨즈(17) 상부의 보호용 절연막 및 상부 층간 절연막(32,31)이 식각(47)된다. 이때, 퓨즈(17) 상부에 남아 있는 절연막의 두께는, 상기 수학식 1에 의해서정도가 된다.
이때, 'CxFy+Ar'을 활성화시킨 플라즈마에 대한 제 1감광막(40)과 절연막의 식각비는 약 1:2.5 정도이기 때문에 퓨즈(17) 위의 절연이 약 30000Å정도 제거될 때까지 패드(30) 위의 절연막은 그대로 남아 있게 된다. 이에 따라, 식각비에 맞추어 제 1감광막(40)의 두께를 잘 조절하면 그 막(40)이 완전히 식각되고 패드(30) 위의 절연막이 약 8000Å정도 남아 있으면 퓨즈(17) 상부의 절연막은 약 20000Å(∼6000Å+6000Å+8000Å) 정도 남아 있게 조정할 수 있다.
도 2e에 도시된 바와 같이, 계속 식각 공정을 진행하는데, 상기 퓨즈(17) 상부에 소정 두께, 예를 들어 약 6000Å의 절연막이 남겨지도록 상기 구조물을 식각한다. 그러면, 패드(30) 상부의 보호용 절연막(32)이 제거(48)되는데, 배선이 반사방지막(arc), 예를 들어 TiN을 포함할 경우 상기 반사 방지막까지 식각 공정을 실시해서 금속 표면이 드러나도록 식각한다. 이에 따라, 패드(30)를 구성하는 금속의 식각 손실의 발생하지 않는다. 여기서, CxFy+Ar을 활성화시킨 플라즈마에 대한 금속의 식각속도와 산화막의 식각 속도의 비가 1:10정도로 한다.
따라서, 본 발명에 따라 패드 및 리페어를 위한 퓨즈를 개방하기 위한 절연막 식각을 진행하면 퓨즈 위에 소정 두께의 절연막을 확보하면서 동시에 패드의 금속층의 손실이 전혀없이 정확히 상부 반사 방지막(TiN)까지만 식각할 수 있다.
상기한 바와 같이 본 발명은, 패드 및 리페어를 위한 퓨즈를 개방하기 위한 절연막 식각을 동시에 진행하는데서 발생하는 비용을 절감할 수 있다.
그리고, 본 발명은 보호막 상부에 1차로 도포되는 감광막의 두께를 조정함으로서 퓨즈 위의 절연막의 두께를 원하는 수치만큼 정확하게 남기면서도 동시에 패드의 금속층 손실을 최소화할 수 있다. 이로 인해, 후속의 패키지 공정 중에 패드의 금속층 파열에 대한 접촉 불량이 발생할 확률이 낮아지므로 수율을 향상시킬 수 있으며 이러한 금속 알갱이들과 감광막이 식각되면서 발생하는 탄소기의 결합으로 인해 금속성 폴리머들의 발생을 최대한 억제하여 식각 챔버의 오염을 최소화한다.
Claims (5)
- 다층의 금속 배선을 갖는 메모리 셀 영역과 불량이 발생된 메모리 셀의 리페어하기 위한 퓨즈를 갖는 주변회로 영역으로 이루어진 복합 반도체 메모리장치의 제조 공정에 있어서,메모리 셀이 형성될 예정인 반도체기판에 게이트 전극 및 소스/드레인 영역을 갖는 셀 트랜지스터를 형성하는 단계;상기 기판의 메모리 셀 영역에 소스/드레인 영역과 연결되는 비트라인 콘택전극을 형성함과 동시에 주변회로가 형성될 예정인 기판에 퓨즈를 형성한 후에 상기 기판 전면에 이 구조물을 층간 절연하는 하부의 층간 절연막을 형성하는 단계;상기 기판의 메모리 셀 영역에 소스 또는 드레인 영역과 접하는 고정전용량의 커패시터를 형성하며 상기 커패시터에 연결되는 다층의 금속 배선을 형성하고, 상기 커패시터와 상기 배선들을 층간 절연하는 상부의 층간 절연막을 커패시터와 배선, 배선들 사이에 형성하는 단계;상기 구조물 전면에 보호용 절연막을 형성하는 단계;상기 보호용 절연막 상부에 금속 배선과 층간 절연막의 식각 속도로 인한 손실을 방지하기 위해서 서로 다른 빛의 파장으로 노광되는 제 1감광막 및 제 2감광막을 순차적으로 도포하는 단계;상기 최상의 금속 배선인 패드와 퓨즈를 개방하기 위한 마스크를 이용하여 상기 제 2감광막을 노광/현상하는 단계;상기 마스크 위에 상기 주변회로 영역만 선택적으로 개방하기 위한 블랭크 마스크를 형성하고 상기 주변회로 영역의 개방된 제 1감광막을 선택적으로 노광/현상하여 제거하는 단계; 및상기 마스크들을 모두 제거한 후에 제 1감광막과 절연막의 식각 선택비를 조정한 CxFy+Ar 플라즈마 가스를 이용하여 상기 메모리 셀 영역의 패드 표면이 노출되면서 상기 주변회로의 퓨즈 상부의 소정 두께의 절연막이 남도록 상기 구조물을 식각하는 단계를 포함하여 이루어진 것을 특징으로 하는 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법.
- 제 1항에 있어서, 상기 제 1감광막은 G라인 빛인 436nm이 조사되어 노광되고 제 2감광막은 I라인의 빛인 365nm을 조사되어 노광되는 것을 특징으로 하는 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법.
- 제 1항에 있어서, 상기 제 1감광막의 두께는 아래 수학식에 따라 그 두께를 조정하는 것을 특징으로 하는 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법.WPR1=WPR1은 제 1감광막의 두께,는 퓨즈 상부의 층간 절연막 총두께,는 패드 상부의 층간 절연막 총두께,는 퓨즈 위에 남겨질 층간 절연막 두께,는 패드 상부 반사방지막의 두께,는 CxFy+Ar 플라즈마에 대한 층간 절연막의 식각속도,는 CxFy+Ar플라즈마에 대한 반사방지막의 식각속도,는 CxFy+Ar플라즈마에 대한 제 1감광막의 식각속도,는 CxFy+Ar플라즈마에 대한 층간 절연막의 식각속도.
- 제 1항 내지 제 3에 있어서, 상기 제 1감광막의 두께는 10000Å∼14000Å이고 제 2감광막의 두께는 25000Å∼31000Å으로 하는 것을 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법.
- 제 1항에 있어서, 상기 다층의 배선은 반사 방지막을 포함할 경우 상기 패드의 반사 방지막까지 식각 공정을 실시하는 것을 특징으로 하는 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법.
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