KR100419870B1 - 금속라인의 형성방법 - Google Patents
금속라인의 형성방법 Download PDFInfo
- Publication number
- KR100419870B1 KR100419870B1 KR10-2001-0037000A KR20010037000A KR100419870B1 KR 100419870 B1 KR100419870 B1 KR 100419870B1 KR 20010037000 A KR20010037000 A KR 20010037000A KR 100419870 B1 KR100419870 B1 KR 100419870B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal line
- pattern
- forming
- metal
- layer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 금속라인(metal line)의 코너(corner)부분에 발생되는 스트레스(stress)를 방지할 수 있는 금속라인의 형성방법에 관해 개시한다.
개시된 본 발명의 금속라인 형성방법은 반도체기판 상에 금속층을 형성하는 공정과, 금속층 상에 금속라인영역이 정의된 주패턴 및 주패턴의 일측에 슬릿형상인 보조패턴을 가진 마스크패턴을 형성하는 공정과, 마스크패턴을 이용하여 금속층을 식각하여 일측에 보조패턴을 가진 금속라인을 형성하는 공정과, 마스크패턴을 제거하는 공정과, 상기 결과물 상에 보호층을 형성하는 공정을 포함한다.
Description
본 발명은 반도체장치의 형성방법에 관한 것으로, 보다 상세하게는 금속라인(metal line)의 코너(corner)부분에 발생되는 스트레스(stress)를 방지할 수 있는 금속라인 형성방법에 관한 것이다.
하나의 반도체 칩에는 수 많은 반도체 소자, 예컨대 셀 트랜지스터 및 셀 커패시터등이 형성되어 있다. 칩안의 셀 영역에서 상기 소자들은 매트릭스(matrix)형태로 배열을 이루고 있고, 각 소자들은 상호연결라인에 의해 연결되어 있다.
이에 따라, 셀 트랜지스터의 게이트나 셀 커패시터의 하부 전극 등은 비트 라인 처럼 하나의 라인을 형성하게 된다. 이와같이, 다양한 형태의 금속라인이 반도체 장치의 제조 과정에서 형성된다.
도 1a 내지 도 1c는 종래기술에 따른 금속라인의 형성을 보인 제조공정도이다.
종래기술에 따른 금속라인의 형성방법은, 도 1a에 도시된 바와 같이, 반도체기판(100) 상에 금속을 스퍼터링(sputtering) 또는 화학기상증착(Chemical Vapor Deposition)방법에 의해 증착하여 금속층(102)을 형성한다.
이때, 상기 금속층(102)으로는 알루미늄(Al), 구리(Cu) 또는 텅스텐(tungsten) 등의 재질을 이용하며, 7000∼10000Å 두께로 형성된다.
또한, 상기 반도체기판(100)은 도면에 도시되어 있지 않지만, 하부에 텅스텐 플러그 또는 금속라인 등의 도전영역이 형성되어져 있다.
이어서, 금속층(102) 상에 감광막(photoresist)을 도포한 후, 노광 및 현상하여 상기 기판(100)의 도전영역과 대응되는 부분 전부 또는 일부를 덮도록 감광막패턴(104)을 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 상기 감광막패턴을 마스크로 하여 금속층을 식각하여 금속라인(metal line)(103)을 형성한 다음, 감광막패턴을 제거한다. 상기 금속라인(103)은 기판(100)의 도전영역과 전기적으로 연결된다.
이 후, 도 1c에 도시된 바와 같이, 반도체기판(100) 상에 금속라인(103)을덮도록 제 1보호층(106)과 제 2보호층(108)을 순차적으로 형성한다.
이때, 상기 제 1보호층(106)과 제 2보호층(108)은 고밀도 플라즈마(High Density Plasma)방식에 의해 증착되며, 4000∼60000Å 두께로 형성한다.
또한, 상기 제 1, 제 2보호층(106)(108)은 후속의 쏘잉(sawing)공정, 패키징(packaging) 공정 및 신뢰성 테스트 시의 물리적 스트레스로부터 금속라인(103)을 보호하기 위한 스트레스 방지층의 역할을 한다.
그러나, 종래의 금속라인 형성방법은, 후속의 공정에서 발생하는 스트레스에 의해 도 1c에 도시된 바와 같이, 금속라인의 코너부분(a)에 크랙(crack)이 발생되거나, 금속라인에 어텍(attack)이 가해져서 제품동작의 오류를 유발시킨 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 코너부분에 발생되는 스트레스를 방지할 수 있는 금속라인의 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 금속라인의 형성을 보인 제조공정도.
도 2a 내지 도 2c는 본 발명에 따른 금속라인의 형성을 보인 제조공정도.
도 3은 본 발명에 따른 마스크패턴의 평면도.
도면의 주요부분에 대한 부호의 설명
200. 반도체기판 202. 금속층
203. 금속라인 203a. 주패턴
203b. 보조패턴 204. 마스크패턴
206, 208. 보호층
상기 목적을 달성하기 위한 본 발명의 금속라인의 형성방법은 반도체기판 상에 금속층을 형성하는 공정과, 금속층 상에 금속라인영역이 정의된 주패턴 및 주패턴의 일측에 상기 물리적 스트레스가 주패턴으로 전해지는 것을 차단시키는 슬릿형상의 보조패턴을 가진 마스크패턴을 형성하는 공정과, 마스크패턴을 이용하여 금속층을 식각하여 일측에 스트레스 차단용 보조패턴을 가진 금속라인을 형성하는 공정과, 마스크패턴을 제거하는 공정과, 상기 결과물 상에 보호층을 형성하는 공정을 포함한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명에 따른 금속라인의 형성을 보인 제조 공정도이고, 도 3은 본 발명에 따른 마스크패턴의 평면도이다.
본 발명의 금속라인 형성방법은, 도 2a에 도시된 바와 같이, 먼저, 반도체기판(200) 상에 금속을 스퍼터링법 또는 화학기상증착 방법에 의해 증착하여 금속층(202)을 형성한다.
이때, 상기 금속층(202)은 알루미늄(Al), 구리(Cu) 또는 텅스텐(W) 등의 재질을 이용하며, 7000∼10000Å 두께로 형성한다.
또한, 상기 반도체기판(200)은, 도면에 도시되어 있지 않지만, 그 하부에 도전플러그 또는 금속라인 등의 도전영역이 형성되어져 있다.
이어서, 금속층(202) 상에 감광막을 도포한 후, 노광 및 현상하여, 도 3에 도시된 바와 같이, 금속라인 형성영역이 정의된 주패턴(204a)과 상기 주패턴(204a)의 일측에 슬릿 형상의 보조패턴(204b)을 가진 감광막패턴(204)을 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 상기 감광막패턴을 마스크로 하여 금속층을 식각하여 금속라인(203)을 형성한다
그리고 감광막패턴을 제거한다.
이때, 상기 금속라인(203)에는, 상기 감광막패턴과 동일한 패턴이 전사되므로, 금속라인을 정의하는 주패턴(203a)과 주패턴의 일측에 형성된 보조패턴(203b)이 형성된다.
또한, 상기 주패턴(203a)은 기판(200)의 도전영역과 전기적으로 연결된다. 상기 보조패턴(203b)은 0.3㎛ 정도의 폭을 가진다.
이 후, 도 2c에 도시된 바와 같이, 반도체기판(200)상에 금속라인(203)을 덮도록 제 1보호층(206)과 제 2보호층(208)을 순차적으로 형성한다.
이때, 상기 제 1보호층(206)과 제 2보호층(208)은 고밀도 플라즈마방식으로 증착하며, 4000∼60000Å 두께로 형성한다.
또한, 상기 제 1, 제 2보호층(206)(208)은 후속의 쏘잉(sawing)공정, 패키징(packaging) 공정 및 신뢰성 테스트 시의 물리적 스트레스로부터 금속라인(203)을 보호하기 위한 스트레스 방지층의 역할을 한다.
상술한 바와 같이, 본 발명은 금속라인의 일측에 슬릿 형상의 보조패턴을 가진 구조를 가짐으로써, 상기 보조패턴이 후속의 공정에서 발생되는 스트레스가 금속라인의 코너부분으로 전해지지 않도록 이를 차단하는 역할을 한다.
즉, 본 발명에서는 상기 보조패턴에 의해 금속라인으로 스트레스가 전달되는 것이 차단됨에 따라, 금속라인의 코너 부분에 크랙이 발생되지 않는다.
이상에서와 같이, 본 발명의 금속라인 형성방법에서는 금속라인의 일측에 슬릿 형상의 보조패턴을 형성함으로써, 상기 보조패턴이 후속의 공정에서 발생되는 스트레스가 금속라인의 코너부분으로 전해지지 않도록 한다.
따라서, 본 발명의 방법은 보조패턴에 의해 금속라인의 코너부분에 스트레스가 차단되기 때문에 금속라인에 크랙이 발생되지 않아 제품의 신뢰성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (2)
- 물리적 스트레스가 전해지지 않도록 이를 차단시킬 수 있는 금속라인을 형성하는 방법에 있어서,반도체기판 상에 금속층을 형성하는 공정과,상기 금속층 상에 금속라인영역이 정의된 주패턴 및 상기 주패턴의 일측에 상기 물리적 스트레스가 주패턴으로 전해지는 것을 차단시키는 슬릿형상의 보조패턴을 가진 마스크패턴을 형성하는 공정과,상기 마스크패턴을 이용하여 상기 금속층을 식각하여 일측에 스트레스 차단용 보조패턴을 가진 금속라인을 형성하는 공정과,상기 마스크패턴을 제거하는 공정과,상기 결과물 상에 보호층을 형성하는 공정을 포함한 것을 특징으로 하는 금속라인 형성방법.
- 제 1항에 있어서, 상기 보조패턴의 폭은 0.3㎛인 것을 특징으로 하는 금속라인 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0037000A KR100419870B1 (ko) | 2001-06-27 | 2001-06-27 | 금속라인의 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0037000A KR100419870B1 (ko) | 2001-06-27 | 2001-06-27 | 금속라인의 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030000846A KR20030000846A (ko) | 2003-01-06 |
| KR100419870B1 true KR100419870B1 (ko) | 2004-02-25 |
Family
ID=27711441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0037000A KR100419870B1 (ko) | 2001-06-27 | 2001-06-27 | 금속라인의 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100419870B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990029853A (ko) * | 1997-09-17 | 1999-04-26 | 가네꼬 히사시 | 노광 패턴 마스크 및 그 제조 방법 |
-
2001
- 2001-06-27 KR KR10-2001-0037000A patent/KR100419870B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990029853A (ko) * | 1997-09-17 | 1999-04-26 | 가네꼬 히사시 | 노광 패턴 마스크 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030000846A (ko) | 2003-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100406177B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| US6133635A (en) | Process for making self-aligned conductive via structures | |
| KR100430924B1 (ko) | 집적회로 및 그의 제조 방법 | |
| KR100311058B1 (ko) | 반도체디바이스형성방법 | |
| KR100419870B1 (ko) | 금속라인의 형성방법 | |
| US6348414B1 (en) | Method for forming fine metal patterns by using damascene technique | |
| US5372971A (en) | Method for forming via hole in multiple metal layers of semiconductor device | |
| US6613680B2 (en) | Method of manufacturing a semiconductor device | |
| KR100399062B1 (ko) | 반도체소자의 퓨즈구조 및 그 제조방법 | |
| KR100324595B1 (ko) | 리프트-오프법을 이용한 반도체 소자의 금속배선 형성방법 | |
| KR100546109B1 (ko) | 반도체소자의 워드라인 형성방법 | |
| KR100668221B1 (ko) | Ｍｉｍ 캐패시터 형성 방법 | |
| KR100349692B1 (ko) | 강유전체 메모리 소자의 보호막 식각 방법 | |
| KR0144232B1 (ko) | 반도체 소자의 미세 패턴 형성 방법 | |
| KR20080000845A (ko) | 반도체 소자의 제조방법 | |
| KR100265991B1 (ko) | 반도체 장치의 다층 배선간 연결공정 | |
| KR100328696B1 (ko) | 반도체 소자의 제조방법 | |
| KR100406738B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20030049563A (ko) | 비아홀 형성방법 | |
| CN117832078A (zh) | 避免晶圆边缘电弧放电的钝化层刻蚀方法、结构及应用 | |
| KR20010038436A (ko) | 비트 라인 퓨즈 오픈 방법 | |
| KR100763099B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100197129B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100263669B1 (ko) | 웨이퍼 정렬을 위한 정렬마크 형성방법 | |
| KR19980065743A (ko) | 안티 퓨즈를 구비하는 반도체장치 및 그 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |