KR100311058B1 - 반도체디바이스형성방법 - Google Patents
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Abstract
본 발명에 따른, 상보적 관계의 비트 라인(B 및 /B)과 같은, SRAM 셀 어레이용 병렬 금속 라인은, 하부와 상부에 유전성 산화물층이 있는 균일한 두께의 알루미늄층을 형성하고, 예를 들면, 반응성 이온 에칭에 의해 상기 산화물층과 알루미늄층을 패터닝하여 상부 표면상에 상부의 유전성 산화물층을 갖는 알루미늄 비트 라인(B)을 형성하며, 이렇게 형성한 구조들의 알루미늄 비트 라인(B)의 측벽을 포함한 전체 표면상에 제 2 유전성 산화물층을 디포지팅하고, 상기 산화물층의 상부 표면을 반응성 이온 에칭하여 상기 알루미늄 비트 라인(B)의 상부와 측벽 표면에만 산화물층을 남기고 다른 곳의 산화물층은 제거하고, 이같이 형성된 구조물의 상부 표면상에 다른 균일한 두께의 알루미늄층을 계속적으로 형성한 후, 이 알루미늄층을 패터닝하여 상보적 알루미늄 비트 라인(/B)을 형성함으로써 형성된다.
Description
본 발명은 집적 회로 디바이스의 제조 방법에 관한 것으로서, 구체적으로는 집적 회로 디바이스용 전기 전도 라인의 제조 방법에 관한 것이다.
반도체 스태틱 랜덤 액세스 메모리(static random access memory;SPAM) 셀 어레이와 같은 집적 회로 디바이스의 제조에 있어서 중요한 기술적 문제점 중 하나는, 반도체 칩이 차지하는 면적을 줄이기 위하여 가능한한 작은 공간적 주기(spatial periodicity)를 갖는 평행한 전기 전도성 금속화 라인(electrically conducting metallization line)을 제조하는 것이다. 종래의 기술에 있어서, 이러한 주기는 보통, 마스킹(masking) 및 에칭(etching)에 의해 원하는 모든 금속화 라인을 동시에 형성하는 표준 포토리소그래피 기법에서 얻어지는 최소 배선폭(smallest feature)에 의하여 결정된다. 하지만 이러한 포토리소그래피에 사용되는 광의 파장이 영으로 될 수는 없으므로, 현재의 기술 수준에서는, 위상 편이(phase-shifting) 또는 직접 기록(direct writing) 리소그래피와 같은 진보된 기술을 사용하지 않는 한 인접 라인들간의 간격 S가 적어도 약 0.4㎛가 되어 만족스럽지 못했다.
금속화 라인의 재료로 알루미늄을 사용하는 경우, 디바이스 동작중 라인내에 흐르는 고 전류 밀도에 기인한 전자이동(electromigration) 효과로 인하여 라인내에 빈공간(void)(갭(gap))들이 형성됨으로써 디바이스내에 바람직하지 않은 개방회로(open circuit)를 유발하지 않도록 그리고, 알루미늄내의 응력(stress)에 의해 라인내에 바람직하지 않은 빈공간이 발생하지 않도록, 현재의 기술에서는 각 라인의 폭을 약 0.7∼0.9㎛ 이상으로, 바람직하게는 약 1.0㎛로 해야 한다. 따라서, 라인의 공간 주기는 적어도 (1.0 + 0.4)㎛ = 1.4㎛와 대략 동일한 것이 바람직하다. 예를 들어, 하나의 알루미늄 비트 라인 B와 이에 평행한 상보적 알루미늄 비트 라인 /B을 갖는 SRAM 셀의 경우에, 각 SRAM 셀의 폭은 적어도 2 × 1.4㎛ = 2.8㎛ 와 대략 동일한 것이 바람직하지만, 전자이동과 개방 회로로 인한 신뢰성의 희생을 어느 정도 감수한다면 폭을 더욱 좁게 할 수도 있다. 따라서, 감속화 라인의 공간 주기를 감소시켜 칩 면적을 줄임으로써, 예를 들면 단위 칩 면적당 SRAM 셀의 수를 증가시키는 방법이 요망된다.
본 발명에 따른, 두 개 이상의 금속화 라인을 포함하는 반도체 디바이스는
(a)하부의 디바이스 기판(10) 상에 제 1 절연층(11)을 형성하는 단계와,
(b)상기 제 1 절연층(11) 상에 제 1 전기 전도층(12)을 형성하는 단계와,
(c)상기 제 1 전도층 상에 제 2 절연층(13)을 형성하는 단계와,
(d)상기 제 2 절연층의 선택된 제 1 부분과 이것의 하부에 있는 상기 제 1 전도층의 제 1 부분을 이방성 에칭하여, 하부의 상기 제 1 절연층의 제 1 부분을 노출시킴으로씨, 상기 제 1 전도층의 제 2 부분이 패터닝된 제 1 전도층(22)을 형성하게 하고, 상기 제 2 절연층의 제 2 부분(23)이 상기 패터닝된 제 1 전도층의 상부 표면상에 원래대로 남아 있게 하는 단계와,
(e) 적어도 상기 제 2 절연층의 제 2 부분과 상기 패터닝된 제 1 전도층 부분의 측벽을 덮는 제 3 절연층(24)을 형성하는 단계와,
(f) 상기 제 3 절연층을 이방성 에칭하여 상기 패터닝된 제 1 전도층의 측벽을 제외한 모든 지점에서 상기 제 3 절연층을 제거함으로써, 상기 제 3 절연층 두께의 적어도 일부(34)가 상기 패터닝된 제 1 전도층의 측벽상의 모든 지점에 원래대로 남아 있고, 상기 제 2 절연층 두께의 적어도 일부(33)가 상기 패터닝된 제 1전도층의 상부 표면상에 원래대로 남아 있도록 하는 단계와,
(g) 적어도 상기 제 1 절연층이 노출된 제 1 부분상에 하나의 패터닝된 제 2 전기 전도층(45)을 형성하는 단계에 의해 형성된다.
또한, 상기 단계(f)는 제 2 전도층을 제 1 절연층의 제 1 부분상과 제 2 절연층의 원래 부분상에 디포지팅한 후 제 2 전도층을 패터닝하여 패터닝된 제 2 전도층을 형성함으로써 수행되는 것이 유리하다. 또한, 상기 단계 (b)를 수행하기 전에, 제 1 절연층내에 제 1 및 제 2 개구를 형성한 다음 이들 각 개구내에 개별적으로 제 1 및 제 2 전기 전도성 플러그(plug)를 각각 디포지팅하는 것이 유리하다. 또한, 개구는 제 1 절연층을 관통하여 기판까지 연장함으로써, 제 1 및 제 2 플러그가 이 기판과 접촉하도록 하는 것이 유리하다. 또한 제 1 전도층의 제 2 부분이 제 1 플러그의 상부 표면과 접촉하고, 제 2 전도층이 제 2 플러그의 상부 표면과 접촉하도록 하는 것이 좋다. 대표적으로, 상기 제 1 및 제 2 전도층은 알루미늄을 함유한다.
이렇게 함으로써, 단계(c) 동안의 제 1 전도층 패터닝에 대한 단계(f) 동안의 제 2 전도층 패터닝의 임의의 위치부정합 오차(misalignment error)에 의한 약영향이 회피되지는 않더라도 최소화된다. 이러한 관점에서, 본 발명에 의한 방법은 "자기-정합(self-aligned)"적이다. 더우기, 상기 제 1 및 제 2 의 패터닝된 층이 단일의 금속화 레벨상에 형성되고, 연속하는 상보적인 B 및 /B 라인과 같이 서로 평행한 스트라이프("라인") 모양(평면도 참조)으로 제조될 수 있기 때문에, 인접한 라인들(B 와 /B)간의 유효 간격 S는 패터닝된 제 1 전도층의 측벽상에 원래대로 남아 있는 제 3 절연층의 두께에 불과하다.
보다 구체적으로, 제 2 전도층의 재료로서 알루미늄을 사용하는 경우, 고 전류 밀도를 갖는 알루미늄내에서의 전자 전도에 의해 유발되는 전자이동 문제와 알루미늄 내의 응력(stress)으로 인한 알루미늄내의 빈공간(void)에 의해 유발되는 문제들 때문에, 제 2 전도층은 패터닝된 제 1 전도층의 측벽상에 원래대로 남아 있는 제 3 절연층의 전체는 아니더라도 적어도 일부분을 덮고(오버랩하고), 또한 패터닝된 제 1 전도층의 상부 표면상에 원래대로 남아 있는 제 2 절연층 일부를 덮도록 패터닝되는 것이 바람직하다. 이러한 방법으로, 상기 금속화의 공간 주기를 작게 하면서도 패터닝된 제 2 전도층을 보다 넓게 제조할 수 있다.
제 1 도를 참조하면, 반도체 실리콘 기판(10)상에 대표적으로 대략 0.6∼1.0㎛ 범위의 두께를 갖는 이산화 실리콘 절연층(11)이 디포지팅된다. 기판(10)은, 집적 회로를 형성하기 위하여, 트랜지스터(도시하지 않음)와 같이 국소화된 전자 디바이스들을 포함하는 것이 전형적이다. 통상, 이산화 실리콘층(11)은 저압 화학 기상 증착법(LPCVD) 공정에 의해 형성된다.
알루미늄 층(12)을 이산화 실리콘층(12)상의 전체에, 예컨대 스퍼터링에 의하여, 대표적으로 대략 0.5㎛의 두께로 디포지팅한다. 이 알루미늄층상에 다른 이산화 실리콘층(13)을, 전형적으로는 플라즈마 강화된(plasma enhanced) 저압 CVD에 의하여, 대표적으로 대략 0.2㎛의 두께로 디포지팅한다.
그리고 나서, 이산화 실리콘층(13)과 알루미늄층(12)을, 에컨대 각각 불소이온과 염소 이온을 함유한 에칭제들을 사용하는 표준 반응성 이온 에칭에 의하여,제각기 패터닝한다. 이렇게 하여(제 2 도 참조), 패터닝된 이산화 실리콘층(23)과 패터닝된 알루미늄층(22)을 제각기 형성한다. 대표적으로, 패터닝된 알루미늄 층은 평행한 스트라이프("라인") 모양(평면도 참조)이다. 따라서, 인접해 있는 스트라이프들 사이로 이산화 실리콘층(11) 부분이 노출된다. 각 스트라이프(22)들의 폭 w은 대표적으로 대략 1.0㎛로 제조되며, 인접한 스트라이프(22)들 사이의 거리 D는 대표적으로 대략 1.0㎛로 제조된다.
다음으로, 구조물의 상부 표면상에, 즉, 이산화 실리콘층(23)의 상부 표면과, 패터닝된 알루미늄층(22)의 측벽과, 기판(10)의 노출 부분상에 다른 절연성 이산화 실리콘층(24)을 디포지팅한다. 대표적으로, 이러한 이산화 실리콘층(24)의 전형적인 두께 t는 대략 0.2㎛로 제조된다. 따라서, 인접한 스트라이프(22)들의 측벽상에 위치한 절연층(24) 부분들 사이에 남아 있는 간격 d는 (D-2t), 즉, 대표적으로 약 0.6㎛로 된다.
이어서, 이 구조물의 전체 상부 표면은 불소 이온을 함유한 에칭제를 사용하는 다른 반응성 이온 에칭 단계에서 처리된다. 이 에칭은, 소정 시간, 즉 인접한 알루미늄 스트라이프(22)들의 잔존 측벽 산화물층들 사이에 위치한 이산화 실리콘 층(11) 부분을 노출시키기에는 충분하나 이 스트라이프들의 상부 표면을 노출시키지는 않는 시간 동안 수행되는 것이 유리하다. 이렇게 하여, 측벽 절연층(34)과 상부 표면 절연층(33)은 원래대로 남는다.
그리고 나서, 구조물의 전체 상부 표면상에, 예를 들면, 디포지션 단계에서 사용한 것과 동일한 방법(증발법)에 의해 알루미늄층(13)과 동일한 두께로 다른 알루미늄층(35)을 디포지팅한다(제 3 도 참조). 이어서, 이 알루미늄층(35)을, 대표적으로는 약 1.0㎛ 의 폭 w를 갖는 스트라이프(45)로, 알루미늄층(12)을 패터닝하는데 사용한 것과 동일한 방법에 의해 패터닝한다(제 4 도 참조).
전자이동 문제점을 경감시키기 유리하도록, 스트라이프(45)의 폭 w를 거리 d보다 크게 제조한다. 따라서, 제 4 도에 도시한 바와 같이, 스트라이프(45)가 측벽 절연층(34) 상부 표면의 거의 전체를 오버랩하며, 이에 의해 w는 대략 0.6㎛ + 2 × (0.2㎛) = 1.0㎛, 즉 w = D로 된다. 하지만, 이러한 오버랩 크기는 측벽 절연층(34)을 따른 스트라이프의 수직적 높이로 인해 부가되는 스트라이프(45)의 실효폭의 관점에서 볼때, 반드시 필요한 것은 아님을 이해해야 한다. 한편, 알루미늄 스트라이프(45)의 이러한 오버랩핑을 더욱 증가시켜, 즉 상기 절연층(33) 부분까지 연장시켜 상기 알루미늄 스트라이프(45)의 폭은 유지하면서 거리 d를 감소시킬 수도 있다.
제 5 도와 제 6 도는 제 4 도에 도시된 금속화 공정(metallization)이 SRAM 셀에 대해 또는 이러한 SRAM 셀 어레이에 대해 어떻게 사용될 수 있는 지를 도시한다. 그러나, 이를 위해서, 알루미늄층(12)을 디포지팅(제 1 도 참조)하기 전에 절연층(11)내에 개구를 형성하며, 이 개구내에 도핑된 폴리실리콘(polysilicon)과 같은 전도성 물질을 채워 전도 플러그(56)를 형성한다. 이러한 각 플러그의 단면적은 약 (0.5㎛)2인 것이 대표적이다. 이러한 플러그들(56)은 자신의 바닥면이 예컨대 실리콘 기판(10)의 불순물 도핑 영역들(도시하지 않음)과 같은 요소들과 접촉되도록하는 것이 유리하다. 이렇게 하여, 스트라이프(45)에 의해 제공되는 비트 라인(B)과 스트라이프(22)에 의해 제공되는 상보적 비트 라인(/B)을 갖는 SRAM 셀 어레이가 기판(10)내에 SRAM 셀 어레이를 형성하는 공지된 공정에 의해 형성될 수 있다. 따라서, 각 셀의 폭은 (D+W), 즉 상술한 공정에 따라 대표적으로 대략 (1.0㎛ + 1.0㎛) = 2.0㎛로 되지만, 알루미늄 스트라이프들을 등폭으로 분리하는 최소 배선폭이 포토그래피상 0.4㎛로 제한되는 표준 기술을 사용하면 1.0㎛ + 1.0㎛ + 2 × (0.4㎛) = 2.8㎛로 될 것이다.
본 발명을 특정 실시예에 대하여 상세히 기술하였지만, 본 발명의 범주를 벗어나지 않고도 여러가지 변형이 가능할 것이다. 예를 들면, 스트라이프들(22,45)은 SRAM 셀이 아니라 금속화 어레이(metallizing array) 또는 상호접속 디바이스용으로 사용될 수 있다. 또한, 알루미늄 층을 미리 디포지팅된, 따라서 이 알루미늄층 하부에 놓이게 되는 질화 티탄(titanium nitride)이나 티타늄/텅스텐과 같은 전기적 전도성 접착층상에 디포지팅할 수도 있다. 이러한 경우, 이 접착층들은 최종적으로는 패터닝된 전기 전도층의 일부가 된다. 알루미늄 대신에 구리 또는 금속 규화물(metal silicide)과 같은 다른 금속 또는 금속류 물질을 사용할 수 있다.
제 1 도 내지 제 4 도는 본 발명의 특정한 일실시예에 따른 반도체 집적 회로 금속화 공정의 여러 단계들을 도시한 횡단 측면도,
제 5 도는 본 발명의 다른 특정한 일실시예에 따른 반도체 집적 회로 금속화물의 부분적인 횡단 평면도,
제 6 도는 제 5 도의 횡단 측면도.
도면의 주요 부분에 대한 부호의 설명
10 : 기판 11 : 제 1 절연층
12, 22 : 제 1 전도층 23, 33 : 제 2 절연층
24, 34 : 제 3 절연층 35, 45 : 제 2 전도층
56 : 플러그
Claims (10)
- 반도체 디바이스의 형성 방법에 있어서,(a)하부의 디바이스 기판(10) 상에 제 1 절연층(11)을 형성하는 단계와,(b)상기 제 1 절연층(11) 상에 제 1 전기 전도층(12)을 형성하는 단계와,(c)상기 제 1 전도층 상에 제 2 절연층(13)을 형성하는 단계와,(d)상기 제 2 절연층의 선택된 제 1 부분과 이것의 하부에 있는 상기 제 1 전도층의 제 1 부분을 이방성 에칭하여, 하부의 상기 제 1 절연층의 제 1 부분을 노출시킴으로써, 상기 제 1 전도층의 제 2 부분이 패터닝된 제 1 전도층(22)을 형성하게 하고, 상기 제 2 절연층의 제 2 부분(23)이 상기 패터닝된 제 1 전도층의 상부 표면상에 원래대로 남아 있게 하는 단계와,(c) 적어도 상기 제 2 절연층의 제 2 부분과 상기 패터닝된 제 1 전도층 부분의 측벽을 덮는 제 3 절연층(24)을 형성하는 단계와,(f) 상기 제 3 절연층을 이방성 에칭하여 상기 패터닝된 제 1 전도층의 측벽을 제외한 모든 지점에서 상기 제 3 절연층을 제거함으로써, 상기 제 3 절연층 두께의 적어도 일부(34)가 상기 패터닝된 제 1 전도층의 측벽상의 모든 지점에 원래대로 남아 있고, 상기 제 2 절연층 두께의 적어도 일부(33)가 상기 패터닝된 제 1 전도층의 상부 표면상에 원래대로 남아 있도록 하는 단계와,(g) 적어도 상기 제 1 절연층의 노출된 제 1 부분상에 하나의 패터닝된 제 2 전기 전도층(45)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
- 제 1 항에 있어서,상기 단계(g)는,상기 제 1 절연층의 제 1 부분과 상기 제 2 절연층의 원래 부분상에 상기 제 2 전도층을 디포지팅한 다음, 상기 제 2 전도층을 패터닝하여 상기 패터닝된 제 2 전도층을 형성함으로써 수행되는 반도체 디바이스 형성 방법.
- 제 2 항에 있어서,상기 제 1 전기 전도층을 형성하기 이전에, 상기 제 1 절연층내에 제 1 및 제 2 개구를 형성한 다음, 이 개구들내에 제각기 제 1 및 제 2 전기 전도성 플러그(plug)를 디포지팅하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
- 제 3 항에 있어서,상기 패터닝된 제 1 전도층은 상기 제 1 플러그의 상부와 접촉하고, 상기 패터닝된 제 2 전도층은 상기 제 2 플러그의 상부와 접촉하는 반도체 디바이스 형성 방법.
- 제 3 항에 있어서,상기 제 1 및 제 2 개구는 상기 제 1 절연층을 관통하여 상기 기판까지 연장됨으로써, 상기 제 1 및 제 2 플러그가 모두 상기 기판과 접촉되는 반도체 디바이스 형성 방법.
- 제 5 항에 있어서,상기 패터닝된 제 1 전도층은 상기 제 1 플러그와 접촉하고, 상기 패터닝된 제 2 전도층은 상기 제 2 플러그와 접촉하는 반도체 디바이스 형성 방법.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 패터닝된 제 2 전도층은 상기 패터닝된 제 1 전도층의 측벽상에 원래대로 남아 있는 상기 제 3 절연층의 상부 표면의 적어도 일부를 덮는 반도체 디바이스 형성 방법.
- 제 7 항에 있어서,상기 패터닝된 제 2 전도층은 상기 제 1 전도층의 상부 표면상에 원래대로 남아 있는 상기 제 2 절연층의 일부를 덮는 것을 특징으로 하는 반도체 디바이스 형성 방법.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 패터닝된 제 1 및 제 2 전기 전도층은 알루미늄을 함유하는 반도체 디바이스 형성 방법.
- 제 1 항에 있어서,상기 이방성 에칭 단계(d)에서 에칭되는 상기 선택된 제 1 부분은, 제 2 절연층의 기다란 병렬 스트라이프 부분과 제 1 도전층의 기다란 병렬 스트라이프 부분이고, 상기 패터닝된 제 1 도전층(22)은 적어도 한쌍의 기다란 병렬 스트라이프를 구비하며, 상기 제 2 절연층(23)의 제 2 부분은 기다란 병렬 스트라이프이고,상기 패터닝된 제 2 전기 도전층(45)은, 적어도 제 1 패터닝된 전기 도전층의 기다란(elongated) 병렬 스트라이프와 병렬을 이루며 교대되는 제2 기다란 병렬 스트라이프 쌍을 구비하는 반도체 디바이스의 형성 방법.
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