KR100418644B1 - 반도체장치 및 그의 제조방법 - Google Patents

반도체장치 및 그의 제조방법 Download PDF

Info

Publication number
KR100418644B1
KR100418644B1 KR10-2001-0021082A KR20010021082A KR100418644B1 KR 100418644 B1 KR100418644 B1 KR 100418644B1 KR 20010021082 A KR20010021082 A KR 20010021082A KR 100418644 B1 KR100418644 B1 KR 100418644B1
Authority
KR
South Korea
Prior art keywords
wiring layer
insulating film
semiconductor device
etching
connection hole
Prior art date
Application number
KR10-2001-0021082A
Other languages
English (en)
Other versions
KR20010100905A (ko
Inventor
히로시 야마우치
마사유키 사토
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20010100905A publication Critical patent/KR20010100905A/ko
Application granted granted Critical
Publication of KR100418644B1 publication Critical patent/KR100418644B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명은 반도체 기판상에 순차적으로 형성된 제1 절연막, 배선층 및 제2 절연막을 포함하며, 상기 제2 절연막은 배선층상에 형성된 하나 이상의 접속공을 가지며, 상기 배선층은 접속공이 형성된 영역 이외의 영역에서 제1 절연막과 제2 절연막에 의해 전기적으로 분리되며, 또 배선층상에 형성된 접속공의 전체 저부 면적과 배선층의 상면적 간의 비가 1:300 내지 10,000인 반도체장치에 관한 것이다.

Description

반도체장치 및 그의 제조방법{Semiconductor device and process of manufacturing the same}
본 발명은 반도체장치 및 상기 반도체장치의 제조방법에 관한 것이다. 특히, 본 발명은 건식 에칭에 의해 형성된 미세 접속공을 갖는 반도체장치 및 이러한 반도체장치의 제조방법에 관한 것이다.
반도체장치의 제조방법에서 절연막 또는 도전막상에 실시된 건식 에칭 공정에서는 소위 "차징(charging)" 현상, 즉 웨이퍼내에서 전하 이동에 의하여 부분적으로 과도하게 높은 전위가 인가되는 현상이 발생한다. 이러한 차징은 에칭제로 사용되는 플라즈마의 불균일에 의해 유발되어 웨이퍼 표면에 주입된 이온양의 변화를 초래한다.
현재 상황에서는, 저압(예컨대 0.01 내지 0.1 mTorr)과 ECR(전자 사이클트론 공명), 헬리콘, 헬리오스 등과 같은 고밀도 플라즈마 공급원이 미세화 목적으로 흔히 사용되고 있기 때문에 상술한 차징은 중대한 문제가 되고 있다.
웨이퍼에서 차징은 일련의 제조 공정에 의해 형성된 트랜지스터의 게이트 산화막을 손상시킬 수 있어 반도체장치의 신뢰성을 악화시킨다.
또한 반도체장치의 미세화에 따라 보다 더 얇은 게이트 산화막을 형성하려는 경향이 있어 차징에 의한 손상을 더욱 심각하게 만든다.
따라서, 차징에 의해 어떻게 손상이 유발되는가하는 메카니즘과 이러한 손상을 경감시키려는 수단에 대해 여러 가지 연구를 실시하여왔다. 또한 QBD, TDDB(시간 의존적 유전 파괴), 열 캐리어 등에 대한 평가를 다양한 안테나 패턴으로 실시하여 게이트 파괴 발생을 검사하였다. 그 결과, 반도체 장치의 디자인 단계에서 디자인룰에 따른 안테나 비를 제한하는 것에 의해 게이트 파괴를 방지하는 방법이 현재 채용되고 있다.
그러나, 차징에 의한 손상은 실제로 그리 많이 경감되지 않았다. 이러한 상황하에서, 게이트 파괴를 초래하지 않고 플로팅 게이트에 축적되는 차징은 문제시되지 않고 있다.
게이트 파괴를 초래하지 않는 차징은 건식에칭에 의해 형성된 비아홀에서 콘택트 저항을 다양하게하거나 또는 특정 비아홀에서 저항을 증가시킬 수 있다.
예컨대, 금속 플로팅 구조가 절연층 아래에 존재하는 경우, 반응 생성물은 에칭을 통하여 현저하게 퇴적 또는 축적될 수 있거나, 또는 하부 구조에 대한 절연층의 에칭비가 하부 구조가 플로팅이 아닌 경우와 비교하여 다양하게 변경될 수 있다. 하부 구조에 대한 절연층의 에칭비는 하부 금속 플로팅 구조의 면적 또는 금속 플로팅 구조에 축적된 전하량에 따라 변경될 수 있다는 것이 공지되어 있다.
따라서, 복수의 콘택트 홀 또는 비아홀이 동일 조건하에서 동시에 형성된 경우 하부 금속 구조 등에서 차징이 발생하면, 절연막의 에칭비는 하부 구조의 종류와 치수에 따라서 증가할 수 있다. 또한 반응 생성물은 홀에서 부분적으로 퇴적되어 홀에서 도전을 불량하게하거나 홀 저항을 증가시킨다.
이러한 문제를 해결하기 위하여, 하부 구조에 대한 절연막의 에칭비를 감소시키는 수단, 즉 쉽게 퇴적되는 가스(C4H8, CH2F2등)양을 감소시키거나 또는 Ar 및 He와 같은 희석 가스량을 증가시켜 쉽게 퇴적되는 가스의 부분압을 감소시켜 반응 생성물의 퇴적을 감소시키는 방법을 통상적으로 채용하여왔다.
그러나, 감소된 에칭비는 하부 구조의 과도한 에칭과 하부 구조의 손실을 초래하여 가공 마진이 감소되는 문제가 있었다.
이러한 상황하에서, 불량한 도전과 높은 홀 저항을 초래할 에칭비의 다양화뿐만아니라 반응생성물의 퇴적과 축적을 방지하면서 건식 에칭에 의해 비아홀 또는 콘택트 홀을 형성하는 방법이 요청되게되었다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 반응 생성물의 퇴적과 축적, 에칭비의 변화 및 가공 마진의 감소를 방지하면서 건식 에칭에 의해 비아홀을 형성할 수 있는 반도체장치의 제조방법 및 반도체장치 자체를 제공하는 것을 발명의 과제로한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체장치의 제조방법의 공정을 도시하는 개략적 단면도,
도 2a 및 도 2b는 본 발명에 따른 방법에서 접속공을 형성하는 조건을 만들기 위한 용량 측정에 사용된 커패시터를 제조하기 위한 공정을 도시하는 개략적 단면도,
도 3은 다양한 마스크를 이용하여 비아홀을 형성한 경우 에칭비와 상부전극의 면적/비아홀의 전체 저부 면적의 비율 간의 관계를 도시하는 그래프,
도 4는 종횡비를 다양하게 변경하고 또 다양한 마스크를 이용하면서 자장여기형 반응성 이온에칭장치에 의해 비아홀을 형성한 경우 용량 감소율과 상부전극의 면적/비아홀의 전체 저부면적의 비율간의 관계를 도시하는 그래프,
도 5는 종횡비를 다양하게 변경하고 또 다양한 마스크를 이용하면서 유도결합 플라즈마 에칭장치를 이용하여 비아홀을 형성한 경우 용량 감소율과 상부전극의 면적/비아홀의 전체 저부면적의 비율 간의 관계를 도시하는 그래프.
본 발명에 따르면, 반도체 기판상에 순차적으로 형성된 제1 절연막, 배선층 및 제2 절연막을 포함하며, 상기 제2 절연막은 배선층상에 형성된 하나 이상의 접속공을 가지며, 상기 배선층은 접속공이 형성된 영역 이외의 영역에서 제1 절연막과 제2 절연막에 의해 전기적으로 분리되며, 또 배선층상에 형성된 접속공의 전체 저부 면적과 배선층의 상면적 간의 비가 1:300 내지 10,000인 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면 또한 반도체 기판상에 제1 절연막을 형성하는 공정; 제1 절연막상에 전기적 플로팅 배선층을 형성하는 공정; 상기 배선층상에 제2 절연막을 형성하는 공정; 및 접속공의 전체 저부 면적과 배선층의 상면적간의 비가 1:300 내지 10,000이 되도록 상기 배선층상의 제2 절연막에 하나 이상의 접속공을 형성하는 공정을 포함하는 반도체장치의 제조방법이 제공된다.
상술한 본 발명의 목적과 기타 다른 목적은 이하에 기술한 발명의 상세한 설명으로부터 분명해질 것이다. 그러나, 하기한 발명의 상세한 설명과 특정 실시예는 오직 설명을 위하여 본 발명의 바람직한 구체예를 나타내는 것일 뿐이며, 당업자라면 본 발명의 정신과 청구범위내에서 다양한 변화와 변경이 발명의 상세한 설명으로부터 분명한 것임을 알 수 있을 것이다.
본 발명은 바람직하게는 반도체 기판상에 순차적으로 형성된 적어도 하나의 제1 절연막, 배선층 및 제2 절연막을 갖는 반도체 장치 및 그의 제조방법에 관한 것이다.
본 발명의 반도체장치에 사용된 반도체 기판으로서는, 실리콘, 게르마늄 등과 같은 원소 반도체 기판, GaAs, InGaAs 등과 같은 화합물 반도체, SOI 기판 및 다층 SOI 기판 등을 비롯한 다양한 종류의 기판을 적용할 수 있다. 이들중에서, 실리콘 기판이 바람직하다. 반도체 기판은 필요에 따라 독립적으로 또는 조합되어 형성된 트랜지스터와 커패시터, 회로, 배선층, 소자분리 영역 및 절연막과 같은 반도체 소자와 조합될 수 있다.
제1 절연막은 일반적으로 게이트 산화막, 터널 산화막, 층간절연막, 용량 절연막 등과 같은 다양한 기능을 나타낼 수 있는 절연막을 의미한다. 이러한 절연막의 재료와 두께는 반도체장치에 일반적으로 적용될 수 있는 한 특별히 제한되지 않는다. 예컨대 절연막은 단층 또는 다층 실리콘 산화막(열적으로 산화된 막, LTO막, HTO 막 등), 실리콘 질화막, SOG 막, PSG 막, BSG 막, BPSG 막, PZT, PLZT, 강유전체막 또는 항-강유전체막일 수 있다. 두께는 막의 기능에 따라 적합하게 선정할 수 있지만, 예컨대 약 700 내지 1100 nm 일 수 있다. 제1 절연막은 그위에 형성될 배선층이 후술한 바와 같이 전기적으로 플로팅 상태일 수 있는 한 반도체 기판의 전면 또는 부분적 표면상에 형성될 수 있다.
배선층은 후술한 바와 같이 접속공이 형성되는 영역 이외의 영역에서 후술한 바와 같이 제1 절연막과 제2 절연막에 의해 전기적으로 분리된다.
배선층은 도전재료로 형성되는 한 특별히 제한되지 않는다. 예컨대 배선층은 단층 또는 다층의 무정형, 단결정성 또는 다결정성 N- 또는 P-형 원소 반도체(예컨대 실리콘, 게르마늄 등), 또는 화합물 반도체(예컨대 GaAs, InP, ZnSe, CsS 등), 금, 백금, 은, 구리, 알루미늄 등과 같은 금속; 티탄, 탄탈, 텅스텐등과 같은 고융점 금속; 고융점 금속을 갖는 실리사이드 또는 폴리사이드; ITO, SnO2, ZnO 등과 같은 투명 도전막일 수 있다. 배선층의 두께는 그 기능에 따라 선택될 수 있으며, 예컨대 약 400 내지 600 nm이다. 배선층의 구조는 특별히 제한되지 않으며, 사각형, 스트라이프형, 아일랜드(island)형, 격자형일 수 있다. 배선층은 커패시터의 상부전극, 더미(dummy) 전극, 비휘발성 트랜지스터의 플로팅 게이트 일 수 있다.
본 발명의 반도체장치는 전극과 같은 도전층, 도전층으로부터 전기적으로 분리된 배선층을 더 포함할 수 있다. 예컨대 도전층은 배선층과 동시에 또는 이전에 형성된 층일 수 있다. 여기서, 배선층과 동시에 형성된 층은 배선층이 유래하는 층과 동일한 층으로부터 유래한 층, 배선층과 동일 재료로된 층 또는 배선층과 동일수준으로 형성된 층일 수 있다. 배선층 이전에 형성된 층은 배선층을 형성하는 단계 보다 이전의 단계에서 형성된 층 또는 제1 절연층 또는 배선층 아래에 형성된 층일 수 있다. 그러나, 반도체 기판으로부터 양쪽 층의 레벨은 덜 중요한데 그것은 절연막 등을 포함한 반도체 기판의 표면 구조에 따라 다르기 때문이다. 상술한 바와 같이 전기적으로 분리된 하나 이상의 배선층에 2개 이상의 배선층이 제공되면, 다른 배선층은 배선층과 동시에 또는 배선층 이전에 형성된 도전층과 접속될 수 있다.
일반적으로 제2 절연막은 층간절연막으로 작용할 수 있는 절연막이다. 이들의 재료 및 두께는 제2 절연막이 반도체장치에 일반적으로 적용될 수 있는 한 특별히 제한되지 않는다. 예컨대, 적합한 재료 및 두께는 절연막에 열거한 것에서부터 선택할 수 있다. 이들 중에서, 약 700 내지 1100 nm 두께의 실리콘 산화막, PSG 막, BSG 막 또는 BPSG 막이 바람직하다. 제2 절연막은 배선층을 포함한 반도체 기판의 거의 전면상에 형성될 수 있지만, 그 일부 표면에 형성될 수도 있다.
제2 절연막에는 하나 이상의 접속공이 제공될 수 있다. 하나 이상의 접속공이 상술한 바와 같이 배선층 위에 즉시 형성될 수 있다. 복수의 접속공이 제공되는 경우, 이들의 일부 또는 전부는 상이한 크기 및/또는 구조를 가질 수 있지만, 배선층위에 제공된 복수의 접속공은 동일 크기 및 구조로 형성되는 것이 바람직하다. 동일한 배선층상에 제공된 모든 접속공은 동일한 크기와 구조를 갖는 것이 더욱 바람직하다. 접속공의 크기 및 구조는 특별히 제한되지 않지만, 각 접속공의 저부 면적은 약 0.1 내지 1.0 ㎛2, 0.1 내지 0.6 ㎛2, 0.2 내지 0.5 ㎛2또는 0.3 내지0.4 ㎛2일 수 있다. 또한 각 접속공의 종횡비는 적합하게는 약 4 이하, 약 3.4 이하, 약 3.4 내지 1.0, 약 3.0 내지 1.0 또는 약 3.0 내지 2.5로 설정될 수 있다. 접속공의 개수는 하부 배선층 등의 크기에 따라 적합하게 조정할 수 있지만, 예컨대 약 1 내지 10,000 개일 수 있다. 접속공은 배선층의 상면 면적에 대한 접속공의 전체 저부 면적의 비가 약 1:300 내지 10,000이 되도록 적합하게 제공된다. 보다 바람직하게는, 상기 비는 약 1:400 내지 10,000, 약 1:440 내지 4,000, 또는 약 1:440 내지 1,500이다. 각 접속공의 구조는 일반적으로 원형 또는 반원형일 수 있지만, 사각형 또는 다른 다각형 형태일 수도 있다. 접속공의 개수, 저부 면적 및 종횡비 뿐만 아니라 배선층의 표면적에 대한 접속공의 전체 저부 면적 비를 적합하게 조종하여 상술한 범위내에서 선택하는 것이 바람직하며 제2 절연막의 적합한 에칭방법 및/또는 에칭 조건을 더욱 조합할 수 있다. 따라서, 접속공을 형성하는 동안 생성한 반응 생성물의 퇴적 및 축적이 효과적으로 방지되며 따라서 콘택트 저항의 증가와 변화를 방지하면서 접속공을 통하여 도전재료를 접속한다.
본 발명의 반도체장치의 제조공정의 제1 개시시 제1 절연막을 반도체 기판상에 형성한다. 제1 절연막의 형성은 사용된 재료에 따라 다양하게 변할 수 있지만, 열적 산화, CVD법, 스퍼터링, 증기 퇴적법 등에 의해 실시될 수 있다. 제1 절연막은 반도체 기판의 전면 또는 일부 표면에 형성될 수 있다.
형성된 제1 절연막상에는 전기적 플로팅 배선층이 존재한다. 예컨대 배선층은 CVD법, 스퍼터링법, 증기 퇴적법 등에 의해 제1 절연막의 전면상에 도전막을 형성하는 것에 의해 제공된 다음 이 도전막을 포토리소그래피 및 에칭과 같은 공지방법에 의해 소망하는 구조로 패터닝하는 것에 의해 제공될 수 있다. 제1 절연막만이 하부에 존재하는 영역, 즉 접속공이 형성되지 않은 영역에 배선층이 제공되도록 도전막을 패터닝하여 배선층의 전기적 플로팅 상태를 얻는 것이 바람직하다.
이어, 제2 절연막을 제1 절연막을 형성하는 방법과 동일하게 배선층상에 형성한다.
이어, 배선층상에 제2 절연막으로 하나 이상의 접속공을 형성한다. 접속공의 형성은 포토리소그래피 및 에칭과 같은 공지 방법에 의해 실시된다. 에칭은 스퍼터링, 반응성 이온에칭, 플라즈마 에칭 등과 같은 건식 에칭법, 또는 산 또는 알칼리를 사용한 습식 에칭법일 수 있지만, 건식 에칭이 바람직하다. 특히, 제2 절연막과 하부 배선층간의 에칭비, 즉 제2 절연막/배선층의 에칭비가 1 이상, 보다 바람직하게는 5, 10 또는 20 이상으로 되도록 건식 에칭에 의해 제2 절연막에 접속공을 형성한다. 상기 에칭은 플라즈마 에칭 및 반응성 이온에칭에 의해 실시된다. 보다 특히, C2F6, C4F8, Ar 등의 가스를 에칭제로 사용하는 유도결합 플라즈마 에칭장치에 의해 플라즈마 에칭을 실시한다. 반응성 이온에칭은 C4F8, CC, Ar, O2등의 가스를 에칭제로 사용하는 자장여기형 반응성 이온에칭(magnetic field-excited reactive ion etching)장치에 의해 실시한다. 접속공은 배선층의 상면적에 대한 전체 저부 면적의 비가 약 1/300 내지 10,000으로 되도록 형성될 필요가 있다. 접속공의 저부 면적 및 종횡비는 특별히 제한되지 않지만, 상술한 범위내에 드는 것이면 적합하다.
또한 본 발명에 따르면, 이렇게 형성된 제2 절연막의 접속공에는 콘택트 플러그가 공지 방법에 의해 형성될 수 있으며, 이어 상부 배선층, 상부 전극 등이 상기 콘택트 플러그 및 제2 절연막상에 형성될 수 있다. 다층 배선 구조는 일련의 이들 공정을 반복하는 것에 의해 실현된다.
이하에서는 본 발명에 따른 반도체장치 및 그의 제조방법을 도면을 참조하여 설명한다.
실시예 1
본 발명에 따른 반도체장치의 제조방법에서 실시될 건식 에칭 조건을 결정하기 위하여 비아홀을 갖는 커패시터를 형성하였다.
도 2a에 도시한 바와 같이, 소자분리 영역(21)이 제공된 실리콘 기판(20)상에 이온 주입에 의해 커패시터의 하부전극으로서 고농도 불순물 영역(22)을 형성하였따. 고농도 불순물 영역(22)은 하기 표 1에 수록한 커패시터의 상부전극의 크기와 비교하여 길이 및 폭방향으로 약 20 ㎛ 적은 크기를 가졌다.
이 실리콘 기판(20)상에 실리콘 산화막(23) 및 실리콘 질화막(24)을 커패시시터의 절연막으로서 순차 형성한 다음 TiN(1000Å)/Ti(50Å)/Al-Cu 합금(4000Å)/TiN(200Å)/Ti (300Å)의 적층막(25)을 커패시터의 상부전극으로 형성하였다. 이 적층막(25) 및 실리콘 질화막(24)을 표 1에 수록된 크기를 갖는 6개의 상이한 마스크를 이용하여 패터닝하였다. 이렇게하여 각기 상이한 크기의 플로팅 하부전극을 갖는 커패시터를 형성하였다.
이렇게 수득한 각 커패시터의 용량을 C-V 측정법에 의해 초기 용량으로 측정하였다. 그 결과를 하기 표 1에 나타낸다.
이어, 수득한 각 커패시터상에 약 1.1 ㎛ 두께의 실리콘 산화막으로 제조된 층간절연막(26)을 형성하였다.
상기 층간절연막(26)에는 상부전극의 표면으로 도달하는 원통형 비아홀(27)을 유도 결합 플라즈마 에칭장치 또는 자장여기형 반응성 이온에칭장치와 표 1에 나타낸 6종류의 마스크를 이용하여 포토그리소그래피 및 에칭에 의해 하부 전극의 하부에서 소정 개수로 0.36 ㎛ 직경을 갖도록 형성하였다.
유도결합 플라즈마 에칭장치는 다음 조건하에서 사용하였다: 소스 전력:1900W, 바이어스 전력: 1400 W, 에칭 압력: 5 mTorr, C2F6가스의 유량: 10 sccm, C4F8가스의 유량: 6 sccm 및 Ar 가스의 유량: 95 sccm. 자장여기형 반응성 이온에칭장치는 다음 조건하에서 사용하였다: 소스 전력: 1500W, 에칭 압력: 30 mTorr, C4F8가스의 유량: 12 sccm, CO 가스의 유량: 50 sccm, Ar 가스의 유량: 2000 sccm 및 O2가스의 유량: 5 sccm.
표 1
마스크 번호 상부전극의 크기(㎛) 커패시터의 초기 용량 (pF) 비아홀의 개수
1 220 x 220 167 1062
2 320 x 320 346 1274
3 420 x 420 570 1274
4 820 x 820 1600 1698
5 1620 x 1620 3000 2546
6 3220 x 3220 5000 4242
층간절연막으로 작용하는 실리콘 산화막과 하부 TiN 층간의 에칭비는 비아홀을 형성하는 건식 에칭에서 측정하였다. 또한 비아홀의 전체 저부 면적/상부전극의 면적의 비는 표 1로부터 산출하였다(표 2 참조). 그 결과, 실리콘 층간절연 산화막/하부 TiN 층의 에칭비 및 비아홀의 전체 저부면적/상부전극의 면적비간의 관계를 수득한 커패시터에 관하여 평가하였다. 그 결과를 표 3에 나타낸다.
표 2
마스크 번호 상부전극의 면적(㎛2) 비아홀의 저부면적(㎛2) 비아홀/상부전극의하부 면적 비
1 48400 108 448
2 102400 118 867
3 176400 129 1367
4 672400 172 3909
5 2624400 258 10172
6 10368400 431 24056
도 3은 유도결합 플라즈마 에칭장치 및 자장여기형 반응성 이온에칭장치가 비아홀을 형성하는데 사용된 양 경우에서 하부 TiN 층에 대한 층간절연막의 에칭비는 하부전극의 면적이 커짐에 따라, 즉 하부전극의 단위면적당 비아홀이 점하는 면적이 작아질수록 증가함을 나타낸다. 자장여기형 반응성 이온에칭장치(도 3에서 ●로 표시한 바와 같은)의 경우에서, 번호 1 내지 4의 마스크를 이용하여 패터닝된 커패시터에서는 하부 TiN층에 대하여 약 42 내지 80의 에칭비가 수득되었다. 유도결합 플라즈마 에칭장치(도 3에서 □로 표시됨)의 경우, 번호 1 내지 4의 마스크를 이용하여 패터닝된 커패시터에서는 하부 TiN층에 대하여 약 27 내지 80의 에칭비가 수득되었다. 번호 5 및 6의 마스크를 이용하여 패터닝된 커패시터에서, 하부 TiN층에 대하여 80 이상의 에칭비가 양쪽 경우에서 수득되었지만, 에칭 공정동안 비아홀에서 중합체가 생성되었고 또 반응 생성물이 TiN층에 퇴적되었다.
따라서, 번호 1 내지 4의 마스크를 이용하여 수득한 커패시터가 하부 TiN층에 대한 층간절연막의 에칭비면에서 바람직하며 또 번호 5 및 5의 마스크는 본 발명의 공정에 이용할 수 없었다.
대조예로서, 상부전극을 실리콘 기판에 접속시켜서 플로팅 상태가 아닌 이외에는 상술한 실시예와 동일한 방식으로 다양한 커패시터와 비아홀을 형성하였다. 에칭비와 비아홀의 전체 저부 면적/상부전극의 면적의 비간의 관계를 관찰하였다. 그 결과, 자장여기형 반응성 이온에칭장치가 이용된 경우(도 3에서 ▲)와 유도결합 플라즈마 에칭장치를 이용한 경우(도 3에서 ■) 양쪽에서 에칭비는 비아홀의 상부전극의 면적 및 하부 면적에 상관없이 도 3에 도시한 바와 같이 약 22 내지 25로 일정하였다.
그후, 도 2b에 도시한 바와 같이, 비아홀(27)이 형성되어 있는 층간절연막(26)상에 알루미늄 막(28)을 형성하고 소망하는 구조로 패터닝하여 콘택트 플러그 및 배선층을 형성하였다.
실시예 2
비아홀이 0.32 ㎛ (종횡비: 약 3.4), 0.36 ㎛ (종횡비: 약 3.0) 및 0.40 ㎛ (종횡비: 약 2.7)의 직경을 갖도록 형성한 이외에는 실시예 1에서와 동일한 마스크 및 동일한 방식으로 커패시터, 비아홀, 콘택트 플러그 및 배선층을 형성하였다.
수득한 각 커패시터의 용량은 비아홀, 콘택트 플러그 및 배선층을 형성한 후 실시에 1에서와 동일한 방식으로 측정하였다. 이어 비아홀을 형성하기 전에 측정된각 커패시터의 초기 용량으로부터 커패시터 용량 감소를 산출하였다. 비아홀이 형성된 후 측정된 용량에 대하여 초기 용량으로부터 감소한 비율은 %로 산출하였다. 도 4 및 5는 그 결과를 나타낸다. 도 4는 자장여기형 반응성 이온에칭장치에 의해 비아홀이 형성된 경우에서 용량 감소율을 도시하고 또 도 5는 유도결합 플라즈마 에칭장치에 의해 비아홀을 형성한 경우에서 용량 감소율을 도시한다.
도 4는 자장여기형 반응성 이온에칭장치에 의해 마스크 번호 1 내지 4를 이용하여 형성된 커패시터에서 종횡비 2.7 내지 3.4를 갖는 비아홀을 형성한 경우에 용량 감소가 전혀 없음을 나타낸다. 즉, 비아홀은 에칭에 의하여 반응 생성물의 퇴적과 축적없이 제공되었다.
또한 도 5는 마스크 번호 1을 이용하여 형성된 커패시터에서 유도결합 플라즈마 에칭장치에 의해 상술한 종횡비를 갖는 비아홀을 형성함을 나타내며, 즉 비아홀은 반응생성물의 퇴적과 축적없이 형성되었다. 종횡비가 2.7 내지 3.0이면, 마스크번호 1 내지 5를 사용하여 형성된 커패시터에서 용량 감소가 관찰되지 않았다.
용량 감소의 %는 종횡비가 증가(비아홀의 개구 면적이 감소됨)함에 따라 더욱 크게 됨이 밝혀졌다.
상기 결과로부터 다음과 같은 것을 생각할 수 있다.
건식 에칭 공정 동안, 비아홀의 단위 면적당 전하량은 전자 차폐 효과에 의해 증가된다. 따라서, 에칭을 실시하여 TiN층을 노출시키는 경우 하부 TiN층내에서 차징이 발생한다. 상기 전하는 TiN 표면에 축적되며, 에칭하는 동안 발생한 반응 생성물은 정전기에 의해 TiN 표면으로 흡수되어 반응생성물이 비아홀의 저부에 퇴적 및 축적된다. 축적된 반응생성물은 커패시터의 하부전극과 콘택트 플러그 사이를 방해하여 바람직하지 않은 커패시터로 작용한다. 그 결과, 하부전극 및 배선층간의 용량이 감소되게된다. 따라서, 콘택트 저항이 증가하거나 또는 상부전극과 콘택트 플러그 또는 배선층간의 회로가 개방될 수 있다. 특히, 마스크 번호 6을 사용하여 형성된 커패시터와 같이 상부전극의 면적이 크고 비아홀의 면적이 작은 커패시터에서는 용량 감소가 현저하다.
상기로부터, 자장여기형 반응성 이온에칭장치 또는 유도결합 플라즈마 에칭장치를 이용하여 마스크번호 1 내지 4에 의해 수득한 구조를 갖는 커패시터의 층간절연막에 비아홀을 형성하는 것이 바람직한데, 이는 커패시터의 감소가 일어나지 않거나 작기 때문이다.
도 4는 마스크번호 1 내지 4를 이용하여 형성한 커패시터에서 상부전극의 면적/비아홀의 전체 저부면적 간의 비가 345 내지 3015, 즉 비아홀의 전체 저부면적/상부전극의 면적의 비가 0.0028 내지 0.00033인 것을 나타낸다. 상부전극 및 비아홀의 면적이 상술한 바와 같은 비율을 갖도록 제한하는 것에 의해, 건식 에칭은 비아홀의 저부에서 반응생성물의 퇴적없이 실시될 수 있다.
마스크번호 1 내지 4를 이용하여 형성한 커패시터에서 종횡비가 3.0인 비아홀을 형성하는 경우, 상부전극의 면적/비아홀의 전체 저부면적의 비는 448 내지 3909이고, 즉 비아홀의 전체 저부 면적/상부전극의 면적의 비가 0.0022 내지 0.00025 이다. 상부전극 및 비아홀의 면적이 상술한 바와 같은 비를 갖도록 제한하는 것에 의해, 비아홀의 저부에 반응생성물을 퇴적함없이 건식 에칭을 실시할 수있다.
이후, 본 발명에 따른 반도체장치의 제조방법을 설명한다.
도 1a에 도시한 바와 같이, 게이트 전극(2) 및 소스/드레인 영역(3)을 포함하는 트랜지스터는 소자분리막(5)을 갖는 반도체 기판(1)상에 공지 방법에 의해 형성한다. 제1 층간절연막(4)을 상기 트랜지스터상에 형성한다.
이어, 상기 제1 층간절연막에 콘택트 홀을 형성하고 그위에 소스/드레인 영역(3)과 텅스텐의 제1 배선막(6)을 도 1b에 도시한 바와 같이 스퍼터링 등에 의해 형성한다.
도 1c에 도시한 바와 같이, 제1 층간절연막(4)의 표면이 노출될 때 까지 평탄화를 위하여 제1 배선막(6)을 에칭백하는 것에 의해 소스/드레인 영역(3)에 접속되는 콘택트 플러그(7)를 형성한다. 콘택트 플러그(7)가 매립된 제1 층간절연막(4)상에 알루미늄의 제2 배선막(8)을 스퍼터링 등에 의해 형성하고 포토리소그래피 및 에칭에 의해 소망하는 형상으로 패터닝한다. 패터닝된 제2 배선막(8)중에서, 전기적으로 플로팅된 것은 220 ㎛ x 220 ㎛ 크기를 가진다. 이어 그위에 약 1.1 ㎛ 두께의 실리콘 산화막을 제2 층간절연막(9)으로 형성한다.
도 1d에 도시한 바와 같이, 제2 배선막(8)의 소망하는 위치에 도달하는 접속공(10)을 형성하기 위한 레지스트 패턴(11)을 형성한다. 이 레지스트 패턴(11)을 마스크로 이용하여, 약 0.36 ㎛ 직경의 1062개 접속공(10)을 제2 층간절연막(9)에 형성한다. 이 접속공은 다음 조건하에서 유도결합 플라즈마 에칭제를 사용하여 형성한다: 소스 전력: 1900W, 바이어스 전력: 1400 W, 에칭 압력: 5 mTorr 및 C2F6가스의 유량: 10 sccm, C4F8가스의 유량: 6 sccm 및 Ar 가스의 유량: 95 sccm.
그후, 도 1e에 도시한 바와 같이, 스퍼터링 등에 의해 텅스텐 막을 형성하고 상술한 형상으로 에칭백하여 콘택트 플러그(12)를 형성한다. 콘택트 플러그(12)가 매립된 제2 층간절연막상에 스퍼터링 등에 의해 알루미늄 막을 형성하고 소망하는 구조로 패터닝하여 제3 배선층(13)을 형성한다.
수득한 다층 배선 구조에서, 반응 생성물은 접속공에 퇴적되거나 축적되지 않으며 또 배선간의 콘택트 저항은 상승하지 않는다. 따라서, 바람직한 배선 구조를 얻을 수 있다.
본 발명에 따르면, 배선층에 도달하도록 형성된 접속공의 전체 저부 면적과 배선층의 상면 면적의 비는 1:300 내지 10,000으로 조정된다. 따라서, 접속공을 형성하는 동안 반응생성물의 퇴적이나 축적이 효과적으로 방지되어 도전재료가 콘택트 저항의 증가나 변화를 방지하면서 접속공을 통하여 접속된다.
특히, 접속공 각각이 4 이하의 종횡비 및/또는 0.1 내지 1.0 ㎛2의 저부 면적을 갖도록 형성되는 경우, 콘택트 저항의 증가나 변화를 쉽게 방지할 수 있다.
본 발명에 따르면, 반도체 기판상에 제1 절연막을 형성하고; 동시에 또는 그 전에 형성된 도전층에 접속되지 않도록 상기 제1 절연막상에 전기적 플로팅 배선층을 형성하며; 상기 배선층상에 제2 절연막을 형성하고; 또 접속공의 전체 저부 면적과 배선층의 상면 면적간의 비가 1:300 내지 10,000이 되도록 배선층상의 제2 절연막에 하나 이상의 접속공을 형성하는 것에 의해 콘택트 저항의 증가나 변화를 방지할 수 있는 반도체장치를 쉽게 제조할 수 있다.
건식 에칭에 의해 제2 절연막에 대한 배선층의 에칭비가 1 이상인 접속공을 제2 절연막에 형성하는 경우, 특히 건식 에칭이 C2F6, C4F8및 Ar 가스를 에칭제로 이용하는 유도결합 플라즈마 에칭법 또는 C4F8, CO, Ar 및 O2가스를 에칭제로 이용하는 자장여기형 반응성 이온에칭법에 의해 건식 에칭을 실시하는 경우, 에칭시에 하부 배선층에 축적된 전하의 양이 제어되어 접속공에서 반응 생성물의 퇴적 및 축적이 쉽게 제어되도록 형성된다. 또한 접속공에서 콘택트 저항의 증가가 방지되어 소자 특성을 향상시킨다. 따라서, 신뢰성이 아주 높은 반도체 장치를 안정하게 수득할 수 있다.
본 발명에 따르면, 반응 생성물의 퇴적과 축적, 에칭비의 변화 및 가공 마진의 감소를 방지하면서 건식 에칭에 의해 비아홀을 형성할 수 있는 반도체장치의 제조방법 및 반도체장치가 제공된다.

Claims (13)

  1. 반도체 기판상에 순차적으로 형성된 제1 절연막, 배선층 및 제2 절연막을 포함하며,
    상기 제2 절연막은 배선층상에 형성된 하나 이상의 접속공을 가지며,
    상기 배선층은 접속공이 형성된 영역 이외의 영역에서 제1 절연막과 제2 절연막에 의해 전기적으로 분리되며, 또
    배선층상에 형성된 접속공의 전체 저부 면적과 배선층의 상면적 간의 비가 1:300 내지 10,000인 반도체장치.
  2. 제1항에 있어서, 상기 접속공의 종횡비가 4 이하인 반도체장치.
  3. 제1항에 있어서, 각 접속공의 저부 면적이 0.1 내지 1.0 ㎛2인 반도체장치.
  4. 제1항에 있어서, 상기 배선층이 커패시터의 상부전극, 더미 전극 또는 비휘발성 트랜지스터의 플로팅 게이트인 반도체장치.
  5. 제1항에 있어서, 배선층을 접속하도록 제2 절연막의 접속공에 콘택트 플러그를 형성하고, 또 이 콘택트 플러그를 접속하도록 상기 콘택트 플러그 및 제2 절연막상에 상부 배선층 또는 상부전극을 형성한 반도체장치.
  6. 제1항에 있어서, 배선층과 동시에 형성된 도전층을 더 포함하며, 상기 배선층은 상기 도전층과는 전기적으로 분리된 반도체장치.
  7. 제1항에 있어서, 배선층이 형성되기 전에 형성된 도전층을 더 포함하며, 상기 배선층은 도전층과는 전기적으로 분리된 반도체장치.
  8. 반도체 기판상에 제1 절연막을 형성하는 공정;
    제1 절연막상에 전기적 플로팅 배선층을 형성하는 공정;
    상기 배선층상에 제2 절연막을 형성하는 공정; 및
    접속공의 전체 저부 면적과 배선층의 상면적간의 비가 1:300 내지 10,000이 되도록 상기 배선층상의 제2 절연막에 하나 이상의 접속공을 형성하는 공정을 포함하는 반도체장치의 제조방법.
  9. 제8항에 있어서, 상기 각 접속공의 저부 면적 또는 제2 절연막의 두께는 접속공의 종횡비가 4 이하가 되도록 결정되는 반도체장치의 제조방법.
  10. 제8항에 있어서, 상기 접속공은 각 접속공의 저부 면적이 0.1 내지 1.0 ㎛2로 되도록 형성되는 반도체장치의 제조방법.
  11. 제8항에 있어서, 접속공은 제2 절연막에 대한 배선층의 에칭비 1 이상에서 건식 에칭하는 것에 의해 제2 절연막에 형성되는 반도체장치의 제조방법.
  12. 제11항에 있어서, 상기 건식 에칭이 C2F6, C4F8및 Ar 가스를 에칭제로 이용하는 유도결합 플라즈마 에칭법에 의해 실시되는 반도체장치의 제조방법.
  13. 제11항에 있어서, 상기 건식 에칭이 C4F8, CO, Ar 및 O2가스를 에칭제로 이용하는 자장여기형 반응성 이온에칭법에 의해 실시되는 반도체장치의 제조방법.
KR10-2001-0021082A 2000-04-21 2001-04-19 반도체장치 및 그의 제조방법 KR100418644B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000-121220 2000-04-21
JP2000121220A JP3547364B2 (ja) 2000-04-21 2000-04-21 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20010100905A KR20010100905A (ko) 2001-11-14
KR100418644B1 true KR100418644B1 (ko) 2004-02-11

Family

ID=18631907

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0021082A KR100418644B1 (ko) 2000-04-21 2001-04-19 반도체장치 및 그의 제조방법

Country Status (7)

Country Link
US (1) US6504229B2 (ko)
EP (1) EP1148543B1 (ko)
JP (1) JP3547364B2 (ko)
KR (1) KR100418644B1 (ko)
CN (1) CN1201392C (ko)
DE (1) DE60134189D1 (ko)
SG (1) SG89393A1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6635916B2 (en) * 2000-08-31 2003-10-21 Texas Instruments Incorporated On-chip capacitor
JP2003100899A (ja) * 2001-09-27 2003-04-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4128365B2 (ja) * 2002-02-07 2008-07-30 東京エレクトロン株式会社 エッチング方法及びエッチング装置
JP2003257970A (ja) * 2002-02-27 2003-09-12 Nec Electronics Corp 半導体装置及びその配線構造
KR20030096671A (ko) * 2002-06-17 2003-12-31 동부전자 주식회사 반도체 소자의 콘택홀 형성 방법
KR100871354B1 (ko) * 2002-06-28 2008-12-02 매그나칩 반도체 유한회사 금속더미패턴을 이용한 차징손상 감소방법
KR100937647B1 (ko) * 2002-12-30 2010-01-19 동부일렉트로닉스 주식회사 프로그램이 가능한 커패시터 및 이의 제조 방법
US7067886B2 (en) 2003-11-04 2006-06-27 International Business Machines Corporation Method of assessing potential for charging damage in SOI designs and structures for eliminating potential for damage
JP2005252027A (ja) * 2004-03-04 2005-09-15 Nec Electronics Corp 多層配線構造の半導体装置
JP4556454B2 (ja) * 2004-03-15 2010-10-06 パナソニック電工株式会社 半導体装置の製造方法
KR100663360B1 (ko) * 2005-04-20 2007-01-02 삼성전자주식회사 박막 트랜지스터를 갖는 반도체 소자들 및 그 제조방법들
KR100998015B1 (ko) * 2009-01-20 2010-12-08 삼성엘이디 주식회사 발광소자의 전류분산을 평가하는 방법 및 이를 이용한 평가시스템
US8900674B2 (en) * 2009-10-06 2014-12-02 Tel Solar Ag Method of coating a substrate
CN102790032B (zh) * 2011-05-16 2015-01-21 中芯国际集成电路制造(上海)有限公司 一种互连结构及其形成方法
JP5984505B2 (ja) * 2012-05-22 2016-09-06 株式会社日立製作所 半導体ガスセンサおよびその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970052368A (ko) * 1995-12-26 1997-07-29 김광호 티(t)자 형태의 금속 플러그를 갖는 반도체 장치 및 그 제조방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07123138B2 (ja) * 1990-07-13 1995-12-25 株式会社東芝 半導体装置の製造方法
JP2519837B2 (ja) * 1991-02-07 1996-07-31 株式会社東芝 半導体集積回路およびその製造方法
DE69321106T2 (de) * 1993-06-28 1999-02-25 St Microelectronics Srl Integriertes Bauelement mit Mehrschichtmetallisierung und Herstellungsverfahren
US5409861A (en) * 1993-09-15 1995-04-25 Hyundai Electronics Industries Co., Ltd. Method of forming a via plug in a semiconductor device
US5470790A (en) * 1994-10-17 1995-11-28 Intel Corporation Via hole profile and method of fabrication
US5847460A (en) * 1995-12-19 1998-12-08 Stmicroelectronics, Inc. Submicron contacts and vias in an integrated circuit
US5900664A (en) * 1997-02-11 1999-05-04 Advanced Micro Devices, Inc. Semiconductor device with self-aligned protection diode
US5773314A (en) * 1997-04-25 1998-06-30 Motorola, Inc. Plug protection process for use in the manufacture of embedded dynamic random access memory (DRAM) cells
JPH11330046A (ja) * 1998-05-08 1999-11-30 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP4228418B2 (ja) * 1998-07-30 2009-02-25 沖電気工業株式会社 半導体装置
JP2000294545A (ja) * 1999-04-09 2000-10-20 Nec Corp 半導体装置及びその製造方法
US6207566B1 (en) * 1999-12-02 2001-03-27 United Microelectronics Corp. Method for forming a metal plug on a semiconductor wafer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970052368A (ko) * 1995-12-26 1997-07-29 김광호 티(t)자 형태의 금속 플러그를 갖는 반도체 장치 및 그 제조방법

Also Published As

Publication number Publication date
US6504229B2 (en) 2003-01-07
US20010045667A1 (en) 2001-11-29
JP2001308067A (ja) 2001-11-02
SG89393A1 (en) 2002-06-18
CN1322012A (zh) 2001-11-14
EP1148543B1 (en) 2008-05-28
KR20010100905A (ko) 2001-11-14
EP1148543A2 (en) 2001-10-24
JP3547364B2 (ja) 2004-07-28
CN1201392C (zh) 2005-05-11
DE60134189D1 (de) 2008-07-10
EP1148543A3 (en) 2004-01-21

Similar Documents

Publication Publication Date Title
US5668052A (en) Method of manufacturing semiconductor device
KR100418644B1 (ko) 반도체장치 및 그의 제조방법
KR100604708B1 (ko) 반도체 부품 제조 방법
US4933297A (en) Method for etching windows having different depths
US6383862B2 (en) Method of forming a contact hole in a semiconductor substrate using oxide spacers on the sidewalls of the contact hole
KR100703025B1 (ko) 반도체 장치에서 금속 배선 형성 방법.
US5407532A (en) Self-aligned method of fabrication closely spaced apart metallization lines
JPH10294367A (ja) 半導体装置の製造方法
JP2000091308A (ja) 半導体装置の製造方法
JP3278933B2 (ja) 半導体装置の製造方法
US20050236658A1 (en) Semiconductor device and production method therefor
JPH09129730A (ja) 半導体装置の製造方法
US5136361A (en) Stratified interconnect structure for integrated circuits
KR100964116B1 (ko) 반도체소자의 제조방법
KR100351929B1 (ko) 반도체장치의제조방법
KR20000013433A (ko) 선택적 금속 실리사이드막 형성방법
KR100559036B1 (ko) 반도체 소자의 금속 배선 형성 방법
JPH07321118A (ja) 半導体装置の配線形成方法
JP3189807B2 (ja) 半導体装置の製造方法
KR0154767B1 (ko) 반도체장치 및 그 제조방법
KR100641984B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
KR960011250B1 (ko) 반도체 접속장치 제조방법
JPH08167589A (ja) 半導体装置及びその製造方法
KR0130379B1 (ko) 반도체장치의 제조방법
US6277734B1 (en) Semiconductor device fabrication method

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130118

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140117

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150123

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160129

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20170120

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20180126

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20200128

Year of fee payment: 17