JPH07321118A

JPH07321118A - 半導体装置の配線形成方法

Info

Publication number: JPH07321118A
Application number: JP11304394A
Authority: JP
Inventors: Yoshihiro Tezuka; 好弘手塚
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1994-05-26
Filing date: 1994-05-26
Publication date: 1995-12-08

Abstract

(57)【要約】【目的】金属配線加工中に発生するゲート酸化膜への
プラズマダメージを大幅に軽減できる半導体装置の配線
形成方法を提供する。【構成】薄いゲート酸化膜１５を介して半導体基板１
１上に形成されたゲート電極１６に電気的に導通するＡ
ｌ金属膜１８がドライエッチングでパターニングされる
際、ゲート電極１６に電気的に導通する第１の配線パタ
ーン３６ｂに隣接し、半導体基板１１に電気的に導通す
る第２の配線パターン３６ａが設けられる。これら第１
および第２の各配線パターン３６ａ，ｂ間の間隔Ｌ１は
任意の配線パターン間の間隔、例えば第１および第３の
各配線パターン３６ｂ，ｃ間の間隔Ｌ２以下に設定され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、金属膜をドライエッチ
ングでパターニングして半導体装置の配線を形成する半
導体装置の配線形成方法に関する。

【０００２】

【従来の技術】従来、半導体装置の配線は次のように形
成されていた。まず、コンタクトホールが形成された
後、Ａｌ（アルミニウム）等の金属が基板全面にスパッ
タ法などで成膜される。次に、成膜された金属膜上にホ
トレジストが塗布され、このレジストが通常のフォトリ
ソグラフィ工程によってパターニングされる。そして、
このレジストがホトマスクとされ、プラズマを用いたド
ライエッチングによって上記金属膜が選択的に除去さ
れ、配線のパターニングが行われていた。

【０００３】

【発明が解決しようとする課題】しかしながら、半導体
装置の高密度化，高速化の要求と共に半導体装置の小型
化も要請されているため、多層配線構造を有する半導体
装置の各層が薄膜化してきている。このため、半導体基
板上に半導体素子を形成後、各半導体素子を電気的に接
続するための金属配線工程において、例えば次のような
問題が生じていた。つまり、半導体装置の構成部品であ
るＭＯＳ（Metal Oxide Semiconductor)トランジスタの
ゲート酸化膜も１００オングストローム前後位にまで薄
膜化されており、ゲート電極はこの薄膜化したゲート酸
化膜上に形成されている。また、ゲート電極を配線接続
する配線工程において配線金属膜をパターニングするに
は、微細な配線加工に適したプラズマドライエッチング
が用いられる。このエッチングの際、例えば第１層配線
のエッチング加工時に、あるトランジスタのゲート電極
と導通のある配線が、この第１層配線では他のトランジ
スタの素子領域とは導通を有せず、電気的に浮いている
事態がしばしば発生する。このような配線をドライエッ
チングによって加工する場合には、この配線がアンテナ
の役目を果たし、プラズマ中のイオン電荷がこの配線に
集まる。集まった電荷は、この配線が電気的に浮いてい
て基板への逃げ道がないため、配線およびこの配線に電
気的に導通しているゲート電極に蓄積される。従って、
ゲート電極下に形成された薄いゲート酸化膜には大きな
電界がかかり、ゲート酸化膜の静電破壊をもたらした。

【０００４】図７はこのような従来の配線構造の一例を
示す平面図である。図８はこの配線構造のＡ−Ａ線に沿
った断面図であり、同図（ａ）は平行した３本の配線
１，２，３がＲＩＥ(Reactive Ion Etching ；反応性イ
オンエッチング）によって形成される途中の断面を示し
ている。同図（ｂ）はこのＲＩＥによって配線加工がさ
らに進んだ状態時の断面を示している。いずれの配線
１，２，３も半導体基板に接続されておらず、層間絶縁
膜４上に形成されている。また、中央に位置する配線２
は図７に示すようにゲート電極５に接続されており、ゲ
ート電極５の両側にはソース領域６およびドレイン領域
７が形成されている。ＲＩＥエッチングの途中では、図
８（ａ）に示すＡｌ金属膜８はウエハー全面でつながっ
ており、レジストマスク９で覆われていないＡｌ金属膜
８に入射したイオンの有する正電荷は、ウエハ内で半導
体基板と接続されたコンタクトホールを通って矢示のよ
うに半導体基板へ流出する。従って、この状態において
はゲート電極５に電荷が蓄積されることはない。ところ
が、エッチングが進むと図８（ｂ）に示す断面がエッチ
ングの途中に出現する。すなわち、配線１の図の左側お
よび配線３の図の右側の広いエッチング領域ではＡｌ金
属膜がすべてエッチングされて残っていないが、各配線
間の狭いエッチング領域ではまだＡｌ金属膜８が完全に
はエッチングされずに残っている。この現象は、エッチ
ングのマイクロローディング効果、すなわち狭いエッチ
ング領域では広いエッチング領域に比べてエッチング速
度が遅いという現象による。このような状態では、半導
体基板に導通していた配線１，３の両側のＡｌ金属膜が
除去されているため、配線間の領域に入射したプラズマ
イオンの正電荷は基板へ逃げることができなくなる。従
って、この正電荷は配線２に接続されたゲート電極５に
蓄積され、このゲート電極５の下に形成された薄いゲー
ト酸化膜を静電破壊させてしまうことになる。

【０００５】このような問題を回避するため、例えば特
開平２−２８０３２１号公報に開示された方法が提案さ
れている。同公報には、ゲート電極に導通するＡｌ配線
層の一部にシリコン基板につながる電流経路を設け、シ
リコン基板上のチップを１つ１つにスクライブする時
に、この電流経路を切り離すという技術が開示されてい
る。この方法によれば、Ａｌ配線のパターニング時に電
荷は電流経路を介してシリコン基板に逃げるため、ゲー
ト酸化膜の静電破壊が防止される。

【０００６】しかし、この配線形成方法においては、ゲ
ート電極に蓄積した電荷を逃がす電流経路をスクライブ
ラインにまで導く必要がある。従って、チップ上に形成
する素子のレイアウトによっては、この電流経路をスク
ライブラインまで導くことが困難な場合があったり、ま
た、相当な制約を受ける場合がある。

【０００７】

【課題を解決するための手段】本発明は上記課題を解決
するためになされたもので、薄い絶縁膜を介して半導体
基板上に形成される電極に電気的に導通する金属膜をド
ライエッチングでパターニングするに際して、上記電極
に電気的に導通する第１の配線パターンに隣接して半導
体基板に電気的に導通する第２の配線パターンを設け、
これら第１および第２の各配線パターン間の間隔を任意
の配線パターン間の間隔以下に設定することを特徴とす
るものである。

【０００８】また、上記電極はＭＯＳ型トランジスタの
ゲート電極であり、薄い上記絶縁膜はＭＯＳ型トランジ
スタのゲート酸化膜であることを特徴とするものであ
る。

【０００９】

【作用】第１および第２の各配線パターン間の間隔は他
の任意の配線パターン間の間隔と等しいかまたはそれよ
りも短いため、マイクロローディング効果により、第１
および第２の各配線パターン間に挟まれた領域にある配
線金属膜はドライエッチングの終了時に断ち切られる。
よって、第１の配線に電気的に導通している電極は、ド
ライエッチングの終了時まで、第２の配線を介して半導
体基板に電気的に接続させられている。

【００１０】また、第１および第２の各配線パターン間
の間隔が他の任意の配線パターン間の間隔よりも短い場
合には、第１および第２の各配線パターン間に挟まれた
領域が最も狭くなり、この最も狭い領域にある配線金属
膜が最後に断ち切られる。よって、電極に接続された第
１の配線はエッチングの最後まで確実に第２の配線に電
気的に接続される。

【００１１】また、半導体基板に電気的に導通する第２
の配線パターンは、スクライブラインを考慮せずに基板
上の任意の位置に形成できる。

【００１２】

【実施例】次に、本発明の一実施例による半導体装置の
配線形成方法について説明する。図１（ａ），（ｂ）は
本方法によって製造された半導体装置の断面図であり、
同図（ａ）は図２に示すこの半導体装置の平面図におけ
るＢ−Ｂ線破断断面図である。同図（ｂ）はこの平面図
におけるＣ−Ｃ線破断断面図である。本実施例では半導
体装置として、１層多結晶シリコンゲート，２層アルミ
配線構造のＭＯＳＬＳＩを例とした。

【００１３】図１（ｂ）に示すＭＯＳトランジスタはフ
ィールド酸化膜１０によって素子分離された領域に形成
されており、ｐ型半導体基板１１に設けられたｎウエル
領域１２に形成されている。このＭＯＳトランジスタ
は、ｐ型のソース領域１３およびドレイン領域１４、ゲ
ート酸化膜１５並びに多結晶シリコンゲート電極１６よ
り構成されている。多結晶シリコンゲート電極１６の両
側には側壁１７が設けられている。また、第１配線層１
８と半導体基板１１との間にはＳｉＯ₂，ＢＰＳＧなど
からなる層間絶縁膜１９が満たされており、第１配線層
１８ａ，ｂはコンタクト・プラグ２０ａ，ｂによってソ
ース領域１３，ドレイン領域１４に電気的に接続されて
いる。第１配線層１８の上層部には第２配線層との絶縁
を取るための層間絶縁膜２１が形成されている。

【００１４】図１（ａ）に示す配線部には、３本の配線
３１，３２，３３が各層間絶縁膜１９，２１の間に形成
されている。このうちの配線３１はコンタクト・プラグ
３４によって基板コンタクト用のｐ領域３５に接続され
ている。このｐ領域３５は、フィールド酸化膜１０に開
口した半導体基板１１に形成されており、半導体基板１
１に電気的に接続されている。

【００１５】次に、このような半導体装置の配線形成方
法について、図３〜図６に示す工程断面図を用いて説明
する。これら各図における分図（ａ）は図２の平面図に
おけるＢ−Ｂ線破断断面図、分図（ｂ）はこの平面図に
おけるＣ−Ｃ線破断断面図である。

【００１６】まず、ｐ型シリコン基板である半導体基板
１１の表面にｎ型不純物が選択的にイオン注入され、Ｍ
ＯＳトランジスタ形成領域にｎウエル領域１２が形成さ
れる。その後、ＳｉＯ₂からなる厚さ４００ｎｍのフィ
ールド酸化膜１０が選択的に形成され、素子間の絶縁分
離が行われる。次に、このフィールド酸化膜１０で囲ま
れたトランジスタ形成領域にある活性領域の表面に、Ｓ
ｉＯ₂からなる厚さ１０ｎｍの薄いゲート酸化膜１５が
形成される。次に、このゲート酸化膜１５上に厚さ３０
０ｎｍの多結晶シリコン膜が形成され、この多結晶シリ
コン膜がエッチングによって所定の形状にパターニング
される。このパターニングによって多結晶シリコンゲー
ト電極１６が形成される。次に、ゲート電極１６をマス
クとしてｎウエル領域１２にｐ型不純物がイオン注入さ
れ、引き続いてゲート電極１６の両側に側壁１７が形成
された後、ゲート電極１６およびこの側壁１７をマスク
としてさらにｐ型不純物がイオン注入される。このイオ
ン注入によってＬＤＤ（Lightly Doped Drain)構造を持
つソース領域１３およびドレイン領域１４が形成され
る。また、このイオン注入によって、基板コンタクト用
の高濃度ｐ領域３５が形成される（図３参照）。

【００１７】次に、基板全面にＣＶＤ（化学気相成長）
法によってシリケートガラスが堆積され、約１０００ｎ
ｍの厚さに層間絶縁膜１９が形成される。次に、この層
間絶縁膜１９の所定位置にコンタクトホールが開口され
る。引き続いて、ＣＶＤ法によってＷ（タングステン）
が基板全面に堆積される。その後、層間絶縁膜１９上に
あるＷがエッチバックされ、コンタクトホール内にＷが
充填されてコンタクトプラグ２０ａ，ｂおよび３４が形
成される（図４参照）。

【００１８】その後、Ａｌ（アルミニウム）金属膜１８
が基板全面にスパッタ法によって６００ｎｍの厚さに成
膜され、さらに、このＡｌ金属膜１８上にレジストが塗
布される。次に、このレジストが所定形状にパターニン
グされる。すなわち、配線部分においては、ゲート電極
１６に電気的に導通する第１の配線レジストパターン３
６ｂに隣接し、半導体基板１１に電気的に導通する第２
の配線レジストパターン３６ａが設けられる。そして、
これら第１および第２の各配線パターン３６ａ，ｂ間の
間隔Ｌ１は、任意の配線パターン間の間隔、例えば第３
の配線レジストパターン３６ｃと第１の配線レジストパ
ターン３６ｂとの間隔Ｌ２以下（Ｌ１≦Ｌ２）に設定さ
れる。本実施例においては、間隔Ｌ１，Ｌ２は等しく
０．６μｍに設定される。また、ＭＯＳトランジスタ部
分においては、ソース領域１３に電気的に導通する配線
レジストパターン３６ｄ、およびドレイン領域１４に電
気的に導通する配線レジストパターン３６ｅが形成され
る（図５参照）。

【００１９】次に、これら各配線レジストパターンをマ
スクとするＲＩＥにより、Ａｌ金属膜１８がエッチング
され、ゲート電極１６に電気的に導通する第１の配線３
２，半導体基板１１に電気的に導通する第２の配線３
１、および比較的長い第１の配線３２に部分的に隣接し
ている半導体基板１１とコンタクトを有しない第３の配
線３３が形成される。また、これと同時にソース領域１
３に電気的に導通する配線１８ａ、およびドレイン領域
１４に電気的に導通する配線１８ｂが形成される。ゲー
ト電極１６につながれた第１の配線３２は、この第１配
線層においてはこのゲート電極１６以外には接続されて
いない（図６参照）。

【００２０】その後、ＳｉＯ₂膜からなる絶縁膜２１が
プラズマＣＶＤ法によって約１００００オングストロー
ムの厚さに成膜され、第２層間膜が形成される。次に、
第１層配線と第２層配線とを電気接続するためのビアホ
ールが開口される。引き続いて第２層配線としてのＡｌ
金属膜がスパッタ法によって６０００オングストローム
の厚さに成膜される。そして、ＲＩＥによってこの第２
配線層が加工され、所定の回路が形成される。この結
果、図１および図２に示す半導体装置が完成する。

【００２１】このような本実施例による半導体装置の配
線形成方法によれば、薄いゲート酸化膜１５を介して半
導体基板１１上に形成されたゲート電極１６に電気的に
導通するＡｌ金属膜１８（図５参照）がドライエッチン
グでパターニングされる際、上記のように、ゲート電極
１６に電気的に導通する第１の配線パターン３６ｂに隣
接し、半導体基板１１に電気的に導通する第２の配線パ
ターン３６ａが設けられる。しかも、これら第１および
第２の各配線パターン３６ａ，ｂ間の間隔Ｌ１は任意の
配線パターン間の間隔、例えば第１および第３の各配線
パターン３６ｂ，ｃ間の間隔Ｌ２に等しく設定されてい
る。従って、第１および第２の各配線パターン３６ａ，
ｂ間にあるＡｌ金属膜１８の領域は、第１および第３の
各配線パターン３６ｂ，ｃ間にあるＡｌ金属膜１８の領
域に等しくなっている。このため、前述したマイクロロ
ーディング効果により、第１および第２の各配線パター
ン３６ａ，ｂ間に挟まれた領域にあるＡｌ金属膜１８
は、プラズマドライエッチングの終了時に同時に断ち切
られる。よって、第１の配線３２に電気的に導通してい
るゲート電極１６は、ドライエッチングの終了時まで、
第２の配線３１を介して半導体基板１１に電気的に接続
させられている。従って、ドライエッチング時に生じる
イオン電荷は第２の配線３１，コンタクトプラグ３４お
よび高濃度ｐ領域３５を介して半導体基板１１に逃がさ
れる。よって、ドライエッチング時にゲート電極１６に
プラズマイオン電荷が蓄積されることはない。このた
め、蓄積電荷によってゲート電極１６の下に形成された
薄いゲート酸化膜１５に高電界が印加されなくなり、薄
いゲート酸化膜１５は静電破壊しなくなる。すなわち、
配線層エッチング時にゲート酸化膜１５に与えられてい
た、従来のプラズマイオンによるチャージアップダメー
ジは、大幅に減少される。

【００２２】また、上記実施例では、第１および第２の
各配線パターン３６ａ，ｂ間の間隔Ｌ１と第１および第
３の各配線パターン３６ｂ，ｃ間の間隔Ｌ２とを０．６
μｍに等しく設定したが、間隔Ｌ１が他の任意の配線パ
ターン間の間隔よりも短くなるように設定してもよい。
例えば、間隔Ｌ２を０．６μｍにして間隔Ｌ１をこれよ
りも短い０．５μｍに設定してもよい。この場合には、
第１および第２の各配線パターン３６ａ，ｂ間に挟まれ
た領域が最も狭くなり、この最も狭い領域にあるＡｌ金
属膜１８がエッチングの最後に断ち切られる。よって、
ゲート電極１６に接続された第１の配線３２はこのＡｌ
金属膜１８を介してエッチングの最後まで確実に半導体
基板１１に導通した第２の配線３１に電気的に接続さ
れ、ドライエッチング時に生じるイオン電荷はより確実
に半導体基板１１へ逃がされる。このため、ゲート電極
１６下の薄いゲート酸化膜１５の静電破壊はより確実に
防止され、半導体装置製造の歩留まりの向上および半導
体装置そのものの信頼性の向上を図ることが可能にな
る。

【００２３】また、半導体基板１１に電気的に導通する
第２の配線パターン３６ａは、スクライブラインを考慮
せずに基板上の任意の位置に形成できる。従って、従来
のように、蓄積電荷を半導体基板に逃がす電流経路をス
クライブラインまで導くことが素子のレイアウトによっ
て困難になったり、相当な制約を受けたりすることはな
い。すなわち、第２の配線パターン３６ａは高い自由度
をもって形成することが可能になり、薄いゲート酸化膜
１５を保護する配線形成はより容易に行える。

【００２４】なお、第３の配線３３の存在は本発明に必
要ではないが、この第３の配線３３が存在するときに
は、第１の配線３２のアンテナ効果は高まり、よりエッ
チング中のチャージアップが顕著になる。従って、この
ような場合には、本発明の特徴である第２の配線３１の
必要性がより大きくなる。

【００２５】

【発明の効果】以上詳述したように本発明によれば、第
１および第２の各配線パターン間の間隔は他の任意の配
線パターン間の間隔と等しいかまたはそれよりも短いた
め、マイクロローディング効果により、第１および第２
の各配線パターン間に挟まれた領域にある配線金属膜は
ドライエッチングの終了時に断ち切られる。よって、第
１の配線に電気的に導通している電極は、ドライエッチ
ングの終了時まで、第２の配線を介して半導体基板に電
気的に接続させられている。従って、ドライエッチング
時に生じるイオン電荷は第２の配線を介して半導体基板
に逃がされ、ドライエッチング時に電極に電荷が蓄積さ
れることはない。このため、蓄積電荷によって電極下に
形成された薄い絶縁膜に高電界は印加されなくなり、薄
い絶縁膜は静電破壊しなくなる。

【００２６】また、第１および第２の各配線パターン間
の間隔が他の任意の配線パターン間の間隔よりも短い場
合には、第１および第２の各配線パターン間に挟まれた
領域が最も狭くなり、この最も狭い領域にある配線金属
膜が最後に断ち切られる。よって、電極に接続された第
１の配線はエッチングの最後まで確実に第２の配線に電
気的に接続され、ドライエッチング時に生じるイオン電
荷はより確実に半導体基板へ逃がされる。このため、電
極下の薄い絶縁膜の静電破壊はより確実に防止される。

【００２７】また、半導体基板に電気的に導通する第２
の配線パターンは、スクライブラインを考慮せずに基板
上の任意の位置に形成できる。このため、この第２の配
線パターンは高い自由度をもって形成することが可能に
なり、薄い絶縁膜を保護する配線形成はより容易に行え
る。

【図面の簡単な説明】

【図１】本発明の一実施例による半導体装置の配線形成
方法によって得られた半導体装置の断面図である。

【図２】本実施例による半導体装置の配線形成方法によ
って得られた半導体装置の平面図である。

【図３】本実施例による半導体装置の配線形成方法を示
す第１の工程断面図である。

【図４】本実施例による半導体装置の配線形成方法を示
す第２の工程断面図である。

【図５】本実施例による半導体装置の配線形成方法を示
す第３の工程断面図である。

【図６】本実施例による半導体装置の配線形成方法を示
す第４の工程断面図である。

【図７】従来の半導体装置の配線構造を示す平面図であ
る。

【図８】従来の半導体装置の配線形成方法が持つ課題を
説明するための断面図である。

【符号の説明】

１０…フィールド酸化膜、１１…ｐ型シリコン半導体基
板、１２…ｎウエル領域、１３…ソース領域、１４…ド
レイン領域、１５…ゲート酸化膜、１６…ゲート電極、
１７…側壁、１８…Ａｌ金属膜、１８ａ，ｂ…ソース領
域１３，ドレイン領域１４に導通する配線、１９，２１
…層間絶縁膜、２０ａ，ｂ，３４…コンタクトプラグ、
３１…半導体基板１１と電気的に導通する第２の配線、
３２…ゲート電極１６と電気的に導通する第１の配線、
３３…第３の配線、３５…ｐ領域、３６ａ〜ｅ…ホトレ
ジスト。

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/78 ３０１Ｇ

Claims

【特許請求の範囲】

【請求項１】薄い絶縁膜を介して半導体基板上に形成
される電極に電気的に導通する金属膜をドライエッチン
グでパターニングするに際して、前記電極に電気的に導
通する第１の配線パターンに隣接して前記半導体基板に
電気的に導通する第２の配線パターンを設け、これら第
１および第２の各配線パターン間の間隔を任意の配線パ
ターン間の間隔以下に設定することを特徴とする半導体
装置の配線形成方法。
【請求項２】前記電極はＭＯＳ型トランジスタのゲー
ト電極であり、薄い前記絶縁膜はＭＯＳ型トランジスタ
のゲート酸化膜であることを特徴とする請求項１記載の
半導体装置の配線形成方法。