JPH08306878A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH08306878A
JPH08306878A JP7106104A JP10610495A JPH08306878A JP H08306878 A JPH08306878 A JP H08306878A JP 7106104 A JP7106104 A JP 7106104A JP 10610495 A JP10610495 A JP 10610495A JP H08306878 A JPH08306878 A JP H08306878A
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JP
Japan
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film
forming
pattern
bpsg
semiconductor substrate
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JP7106104A
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English (en)
Inventor
Akihiko Ueda
壮彦 上田
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
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Abstract

(57)【要約】 【目的】 製造工程中の冗長ヒューズの切断を回避して
冗長ヒューズによる救済率を上げ歩留りを向上させる。 【構成】 シリコン半導体基板１の一主面に選択酸化膜
２を形成し、第１の配線部３とゲート線部４とソース／
ドレイン領域５を形成する。つぎに、側壁部６と蓄積電
極７と容量絶縁膜８とセルプレート電極９を形成する。
つぎに、第１のＢＰＳＧ膜１１を堆積後、コンタクトホ
ール１０を形成し、さらに第２の配線部１２と冗長ヒュ
ーズ部１３を形成する。つぎに、第２のＢＰＳＧ膜１４
を堆積し、第３の配線部１５とＴｉＮパターン１６を形
成する。つぎに、プラズマＳｉＮ膜１７を堆積後、ホト
レジストパターン１８を形成し、第１のドライエッチン
グ（エッチングガス：ＣＨＦ3 ／Ｏ2 系）によりプラズ
マＳｉＮパターン１９を形成、ついで第２のドライエッ
チング（エッチングガス：ＣＦ4 ／Ｏ2 系）により外部
導出用パッド２０を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳ半導体メモ
リであるダイナミックＲＡＭ等の相補型ＭＯＳＦＥＴを
有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路の高密度化，高集
積化に伴い、微細加工技術の向上が必要になっている。
配線工程においては、下地段差に対する平坦度の向上に
ついても要求されている。下地段差と配線との間の層間
絶縁膜を厚くすると平坦度は向上するが、コンタクトホ
ールを形成した時に、コンタクトホールの形状の影響で
コンタクト抵抗が高くなったり、ばらついたりする。そ
のため、層間絶縁膜の膜厚を薄くすることによって、コ
ンタクト抵抗を下げている。
【０００３】従来のこの種の相補型ＭＯＳ半導体装置の
製造方法を、図２１ないし図２５を用いて説明する。図
２１ないし図２４は従来の相補型ＭＯＳ半導体装置の製
造方法を示す工程断面図であり、図２５は従来の相補型
ＭＯＳ半導体装置の要部の拡大断面図である。なお、図
２５に示した部分は、後述の実施例でも同じ構造であ
る。
【０００４】まず、図２１に示すように、例えばＰ型シ
リコン半導体基板（一導電型シリコン半導体基板）１の
一主面に、トランジスタ形成領域とそれ以外の領域を分
離する選択酸化膜２を形成する。その後、トランジスタ
形成領域にゲート線部４とソース／ドレイン領域５等を
形成してＭＯＳトランジスタを形成し、ゲート線部４に
つながる第１の配線部（ワード線となる）３を少なくと
も選択酸化膜２上に形成する。さらに、ゲート線部４と
第１の配線部３を覆う側壁部６を形成する。
【０００５】つぎに、図２２に示すように、ソース／ド
レイン領域５の一方に接続される蓄積電極７を形成し、
その上にキャパシタを形成するための容量絶縁膜８を積
層形成し、さらにその上にセルプレート電極９を積層形
成する。つぎに、図２３および図２５に示すように、Ｐ
型シリコン半導体基板１の主面に層間絶縁膜として厚さ
３５０ｎｍの第１のＢＰＳＧ膜１１を堆積し、その後第
１のＢＰＳＧ膜１１にソース／ドレイン領域５の他方に
臨むコンタクトホール１０を形成する。その後、コンタ
クトホール１０を通してソース／ドレイン領域５の他方
に接続される第２の配線部（ビット線となる）１２と冗
長ヒューズ部１３を形成する。この場合、第２の配線部
１２と冗長ヒューズ部１３は、２層になっており、下層
はドープドポリシリコン層（ポリシリコンにリンをドー
プしたものでもよい）であり、上層はタングステンシリ
サイド層である。なお、第２の配線部１２はコンタクト
ホール１０の底部まで一様に２層になっている。
【０００６】その後、第１のＢＰＳＧ膜１１上に層間絶
縁膜として厚さ５００ｎｍの第２のＢＰＳＧ膜１４を堆
積する。さらに、厚さ７００ｎｍのＡｌ−Ｓｉ−Ｃｕ膜
より第３の配線部１５と厚さ３０ｎｍのＴｉＮ膜からな
る反射防止膜よりＴｉＮパターン１６とを形成した後、
第２のＢＰＳＧ膜１４上にパッシベーション膜として厚
さ１０００ｎｍのプラズマＳｉＮ膜１７を堆積する。さ
らに、プラズマＳｉＮ膜１７上にホトレジストパターン
１８を形成する。上記の反射防止膜は、リソグラフィー
工程で、微細なパターニングを行うとき、レジスト下の
膜（下地）によっては、露光時に反射光の影響でハレー
ションを起こし、精度の良いパターニングを行えなくな
るおそれがあるが、これを防止するために設けている。
【０００７】つぎに、図２４に示すように、ドライエッ
チング（エッチングガス条件：ＣＨＦ3 ／Ｏ2 系）によ
り、ホトレジストパターン１８に覆われていない部分の
プラズマＳｉＮ膜１７をエッチング除去し、そのまま第
２のＢＰＳＧ膜１４とＴｉＮパターン１６を、ＴｉＮ膜
が完全に除去されるまでエッチングすることによって、
外部導出用パッド２０を形成し、相補型ＭＯＳトランジ
スタを完成させる。なお、周辺回路のＰチャネルＭＯＳ
トランジスタは、従来の方法と同じ方法で作成するの
で、図面ではメモリセルおよびＮチャネルＭＯＳトラン
ジスタのみ図示し、ＰチャネルＭＯＳトランジスタの図
示は省いている。他の図面についても同様である。
【０００８】
【発明が解決しようとする課題】このような従来の方法
では、冗長ヒューズ部１３上のＢＰＳＧ膜１４が完全に
除去され、冗長ヒューズ部１３が製造工程中にエッチン
グによって切断されてしまうことが少なからず発生す
る。この結果、冗長ヒューズ部１３による救済率が低下
し、歩留りも低下するという問題がある。その原因は、
ドライエッチング前の冗長ヒューズ部１３上の層間絶縁
膜ＢＰＳＧ膜１４の膜厚が、カバレッジやフローの影響
で２５０ｎｍと薄くなっているので、ドライエッチング
（エッチングガス条件：ＣＨＦ3 ／Ｏ2 系）のＴｉＮ膜
／ＢＰＳＧ膜の選択比が約０．７では、冗長ヒューズ上
のＢＰＳＧ膜１４を残すことができないためである。
【０００９】この発明の目的は、冗長ヒューズ部の製造
工程中の切断を防ぎ、冗長ヒューズ部による救済率を上
げ、歩留りを安定して向上できる半導体装置の製造方法
を提供することである。
【００１０】
【課題を解決するための手段】請求項１記載の半導体装
置の製造方法は、シリコン半導体基板の一主面にトラン
ジスタ形成領域とそれ以外の領域を分離する選択酸化膜
を形成する工程と、シリコン半導体基板の一主面のトラ
ンジスタ形成領域にゲート線部とソース／ドレイン領域
を形成するとともに選択酸化膜上にゲート線部につなが
る第１の配線部を形成する工程と、シリコン半導体基板
の一主面にゲート線部および第１の配線部を覆う側壁部
とソース／ドレイン領域の一方に接続される蓄積電極と
この蓄積電極に積層される容量絶縁膜とこの容量絶縁膜
に積層されるセルプレート電極とを形成する工程と、シ
リコン半導体基板の一主面に層間絶縁膜として第１のＢ
ＰＳＧ膜を堆積した後、第１のＢＰＳＧ膜にソース／ド
レイン領域の他方に臨むコンタクトホールを形成する工
程と、第１のＢＰＳＧ膜上にコンタクトホールを通して
ソース／ドレイン領域の他方に接続される第２の配線部
と冗長ヒューズ部とを形成する工程と、第１のＢＰＳＧ
膜上に層間絶縁膜として第２のＢＰＳＧ膜を堆積する工
程と、第２のＢＰＳＧ膜上にＡｌ−Ｓｉ−Ｃｕ膜より第
３の配線部を形成するとともに第３の配線部上にＴｉＮ
膜からなる反射防止膜よりＴｉＮパターンを形成し、さ
らにパッシベーション膜としてプラズマＳｉＮ膜を堆積
する工程と、プラズマＳｉＮ膜上にホトレジストパター
ンを形成し、第１のドライエッチング（エッチングガス
条件：ＣＨＦ3 ／Ｏ2 系）により、冗長ヒューズ部上お
よびＴｉＮパターン上の一部のプラズマＳｉＮ膜をエッ
チングしてプラズマＳｉＮパターンを形成する工程と、
第２のドライエッチング（エッチングガス条件：ＣＦ4
／Ｏ2 系）により、第３の配線部上のＴｉＮパターンを
エッチングすることによって外部導出用パッドを形成す
るとともに、冗長ヒューズ部上の第２のＢＰＳＧ膜をエ
ッチングしてＢＰＳＧパターンを形成する工程とを含
む。
【００１１】請求項２記載の半導体装置の製造方法は、
シリコン半導体基板の一主面にトランジスタ形成領域と
それ以外の領域を分離する選択酸化膜を形成する工程
と、シリコン半導体基板の一主面のトランジスタ形成領
域にゲート線部とソース／ドレイン領域を形成するとと
もに選択酸化膜上にゲート線部につながる第１の配線部
を形成する工程と、シリコン半導体基板の一主面にゲー
ト線部および第１の配線部を覆う側壁部とソース／ドレ
イン領域の一方に接続される蓄積電極とこの蓄積電極に
積層される容量絶縁膜とこの容量絶縁膜に積層されるセ
ルプレート電極とを形成する工程と、シリコン半導体基
板の一主面に層間絶縁膜として第１のＢＰＳＧ膜を堆積
した後、第１のＢＰＳＧ膜にソース／ドレイン領域の他
方に臨むコンタクトホールを形成する工程と、第１のＢ
ＰＳＧ膜上にコンタクトホールを通してソース／ドレイ
ン領域の他方に接続される第２の配線部と冗長ヒューズ
部とを形成する工程と、第１のＢＰＳＧ膜上に層間絶縁
膜としてＮＳＧ膜と第２のＢＰＳＧ膜とを順次堆積する
工程と、第２のＢＰＳＧ膜上にＡｌ−Ｓｉ−Ｃｕ膜より
第３の配線部を形成するとともに第３の配線部上にＴｉ
Ｎ膜からなる反射防止膜よりＴｉＮパターンを形成し、
さらにパッシベーション膜としてプラズマＳｉＮ膜を堆
積する工程と、プラズマＳｉＮ膜上にホトレジストパタ
ーンを形成し、ドライエッチング（エッチングガス条
件：ＣＨＦ3 ／Ｏ2 系）により、冗長ヒューズ部上およ
びＴｉＮパターン上の一部のプラズマＳｉＮ膜をエッチ
ングしてプラズマＳｉＮパターンを形成し、そのまま続
けて第３の配線部上のＴｉＮパターンをエッチングする
ことによって外部導出用パッドを形成するとともに、冗
長ヒューズ部上の第２のＢＰＳＧ膜をエッチングするこ
とによってＮＳＧパターンを形成する工程とを含む。
【００１２】請求項３記載の半導体装置の製造方法は、
シリコン半導体基板の一主面にトランジスタ形成領域と
それ以外の領域を分離する選択酸化膜を形成する工程
と、シリコン半導体基板の一主面のトランジスタ形成領
域にゲート線部とソース／ドレイン領域を形成するとと
もに選択酸化膜上にゲート線部につながる第１の配線部
を形成する工程と、シリコン半導体基板の一主面にゲー
ト線部および第１の配線部を覆う側壁部とソース／ドレ
イン領域の一方に接続される蓄積電極とこの蓄積電極に
積層される容量絶縁膜とこの容量絶縁膜に積層されるセ
ルプレート電極とを形成する工程と、シリコン半導体基
板の一主面に層間絶縁膜として第１のＢＰＳＧ膜を堆積
した後、第１のＢＰＳＧ膜にソース／ドレイン領域の他
方に臨むコンタクトホールを形成する工程と、第１のＢ
ＰＳＧ膜上にコンタクトホールを通してソース／ドレイ
ン領域の他方に接続される第２の配線部と冗長ヒューズ
部とを形成する工程と、第１のＢＰＳＧ膜上に層間絶縁
膜として第２のＢＰＳＧ膜を堆積する工程と、第２のＢ
ＰＳＧ膜上にＡｌ−Ｓｉ−Ｃｕ膜より第３の配線部を形
成するとともに第３の配線部上にＴｉＮ膜からなる反射
防止膜よりＴｉＮパターンを形成する工程と、ＴｉＮパ
ターン上に第１のホトレジストパターンを形成し、第１
のドライエッチング（エッチングガス条件：ＣＨＦ3 ／
Ｏ2 系）により、ＴｉＮパターンをエッチングすること
によって外部導出用パッドを形成する工程と、第１のホ
トレジストパターンを除去し、第２のＢＰＳＧ膜上にパ
ッシベーション膜としてプラズマＳｉＮ膜を堆積する工
程と、プラズマＳｉＮ膜上に第２のホトレジストパター
ンを形成し、第２のドライエッチング（エッチングガス
条件：ＣＨＦ3 ／Ｏ2 系）により、プラズマＳｉＮ膜を
エッチングして冗長ヒューズ部の上にＢＰＳＧパターン
を形成するとともに外部導出用パッドを露出させる工程
とを含む。
【００１３】請求項４記載の半導体装置の製造方法は、
シリコン半導体基板の一主面にトランジスタ形成領域と
それ以外の領域を分離する選択酸化膜を形成する工程
と、シリコン半導体基板の一主面のトランジスタ形成領
域にゲート線部とソース／ドレイン領域を形成するとと
もに選択酸化膜上にゲート線部につながる第１の配線部
を形成する工程と、シリコン半導体基板の一主面にゲー
ト線部および第１の配線部を覆う側壁部とソース／ドレ
イン領域の一方に接続される蓄積電極とこの蓄積電極に
積層される容量絶縁膜とこの容量絶縁膜に積層されるセ
ルプレート電極とを形成する工程と、シリコン半導体基
板の一主面に層間絶縁膜として第１のＢＰＳＧ膜を堆積
した後、第１のＢＰＳＧ膜にソース／ドレイン領域の他
方に臨むコンタクトホールを形成する工程と、第１のＢ
ＰＳＧ膜上にコンタクトホールを通してソース／ドレイ
ン領域の他方に接続される第２の配線部と冗長ヒューズ
部とを形成する工程と、第１のＢＰＳＧ膜上に層間絶縁
膜として第２のＢＰＳＧ膜を堆積する工程と、第２のＢ
ＰＳＧ膜上にＡｌ−Ｓｉ−Ｃｕ膜より第３の配線部を形
成するとともにＴｉＮ膜からなる反射防止膜よりＴｉＮ
パターンを形成する工程と、第２のＢＰＳＧ膜上にパッ
シベーション膜としてプラズマＳｉＮ膜を堆積した後、
プラズマＳｉＮ膜上に第１のホトレジストパターンを形
成し、第１のドライエッチング（エッチングガス条件：
ＣＨＦ3 ／Ｏ2 系）により、プラズマＳｉＮ膜とＴｉＮ
膜とをエッチングすることによりＡｌ−Ｓｉ−Ｃｕパタ
ーンを形成する工程と、第１のホトレジストパターンを
除去した後、プラズマＳｉＮ膜上に第２のホトレジスト
パターンを形成し、第１のドライエッチング（エッチン
グガス条件：ＣＨＦ3 ／Ｏ2 系）により、プラズマＳｉ
Ｎ膜をエッチングし、冗長ヒューズ部上にＢＰＳＧパタ
ーンを形成するとともに、Ａｌ−Ｓｉ−Ｃｕパターンを
エッチングすることにより外部導出用パッドを形成する
工程とを含む。
【００１４】
【作用】請求項１記載の半導体装置の製造方法によれ
ば、第２のドライエッチング（エッチングガス条件：Ｃ
Ｆ4 ／Ｏ2 系）のＴｉＮ膜／ＢＰＳＧ膜の選択比が１．
０以上確保されているため、冗長ヒューズ部上にＢＰＳ
Ｇ膜が残る。請求項２記載の半導体装置の製造方法によ
れば、ＮＳＧ膜のエッチングレート（エッチングガス条
件：ＣＨＦ3 ／Ｏ2 系）は、ＢＰＳＧ膜の約１／２倍と
小さいため、冗長ヒューズ部上にＮＳＧ膜が残る。
【００１５】請求項３記載の半導体装置の製造方法によ
れば、ＴｉＮパターンのみをエッチング除去した後、パ
ッシベーション膜としてプラズマＳｉＮ膜を堆積し、こ
のＳｉＮ膜をエッチングして外部導出用パッドを露出さ
せるので、冗長ヒューズ部上に第２のＢＰＳＧ膜が残
る。請求項４記載の半導体装置の製造方法によれば、第
１のホトレジストパターンに覆われていない部分のプラ
ズマＳｉＮ膜とＴｉＮパターンをエッチングし、第１の
ホトレジストパターンを除去後、新たに第２のホトレジ
ストパターンを形成し、ドライエッチング（エッチング
ガス条件：ＣＨＦ3 ／Ｏ2 系）により、第２のホトレジ
ストパターンに覆われていない部分のプラズマＳｉＮ膜
をエッチングするので、冗長ヒューズ部上にＢＰＳＧ膜
が残る。
【００１６】
【実施例】
〔第１の実施例；請求項１に対応〕以下、この発明の第
１の実施例を図１ないし図５を用いて説明する。図１な
いし図５はこの発明の第１の実施例の相補型ＭＯＳ半導
体装置の製造方法を示す工程断面図である。なお、図１
ないし図５において、図２１ないし図２４と同一部分に
は同一符号を付してある。
【００１７】まず、図１に示すように、例えばＰ型シリ
コン半導体基板（一導電型シリコン半導体基板）１の一
主面に、トランジスタ形成領域とそれ以外の領域を分離
する選択酸化膜２を形成する。その後、トランジスタ形
成領域にゲート線部４とソース／ドレイン領域５等を形
成してＭＯＳトランジスタを形成し、ゲート線部４につ
ながる第１の配線部（ワード線となる）３を少なくとも
選択酸化膜２上に形成する。さらに、ゲート線部４と第
１の配線部３を覆う側壁部６を形成する。
【００１８】つぎに、図２に示すように、ソース／ドレ
イン領域５の一方に接続される蓄積電極７を形成し、そ
の上にキャパシタを形成するための容量絶縁膜８を積層
形成し、さらにその上にセルプレート電極９を積層形成
する。つぎに、図３に示すように、Ｐ型シリコン半導体
基板１の主面に層間絶縁膜として厚さ３５０ｎｍの第１
のＢＰＳＧ膜１１を堆積し、その後第１のＢＰＳＧ膜１
１にソース／ドレイン領域５の他方に臨むコンタクトホ
ール１０を形成する。その後、コンタクトホール１０を
通してソース／ドレイン領域５の他方に接続される第２
の配線部（ビット線となる）１２と冗長ヒューズ部１３
を形成する。この場合、第２の配線部１２と冗長ヒュー
ズ部１３は、２層になっており、下層はドープドポリシ
リコン層（ポリシリコンにリンをドープしたものでもよ
い）であり、上層はタングステンシリサイド層である。
【００１９】その後、第１のＢＰＳＧ膜１１上に層間絶
縁膜として厚さ５００ｎｍの第２のＢＰＳＧ膜１４を堆
積する。さらに、厚さ７００ｎｍのＡｌ−Ｓｉ−Ｃｕ膜
より第３の配線部１５と厚さ３０ｎｍのＴｉＮ膜からな
る反射防止膜よりＴｉＮパターン１６とを形成した後、
第２のＢＰＳＧ膜１４上にパッシベーション膜として厚
さ１０００ｎｍのプラズマＳｉＮ膜１７を堆積する。さ
らに、プラズマＳｉＮ膜１７上にホトレジストパターン
１８を形成する。
【００２０】つぎに、図４に示すように、まず第１のド
ライエッチング（エッチングガス条件：ＣＨＦ3 ／Ｏ2
系）により、ホトレジストパターン１８に覆われていな
い部分（冗長ヒューズ部１３上およびＴｉＮパターン１
６上の一部）のプラズマＳｉＮ膜１７をエッチング除去
し、プラズマＳｉＮパターン１９を形成する。つぎに、
図５に示すように、第２のドライエッチング（エッチン
グガス条件：ＣＦ4 ／Ｏ2 系）により、プラズマＳｉＮ
パターン１９に覆われていない部分（冗長ヒューズ部１
３上および第３の配線部１５上の一部）の第２のＢＰＳ
Ｇ膜１４とＴｉＮパターン１６を、ＴｉＮ膜が完全に除
去されるまでエッチングすることによって、外部導出用
パッド２０を形成し、相補型ＭＯＳトランジスタを完成
させる。このとき、第２のドライエッチング（エッチン
グガス条件：ＣＦ4 ／Ｏ 2 系）のＴｉＮ膜／ＢＰＳＧ膜
の選択比は１．０以上確保されているため、冗長ヒュー
ズ部１３上にＢＰＳＧ膜１４が残り、ＢＰＳＧパターン
２１が形成される。
【００２１】以上のように、この実施例によれば、第２
のドライエッチング（エッチングガス条件：ＣＦ4 ／Ｏ
2 系）のＴｉＮ膜／ＢＰＳＧ膜の選択比が１．０以上確
保されているため、冗長ヒューズ部１３上にＢＰＳＧ膜
１４を残して冗長ヒューズ部１３上にＢＰＳＧパターン
２１を形成することができ、冗長ヒューズ部１３の製造
工程中の切断を防ぎ、冗長ヒューズ部１３による救済率
を上げ、歩留りを安定して向上できる。
【００２２】〔第２の実施例；請求項２に対応〕以下、
この発明の第２の実施例を図６ないし図９を用いて説明
する。図６ないし図９はこの発明の第２の実施例の相補
型ＭＯＳ半導体装置の製造方法を示す工程断面図であ
る。なお、図６ないし図９において、図２１ないし図２
４と同一部分には同一符号を付してある。
【００２３】まず、図６に示すように、例えばＰ型シリ
コン半導体基板（一導電型シリコン半導体基板）１の一
主面に、トランジスタ形成領域とそれ以外の領域を分離
する選択酸化膜２を形成する。その後、トランジスタ形
成領域にゲート線部４とソース／ドレイン領域５等を形
成してＭＯＳトランジスタを形成し、ゲート線部４につ
ながる第１の配線部（ワード線となる）３を少なくとも
選択酸化膜２上に形成する。さらに、ゲート線部４と第
１の配線部３を覆う側壁部６を形成する。
【００２４】つぎに、図７に示すように、ソース／ドレ
イン領域５の一方に接続される蓄積電極７を形成し、そ
の上にキャパシタを形成するための容量絶縁膜８を積層
形成し、さらにその上にセルプレート電極９を積層形成
する。つぎに、図８に示すように、Ｐ型シリコン半導体
基板１の主面に層間絶縁膜として厚さ３５０ｎｍの第１
のＢＰＳＧ膜１１を堆積し、その後第１のＢＰＳＧ膜１
１にソース／ドレイン領域５の他方に臨むコンタクトホ
ール１０を形成する。その後、コンタクトホール１０を
通してソース／ドレイン領域５の他方に接続される第２
の配線部（ビット線となる）１２と冗長ヒューズ部１３
を形成する。この場合、第２の配線部１２と冗長ヒュー
ズ部１３は、２層になっており、下層はドープドポリシ
リコン層（ポリシリコンにリンをドープしたものでもよ
い）であり、上層はタングステンシリサイド層である。
【００２５】その後、第１のＢＰＳＧ膜１１上に層間絶
縁膜として厚さ１００ｎｍのＮＳＧ膜（Non Doped Sili
cate Glass）２２と厚さ５００ｎｍの第２のＢＰＳＧ膜
１４の２層を順次堆積する。さらに、厚さ７００ｎｍの
Ａｌ−Ｓｉ−Ｃｕ膜より第３の配線部１５と厚さ３０ｎ
ｍのＴｉＮ膜からなる反射防止膜よりＴｉＮパターン１
６とを形成した後、第２のＢＰＳＧ膜１４上にパッシベ
ーション膜として厚さ１０００ｎｍのプラズマＳｉＮ膜
１７を堆積する。さらに、プラズマＳｉＮ膜１７上にホ
トレジストパターン１８を形成する。
【００２６】つぎに、図９に示すように、ドライエッチ
ング（エッチングガス条件：ＣＨＦ 3 ／Ｏ2 系）によ
り、まずホトレジストパターン１８に覆われていない部
分のプラズマＳｉＮ膜１７をエッチング除去し、そのま
ま第２のＢＰＳＧ膜１４とＴｉＮパターン１６を、Ｔｉ
Ｎ膜が完全に除去されるまでエッチングすることによっ
て、外部導出用パッド２０を形成し、相補型ＭＯＳトラ
ンジスタを完成させる。このとき、ＮＳＧ膜２２のエッ
チングレート（エッチングガス条件：ＣＨＦ3 ／Ｏ
2 系）は、ＢＰＳＧ膜の約１／２倍と小さいため、冗長
ヒューズ部１３上にＮＳＧ膜２２が残りＮＳＧパターン
２３が形成される。
【００２７】以上のように、この実施例によれば、ＮＳ
Ｇ膜のエッチングレート（エッチングガス条件：ＣＨＦ
3 ／Ｏ2 系）は、ＢＰＳＧ膜の約１／２倍と小さいた
め、冗長ヒューズ部上にＮＳＧ膜を残して第１の実施例
と同様に、冗長ヒューズ部１３上にＮＳＧパターン２３
を形成することができ、冗長ヒューズ部１３の製造工程
中の切断を防ぎ、冗長ヒューズ部１３による救済率を上
げ、歩留りを安定して向上できる。
【００２８】〔第３の実施例；請求項３に対応〕以下、
この発明の第３の実施例を図１０ないし図１４を用いて
説明する。図１０ないし図１４はこの発明の第３の実施
例の相補型ＭＯＳ半導体装置の製造方法を示す工程断面
図である。なお、図１０ないし図１４において、図２１
ないし図２４と同一部分には同一符号を付してある。
【００２９】まず、図１０に示すように、例えばＰ型シ
リコン半導体基板（一導電型シリコン半導体基板）１の
一主面に、トランジスタ形成領域とそれ以外の領域を分
離する選択酸化膜２を形成する。その後、トランジスタ
形成領域にゲート線部４とソース／ドレイン領域５等を
形成してＭＯＳトランジスタを形成し、ゲート線部４に
つながる第１の配線部（ワード線となる）３を少なくと
も選択酸化膜２上に形成する。さらに、ゲート線部４と
第１の配線部３を覆う側壁部６を形成する。
【００３０】つぎに、図１１に示すように、ソース／ド
レイン領域５の一方に接続される蓄積電極７を形成し、
その上にキャパシタを形成するための容量絶縁膜８を積
層形成し、さらにその上にセルプレート電極９を積層形
成する。つぎに、図１２に示すように、Ｐ型シリコン半
導体基板１の主面に層間絶縁膜として厚さ３５０ｎｍの
第１のＢＰＳＧ膜１１を堆積し、その後第１のＢＰＳＧ
膜１１にソース／ドレイン領域５の他方に臨むコンタク
トホール１０を形成する。その後、コンタクトホール１
０を通してソース／ドレイン領域５の他方に接続される
第２の配線部（ビット線となる）１２と冗長ヒューズ部
１３を形成する。この場合、第２の配線部１２と冗長ヒ
ューズ部１３は、２層になっており、下層はドープドポ
リシリコン層（ポリシリコンにリンをドープしたもので
もよい）であり、上層はタングステンシリサイド層であ
る。
【００３１】その後、第１のＢＰＳＧ膜１１上に層間絶
縁膜として厚さ５００ｎｍの第２のＢＰＳＧ膜１４を堆
積する。さらに、厚さ７００ｎｍのＡｌ−Ｓｉ−Ｃｕ膜
より第３の配線部１５と厚さ３０ｎｍのＴｉＮ膜からな
る反射防止膜よりＴｉＮパターン１６とを形成する。さ
らに、第２のＢＰＳＧ膜１４上に第１のホトレジストパ
ターン２４を形成する。ついで、ドライエッチング（エ
ッチングガス条件：ＣＨＦ3 ／Ｏ2 系）により、第１の
ホトレジストパターン２４に覆われていない部分のＴｉ
Ｎパターン１６をエッチングすることによって、外部導
出用パッド２０を形成する。
【００３２】つぎに、図１３に示すように、第１のホト
レジストパターン２４を除去し、パッシベーション膜と
して厚さ１０００ｎｍのプラズマＳｉＮ膜１７を堆積し
た後、プラズマＳｉＮ膜１７上に第２のホトレジストパ
ターン２５を形成する。つぎに、図１４に示すように、
ドライエッチング（エッチングガス条件：ＣＨＦ3 ／Ｏ
2 系）により、第２のホトレジストパターン２５に覆わ
れていない部分のプラズマＳｉＮ膜１７をエッチング
し、冗長ヒューズ部１３上にＢＰＳＧパターン２１を形
成し、外部導出用パッド２０を露出させ、相補型ＭＯＳ
トランジスタを完成させる。
【００３３】このように、ＴｉＮパターン１６のみをエ
ッチング除去した後、パッシベーション膜としてプラズ
マＳｉＮ膜１７を堆積し、このプラズマＳｉＮ膜１７を
エッチングして外部導出用パッド２０を露出させるの
で、冗長ヒューズ部１３上に第２のＢＰＳＧ膜１４が残
り、冗長ヒューズ部１３の切断を防ぐ。以上のように、
この実施例によれば、第１の実施例と同様に、この冗長
ヒューズ部１３上にＢＰＳＧパターン２１を形成するこ
とにより、冗長ヒューズ部１３の製造工程中の切断を防
ぎ、冗長ヒューズ部１３による救済率を上げ、歩留りを
安定して向上できる。
【００３４】〔第４の実施例；請求項４に対応〕以下、
この発明の第４の実施例を図１５ないし図２０を用いて
説明する。図１５ないし図２０はこの発明の第４の実施
例の相補型ＭＯＳ半導体装置の製造方法を示す工程断面
図である。なお、図１５ないし図２０において、図２１
ないし図２４と同一部分には同一符号を付してある。
【００３５】まず、図１５に示すように、例えばＰ型シ
リコン半導体基板（一導電型シリコン半導体基板）１の
一主面に、トランジスタ形成領域とそれ以外の領域を分
離する選択酸化膜２を形成する。その後、トランジスタ
形成領域にゲート線部４とソース／ドレイン領域５等を
形成してＭＯＳトランジスタを形成し、ゲート線部４に
つながる第１の配線部（ワード線となる）３を少なくと
も選択酸化膜２上に形成する。さらに、ゲート線部４と
第１の配線部３を覆う側壁部６を形成する。
【００３６】つぎに、図１６に示すように、ソース／ド
レイン領域５の一方に接続される蓄積電極７を形成し、
その上にキャパシタを形成するための容量絶縁膜８を積
層形成し、さらにその上にセルプレート電極９を積層形
成する。つぎに、図１７に示すように、Ｐ型シリコン半
導体基板１の主面に層間絶縁膜として厚さ３５０ｎｍの
第１のＢＰＳＧ膜１１を堆積し、その後第１のＢＰＳＧ
膜１１にソース／ドレイン領域５の他方に臨むコンタク
トホール１０を形成する。その後、コンタクトホール１
０を通してソース／ドレイン領域５の他方に接続される
第２の配線部（ビット線となる）１２と冗長ヒューズ部
１３を形成する。この場合、第２の配線部１２と冗長ヒ
ューズ部１３は、２層になっており、下層はドープドポ
リシリコン層（ポリシリコンにリンをドープしたもので
もよい）であり、上層はタングステンシリサイド層であ
る。
【００３７】その後、第１のＢＰＳＧ膜１１上に層間絶
縁膜として厚さ５００ｎｍの第２のＢＰＳＧ膜１４を堆
積する。さらに、厚さ７００ｎｍのＡｌ−Ｓｉ−Ｃｕ膜
より第３の配線部１５と厚さ３０ｎｍのＴｉＮ膜からな
る反射防止膜よりＴｉＮパターン１６とを形成した後、
第２のＢＰＳＧ膜１４上にパッシベーション膜として厚
さ１０００ｎｍのプラズマＳｉＮ膜１７を堆積する。さ
らに、第２のＢＰＳＧ膜１４上に第１のホトレジストパ
ターン２６を形成する。
【００３８】つぎに、図１８に示すように、ドライエッ
チング（エッチングガス条件：ＣＨＦ3 ／Ｏ2 系）によ
り、第１のホトレジストパターン２６に覆われていない
部分のプラズマＳｉＮ膜１７とＴｉＮパターン１６をエ
ッチングすることによって、Ａｌ−Ｓｉ−Ｃｕパターン
２７を形成する。つぎに、図１９に示すように、第１の
ホトレジストパターン２６を除去後、新たに第２のホト
レジストパターン２８を形成する。
【００３９】つぎに、図２０に示すように、ドライエッ
チング（エッチングガス条件：ＣＨＦ3 ／Ｏ2 系）によ
り、第２のホトレジストパターン２８に覆われていない
部分のプラズマＳｉＮ膜１７をエッチングすることによ
り、冗長ヒューズ部１３上にＢＰＳＧパターン２１を形
成し、また同時に、Ａｌ−Ｓｉ−Ｃｕパターン２７をエ
ッチングすることによって、外部導出用パッド２０を形
成し、相補型ＭＯＳトランジスタを完成させる。この
時、ドライエッチング（エッチングガス条件：ＣＨＦ3
／Ｏ2 系）のプラズマＳｉＮ膜／Ａｌ−Ｓｉ−Ｃｕ膜の
選択比が十分に高いため、プラズマＳｉＮ膜１７をエッ
チング中、Ａｌ−Ｓｉ−Ｃｕパタ−ン２７はほとんどエ
ッチングされない。以上のように、この実施例によれ
ば、第１のホトレジストパターンに覆われていない部分
のプラズマＳｉＮ膜とＴｉＮパターンをエッチングし、
第１のホトレジストパターンを除去後、新たに第２のホ
トレジストパターンを形成し、ドライエッチング（エッ
チングガス条件：ＣＨＦ3 ／Ｏ2 系）により、第２のホ
トレジストパターンに覆われていない部分のプラズマＳ
ｉＮ膜をエッチングするので、冗長ヒューズ部上にＢＰ
ＳＧ膜を残して第１の実施例と同様に、冗長ヒューズ部
１３上にＢＰＳＧパターン２１を形成することにより、
冗長ヒューズ部１３の製造工程中の切断を回避し、冗長
ヒューズ部１３による救済率を上げ、歩留りを安定して
向上できる。
【００４０】なお、この発明は、実施例で示したように
Ｐ型シリコン基板を用いることを限定するものではな
く、Ｎ型シリコン基板を用いても同様の効果が得られ
る。
【００４１】
【発明の効果】この発明の半導体装置の製造方法によれ
ば、冗長ヒューズ上にＢＰＳＧ膜もしくはＮＳＧ膜を残
すことができるため、冗長ヒューズの製造工程中の切断
を防ぎ、冗長ヒューズによる救済率を上げることができ
る。その結果、歩留りの向上と安定化に大きな効果があ
る。
【図面の簡単な説明】
【図１】この発明の第１の実施例の相補型ＭＯＳ半導体
装置の製造方法を示す工程断面図である。
【図２】この発明の第１の実施例の相補型ＭＯＳ半導体
装置の製造方法を示す工程断面図である。
【図３】この発明の第１の実施例の相補型ＭＯＳ半導体
装置の製造方法を示す工程断面図である。
【図４】この発明の第１の実施例の相補型ＭＯＳ半導体
装置の製造方法を示す工程断面図である。
【図５】この発明の第１の実施例の相補型ＭＯＳ半導体
装置の製造方法を示す工程断面図である。
【図６】この発明の第２の実施例の相補型ＭＯＳ半導体
装置の製造方法を示す工程断面図である。
【図７】この発明の第２の実施例の相補型ＭＯＳ半導体
装置の製造方法を示す工程断面図である。
【図８】この発明の第２の実施例の相補型ＭＯＳ半導体
装置の製造方法を示す工程断面図である。
【図９】この発明の第２の実施例の相補型ＭＯＳ半導体
装置の製造方法を示す工程断面図である。
【図１０】この発明の第３の実施例の相補型ＭＯＳ半導
体装置の製造方法を示す工程断面図である。
【図１１】この発明の第３の実施例の相補型ＭＯＳ半導
体装置の製造方法を示す工程断面図である。
【図１２】この発明の第３の実施例の相補型ＭＯＳ半導
体装置の製造方法を示す工程断面図である。
【図１３】この発明の第３の実施例の相補型ＭＯＳ半導
体装置の製造方法を示す工程断面図である。
【図１４】この発明の第３の実施例の相補型ＭＯＳ半導
体装置の製造方法を示す工程断面図である。
【図１５】この発明の第４の実施例の相補型ＭＯＳ半導
体装置の製造方法を示す工程断面図である。
【図１６】この発明の第４の実施例の相補型ＭＯＳ半導
体装置の製造方法を示す工程断面図である。
【図１７】この発明の第４の実施例の相補型ＭＯＳ半導
体装置の製造方法を示す工程断面図である。
【図１８】この発明の第４の実施例の相補型ＭＯＳ半導
体装置の製造方法を示す工程断面図である。
【図１９】この発明の第４の実施例の相補型ＭＯＳ半導
体装置の製造方法を示す工程断面図である。
【図２０】この発明の第４の実施例の相補型ＭＯＳ半導
体装置の製造方法を示す工程断面図である。
【図２１】従来の相補型ＭＯＳ半導体装置の製造方法を
示す工程断面図である。
【図２２】従来の相補型ＭＯＳ半導体装置の製造方法を
示す工程断面図である。
【図２３】従来の相補型ＭＯＳ半導体装置の製造方法を
示す工程断面図である。
【図２４】従来の相補型ＭＯＳ半導体装置の製造方法を
示す工程断面図である。
【図２５】従来の相補型ＭＯＳ半導体装置の要部の拡大
断面図である。
【符号の説明】
１ Ｐ型半導体基板 ２ 選択酸化膜 ３ ゲート線部 ４ 第１の配線部 ５ ソース／ドレイン領域 ６ 側壁部 ７ 蓄積電極 ８ 容量絶縁膜 ９ セルプレート電極 １０ コンタクトホール １１ 第１のＢＰＳＧ膜 １２ 第２の配線部 １３ 冗長ヒューズ部 １４ 第２のＢＰＳＧ膜 １５ 第３の配線部 １６ ＴｉＮパターン １７ プラズマＳｉＮ膜 １８，２４，２５，２６，２８ ホトレジスト １９ プラズマＳｉＮパターン ２０ 外部導出用パッド ２１ ＢＰＳＧパターン ２２ ＮＳＧ膜 ２３ ＮＳＧパターン ２７ Ａｌ−Ｓｉ−Ｃｕパターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ３１１ 9276−4Ｍ Ｈ０１Ｌ 27/10 ６８１Ｆ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 シリコン半導体基板（１）の一主面にト
    ランジスタ形成領域とそれ以外の領域を分離する選択酸
    化膜（２）を形成する工程と、 前記シリコン半導体基板（１）の一主面の前記トランジ
    スタ形成領域にゲート線部（４）とソース／ドレイン領
    域（５）を形成するとともに前記選択酸化膜（２）上に
    前記ゲート線部（４）につながる第１の配線部（３）を
    形成する工程と、 前記シリコン半導体基板（１）の一主面に前記ゲート線
    部（４）および前記第１の配線部（３）を覆う側壁部
    （６）と前記ソース／ドレイン領域（５）の一方に接続
    される蓄積電極（７）とこの蓄積電極（７）に積層され
    る容量絶縁膜（８）とこの容量絶縁膜（８）に積層され
    るセルプレート電極（９）とを形成する工程と、 前記シリコン半導体基板（１）の一主面に層間絶縁膜と
    して第１のＢＰＳＧ膜（１１）を堆積した後、前記第１
    のＢＰＳＧ膜（１１）に前記ソース／ドレイン領域
    （５）の他方に臨むコンタクトホール（１０）を形成す
    る工程と、 前記第１のＢＰＳＧ膜（１１）上に前記コンタクトホー
    ル（１０）を通して前記ソース／ドレイン領域（５）の
    他方に接続される第２の配線部（１２）と冗長ヒューズ
    部（１３）とを形成する工程と、 前記第１のＢＰＳＧ膜（１１）上に層間絶縁膜として第
    ２のＢＰＳＧ膜（１４）を堆積する工程と、 前記第２のＢＰＳＧ膜（１４）上にＡｌ−Ｓｉ−Ｃｕ膜
    より第３の配線部（１５）を形成するとともに前記第３
    の配線部（１５）上にＴｉＮ膜からなる反射防止膜より
    ＴｉＮパターン（１６）を形成し、さらにパッシベーシ
    ョン膜としてプラズマＳｉＮ膜（１７）を堆積する工程
    と、 前記プラズマＳｉＮ膜（１７）上にホトレジストパター
    ン（１８）を形成し、第１のドライエッチング（エッチ
    ングガス条件：ＣＨＦ3 ／Ｏ2 系）により、前記冗長ヒ
    ューズ部（１３）上および前記ＴｉＮパターン（１６）
    上の一部の前記プラズマＳｉＮ膜（１７）をエッチング
    してプラズマＳｉＮパターン（１９）を形成する工程
    と、 第２のドライエッチング（エッチングガス条件：ＣＦ4
    ／Ｏ2 系）により、前記第３の配線部（１５）上のＴｉ
    Ｎパターン（１６）をエッチングすることによって外部
    導出用パッド（２０）を形成するとともに、前記冗長ヒ
    ューズ部（１３）上の前記第２のＢＰＳＧ膜（１４）を
    エッチングしてＢＰＳＧパターン（２１）を形成する工
    程とを含む半導体装置の製造方法。
  2. 【請求項２】 シリコン半導体基板（１）の一主面にト
    ランジスタ形成領域とそれ以外の領域を分離する選択酸
    化膜（２）を形成する工程と、 前記シリコン半導体基板（１）の一主面の前記トランジ
    スタ形成領域にゲート線部（４）とソース／ドレイン領
    域（５）を形成するとともに前記選択酸化膜（２）上に
    前記ゲート線部（４）につながる第１の配線部（３）を
    形成する工程と、 前記シリコン半導体基板（１）の一主面に前記ゲート線
    部（４）および前記第１の配線部（３）を覆う側壁部
    （６）と前記ソース／ドレイン領域（５）の一方に接続
    される蓄積電極（７）とこの蓄積電極（７）に積層され
    る容量絶縁膜（８）とこの容量絶縁膜（８）に積層され
    るセルプレート電極（９）とを形成する工程と、 前記シリコン半導体基板（１）の一主面に層間絶縁膜と
    して第１のＢＰＳＧ膜（１１）を堆積した後、前記第１
    のＢＰＳＧ膜（１１）に前記ソース／ドレイン領域
    （５）の他方に臨むコンタクトホール（１０）を形成す
    る工程と、 前記第１のＢＰＳＧ膜（１１）上に前記コンタクトホー
    ル（１０）を通して前記ソース／ドレイン領域（５）の
    他方に接続される第２の配線部（１２）と冗長ヒューズ
    部（１３）とを形成する工程と、 前記第１のＢＰＳＧ膜（１１）上に層間絶縁膜としてＮ
    ＳＧ膜（２２）と第２のＢＰＳＧ膜（１４）とを順次堆
    積する工程と、 前記第２のＢＰＳＧ膜（１４）上にＡｌ−Ｓｉ−Ｃｕ膜
    より第３の配線部（１５）を形成するとともに前記第３
    の配線部（１５）上にＴｉＮ膜からなる反射防止膜より
    ＴｉＮパターン（１６）を形成し、さらにパッシベーシ
    ョン膜としてプラズマＳｉＮ膜（１７）を堆積する工程
    と、 前記プラズマＳｉＮ膜（１７）上にホトレジストパター
    ン（１８）を形成し、ドライエッチング（エッチングガ
    ス条件：ＣＨＦ3 ／Ｏ2 系）により、前記冗長ヒューズ
    部（１３）上および前記ＴｉＮパターン（１６）上の一
    部の前記プラズマＳｉＮ膜（１７）をエッチングしてプ
    ラズマＳｉＮパターン（１９）を形成し、そのまま続け
    て前記第３の配線部（１５）上のＴｉＮパターン（１
    ６）をエッチングすることによって外部導出用パッド
    （２０）を形成するとともに、前記冗長ヒューズ部（１
    ３）上の前記第２のＢＰＳＧ膜（１４）をエッチングす
    ることによってＮＳＧパターン（２３）を形成する工程
    とを含む半導体装置の製造方法。
  3. 【請求項３】 シリコン半導体基板（１）の一主面にト
    ランジスタ形成領域とそれ以外の領域を分離する選択酸
    化膜（２）を形成する工程と、 前記シリコン半導体基板（１）の一主面の前記トランジ
    スタ形成領域にゲート線部（４）とソース／ドレイン領
    域（５）を形成するとともに前記選択酸化膜（２）上に
    前記ゲート線部（４）につながる第１の配線部（３）を
    形成する工程と、 前記シリコン半導体基板（１）の一主面に前記ゲート線
    部（４）および前記第１の配線部（３）を覆う側壁部
    （６）と前記ソース／ドレイン領域（５）の一方に接続
    される蓄積電極（７）とこの蓄積電極（７）に積層され
    る容量絶縁膜（８）とこの容量絶縁膜（８）に積層され
    るセルプレート電極（９）とを形成する工程と、 前記シリコン半導体基板（１）の一主面に層間絶縁膜と
    して第１のＢＰＳＧ膜（１１）を堆積した後、前記第１
    のＢＰＳＧ膜（１１）に前記ソース／ドレイン領域
    （５）の他方に臨むコンタクトホール（１０）を形成す
    る工程と、 前記第１のＢＰＳＧ膜（１１）上に前記コンタクトホー
    ル（１０）を通して前記ソース／ドレイン領域（５）の
    他方に接続される第２の配線部（１２）と冗長ヒューズ
    部（１３）とを形成する工程と、 前記第１のＢＰＳＧ膜（１１）上に層間絶縁膜として第
    ２のＢＰＳＧ膜（１４）を堆積する工程と、 前記第２のＢＰＳＧ膜（１４）上にＡｌ−Ｓｉ−Ｃｕ膜
    より第３の配線部（１５）を形成するとともに前記第３
    の配線部（１５）上にＴｉＮ膜からなる反射防止膜より
    ＴｉＮパターン（１６）を形成する工程と、 前記ＴｉＮパターン（１６）上に第１のホトレジストパ
    ターン（２４）を形成し、第１のドライエッチング（エ
    ッチングガス条件：ＣＨＦ3 ／Ｏ2 系）により、前記Ｔ
    ｉＮパターン（１６）をエッチングすることによって外
    部導出用パッド（２０）を形成する工程と、 前記第１のホトレジストパターン（２４）を除去し、前
    記第２のＢＰＳＧ膜（１４）上にパッシベーション膜と
    してプラズマＳｉＮ膜（１７）を堆積する工程と、 前記プラズマＳｉＮ膜（１７）上に第２のホトレジスト
    パターン（２５）を形成し、第２のドライエッチング
    （エッチングガス条件：ＣＨＦ3 ／Ｏ2 系）により、前
    記プラズマＳｉＮ膜（１７）をエッチングして前記冗長
    ヒューズ部（１３）の上にＢＰＳＧパターン（２１）を
    形成するとともに前記外部導出用パッド（２０）を露出
    させる工程とを含む半導体装置の製造方法。
  4. 【請求項４】 シリコン半導体基板（１）の一主面にト
    ランジスタ形成領域とそれ以外の領域を分離する選択酸
    化膜（２）を形成する工程と、 前記シリコン半導体基板（１）の一主面の前記トランジ
    スタ形成領域にゲート線部（４）とソース／ドレイン領
    域（５）を形成するとともに前記選択酸化膜（２）上に
    前記ゲート線部（４）につながる第１の配線部（３）を
    形成する工程と、 前記シリコン半導体基板（１）の一主面に前記ゲート線
    部（４）および前記第１の配線部（３）を覆う側壁部
    （６）と前記ソース／ドレイン領域（５）の一方に接続
    される蓄積電極（７）とこの蓄積電極（７）に積層され
    る容量絶縁膜（８）とこの容量絶縁膜（８）に積層され
    るセルプレート電極（９）とを形成する工程と、 前記シリコン半導体基板（１）の一主面に層間絶縁膜と
    して第１のＢＰＳＧ膜（１１）を堆積した後、前記第１
    のＢＰＳＧ膜（１１）に前記ソース／ドレイン領域
    （５）の他方に臨むコンタクトホール（１０）を形成す
    る工程と、 前記第１のＢＰＳＧ膜（１１）上に前記コンタクトホー
    ル（１０）を通して前記ソース／ドレイン領域（５）の
    他方に接続される第２の配線部（１２）と冗長ヒューズ
    部（１３）とを形成する工程と、 前記第１のＢＰＳＧ膜（１１）上に層間絶縁膜として第
    ２のＢＰＳＧ膜（１４）を堆積する工程と、 前記第２のＢＰＳＧ膜（１４）上にＡｌ−Ｓｉ−Ｃｕ膜
    より第３の配線部（１５）を形成するとともにＴｉＮ膜
    からなる反射防止膜よりＴｉＮパターン（１６）を形成
    する工程と、 前記第２のＢＰＳＧ膜（１４）上にパッシベーション膜
    としてプラズマＳｉＮ膜（１７）を堆積した後、前記プ
    ラズマＳｉＮ膜（１７）上に第１のホトレジストパター
    ン（２６）を形成し、第１のドライエッチング（エッチ
    ングガス条件：ＣＨＦ3 ／Ｏ2 系）により、前記プラズ
    マＳｉＮ膜（１７）と前記ＴｉＮ膜とをエッチングする
    ことによりＡｌ−Ｓｉ−Ｃｕパターン（２７）を形成す
    る工程と、 前記第１のホトレジストパターン（２６）を除去した
    後、前記プラズマＳｉＮ膜（１７）上に第２のホトレジ
    ストパターン（２８）を形成し、第１のドライエッチン
    グ（エッチングガス条件：ＣＨＦ3 ／Ｏ2 系）により、
    前記プラズマＳｉＮ膜（１７）をエッチングし、前記冗
    長ヒューズ部（１３）上にＢＰＳＧパターン（２１）を
    形成するとともに、前記Ａｌ−Ｓｉ−Ｃｕパターン（２
    ７）をエッチングすることにより外部導出用パッド（２
    ０）を形成する工程とを含む半導体装置の製造方法。
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