JP2000021985A - 半導体装置のコンタクトホ―ル製造方法 - Google Patents
半導体装置のコンタクトホ―ル製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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-
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
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Abstract
(57)【要約】
【課題】 相異なる高さを有する複数個のコンタクトホ
ールをできるだけ小さいサイズで容易に形成でき、しか
も工程余裕度を最大化できる、蝕刻障壁膜パターンを用
いた半導体装置のコンタクトホール製造方法を提供す
る。 【解決手段】 多層の層間絶縁膜内に相異なる高さで形
成される複数個のコンタクトホールを限定する蝕刻障壁
膜パターンを下部層間絶縁膜の上に形成し、蝕刻障壁膜
パターンの一部領域を蝕刻マスクとして用いて下部層間
絶縁膜にコンタクトホールを形成した後、コンタクトホ
ールを埋め込む導電膜パターンを形成する。次に、上部
層間絶縁膜を形成し、上部層間絶縁膜の上にマスクパタ
ーンを形成した後、マスクパターンを用いて上部層間絶
縁膜を蝕刻し、露出された蝕刻障壁膜パターンをマスク
として用いて下部層間絶縁膜を蝕刻して、上部および下
部層間絶縁膜を貫通するコンタクトホールを完成する。
ールをできるだけ小さいサイズで容易に形成でき、しか
も工程余裕度を最大化できる、蝕刻障壁膜パターンを用
いた半導体装置のコンタクトホール製造方法を提供す
る。 【解決手段】 多層の層間絶縁膜内に相異なる高さで形
成される複数個のコンタクトホールを限定する蝕刻障壁
膜パターンを下部層間絶縁膜の上に形成し、蝕刻障壁膜
パターンの一部領域を蝕刻マスクとして用いて下部層間
絶縁膜にコンタクトホールを形成した後、コンタクトホ
ールを埋め込む導電膜パターンを形成する。次に、上部
層間絶縁膜を形成し、上部層間絶縁膜の上にマスクパタ
ーンを形成した後、マスクパターンを用いて上部層間絶
縁膜を蝕刻し、露出された蝕刻障壁膜パターンをマスク
として用いて下部層間絶縁膜を蝕刻して、上部および下
部層間絶縁膜を貫通するコンタクトホールを完成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に、蝕刻障壁膜パターンを用いた半導体
装置のコンタクトホール製造方法に関する。
方法に係り、特に、蝕刻障壁膜パターンを用いた半導体
装置のコンタクトホール製造方法に関する。
【０００２】
【従来の技術】半導体装置の集積度が増加するにつれて
コンタクトホールのサイズも縮まりつつある。したがっ
て、極めて小さいサイズのコンタクトホールを形成する
ために高い解像度の写真工程が要求され、写真工程時の
ミスアライン余裕度（mis-align margin）も減少してき
ている。
コンタクトホールのサイズも縮まりつつある。したがっ
て、極めて小さいサイズのコンタクトホールを形成する
ために高い解像度の写真工程が要求され、写真工程時の
ミスアライン余裕度（mis-align margin）も減少してき
ている。
【０００３】特に、トランジスタのゲート間の導電領域
を露出させるコンタクトホール、例えば、ソースまたは
ドレイン領域を露出させるビットライン用コンタクトホ
ールまたはストレージ電極用のコンタクトホールの場合
には、周辺のゲートが露出されることを防止するため
に、極めて小さいサイズでコンタクトホールを形成しな
ければならない。さらに、ビットライン用コンタクトホ
ールまたはストレージ電極用コンタクトホールは、膜厚
が大きい１層以上の層間絶縁膜内に形成されなければな
らないため、これを形成するためのフォトレジストパタ
ーンも厚く形成されなければならない。ところが、フォ
トレジストパターンが厚くなるにつれて解像度が低下す
るので、所望の小さいサイズのコンタクトホールを限定
し難い。
を露出させるコンタクトホール、例えば、ソースまたは
ドレイン領域を露出させるビットライン用コンタクトホ
ールまたはストレージ電極用のコンタクトホールの場合
には、周辺のゲートが露出されることを防止するため
に、極めて小さいサイズでコンタクトホールを形成しな
ければならない。さらに、ビットライン用コンタクトホ
ールまたはストレージ電極用コンタクトホールは、膜厚
が大きい１層以上の層間絶縁膜内に形成されなければな
らないため、これを形成するためのフォトレジストパタ
ーンも厚く形成されなければならない。ところが、フォ
トレジストパターンが厚くなるにつれて解像度が低下す
るので、所望の小さいサイズのコンタクトホールを限定
し難い。
【０００４】また、写真工程時に微細なミスアラインが
生じていても、コンタクトホールに隣接したトランジス
タのゲートがそのまま露出されて半導体素子の動作特性
が大幅に損傷される。したがって、ビットライン用コン
タクトホールまたはストレージ電極用コンタクトホール
を形成する際には、コンタクトホールの側壁にコンタク
トホールの底面に対して８５°ないし８６°の傾斜度を
もたせて蝕刻を行い、ミスアライン余裕度を増やす方法
が広く利用されている。
生じていても、コンタクトホールに隣接したトランジス
タのゲートがそのまま露出されて半導体素子の動作特性
が大幅に損傷される。したがって、ビットライン用コン
タクトホールまたはストレージ電極用コンタクトホール
を形成する際には、コンタクトホールの側壁にコンタク
トホールの底面に対して８５°ないし８６°の傾斜度を
もたせて蝕刻を行い、ミスアライン余裕度を増やす方法
が広く利用されている。
【０００５】ところが、コンタクトホールの側壁に傾斜
度をもたせて蝕刻を行う方法は、層間絶縁膜、例えば酸
化膜に対するシリサイド膜の蝕刻選択比が非常に小さい
という問題がある。シリサイド膜は、周知のように、コ
ンタクトホールの大きさが縮まるにつれてコンタクト抵
抗およびソース／ドレイン領域の浅い接合領域の面抵抗
値が高くなってしまうという問題点を解決するために、
サリサイド（salicide：self-aligned silicide）技術
を利用して、ソース／ドレイン領域およびポリシリコン
ゲートの上に形成する。したがって、コンタクトホール
形成工程時にシリサイド膜に対する蝕刻選択比が小さい
場合、ソース／ドレイン領域上のシリサイドが損傷され
て面抵抗値が増加する。
度をもたせて蝕刻を行う方法は、層間絶縁膜、例えば酸
化膜に対するシリサイド膜の蝕刻選択比が非常に小さい
という問題がある。シリサイド膜は、周知のように、コ
ンタクトホールの大きさが縮まるにつれてコンタクト抵
抗およびソース／ドレイン領域の浅い接合領域の面抵抗
値が高くなってしまうという問題点を解決するために、
サリサイド（salicide：self-aligned silicide）技術
を利用して、ソース／ドレイン領域およびポリシリコン
ゲートの上に形成する。したがって、コンタクトホール
形成工程時にシリサイド膜に対する蝕刻選択比が小さい
場合、ソース／ドレイン領域上のシリサイドが損傷され
て面抵抗値が増加する。
【０００６】さらに、最近は、０.２５μｍデザインル
ールで半導体素子を形成する工程時にビットラインをダ
マシン（damascene）方法を利用して形成している。ダ
マシン方法によれば、ビットライン形成用ダマシンパタ
ーンを形成した後、ビットライン用コンタクトホールを
形成するためのフォトレジストパターンをダマシンパタ
ーンが形成されている層間絶縁膜の上に形成する。続け
て、フォトレジストパターンをフローさせ、元のフォト
レジストパターンによって限定される窓のサイズを減じ
た後、層間絶縁膜を蝕刻してビットラインコンタクトホ
ールを形成する。ところが、ビットライン用コンタクト
ホールを形成するための写真工程時にミスアラインが生
じていれば、フォトレジストパターンの一部がダマシン
パターンの上端にかかってしまうという現象が発生す
る。したがって、窓のサイズを減らすためのフォトレジ
ストパターンのフロー工程時に、ダマシンパターンの縁
部にかかったフォトレジストパターンのフロー量とダマ
シンパターン内の平らな所にかかったフォトレジストパ
ターンのフロー量とが異なり、ビットラインコンタクト
ホールの形成そのものを不可能にしたり、ビットライン
コンタクトホールの均一度を低下させ、素子の信頼度の
劣化を招くといった問題点がある。
ールで半導体素子を形成する工程時にビットラインをダ
マシン（damascene）方法を利用して形成している。ダ
マシン方法によれば、ビットライン形成用ダマシンパタ
ーンを形成した後、ビットライン用コンタクトホールを
形成するためのフォトレジストパターンをダマシンパタ
ーンが形成されている層間絶縁膜の上に形成する。続け
て、フォトレジストパターンをフローさせ、元のフォト
レジストパターンによって限定される窓のサイズを減じ
た後、層間絶縁膜を蝕刻してビットラインコンタクトホ
ールを形成する。ところが、ビットライン用コンタクト
ホールを形成するための写真工程時にミスアラインが生
じていれば、フォトレジストパターンの一部がダマシン
パターンの上端にかかってしまうという現象が発生す
る。したがって、窓のサイズを減らすためのフォトレジ
ストパターンのフロー工程時に、ダマシンパターンの縁
部にかかったフォトレジストパターンのフロー量とダマ
シンパターン内の平らな所にかかったフォトレジストパ
ターンのフロー量とが異なり、ビットラインコンタクト
ホールの形成そのものを不可能にしたり、ビットライン
コンタクトホールの均一度を低下させ、素子の信頼度の
劣化を招くといった問題点がある。
【０００７】
【発明が解決しようとする課題】本発明が果たそうとす
る技術的課題は、素子の特性を損傷せずに、小さいサイ
ズのコンタクトホールを垂直蝕刻方法によって形成する
ことができるコンタクトホールの製造方法を提供するこ
とである。
る技術的課題は、素子の特性を損傷せずに、小さいサイ
ズのコンタクトホールを垂直蝕刻方法によって形成する
ことができるコンタクトホールの製造方法を提供するこ
とである。
【０００８】
【課題を解決するための手段】前記技術的課題を達成す
るために、本発明に係る半導体装置のコンタクトホール
製造方法の第１の態様によれば、まず、第１および第２
導電領域が形成された半導体基板を提供する。次に、前
記第１および第２導電領域が形成された半導体基板の全
面に下部層間絶縁膜を形成した後、該下部層間絶縁膜の
上に、前記第１導電領域を露出させる第１コンタクトホ
ールを限定する第１蝕刻障壁膜パターンと、前記第２導
電領域を露出させる第２コンタクトホールを限定する第
２蝕刻障壁膜パターンとを形成する。次いで、前記第１
蝕刻障壁膜パターンを蝕刻マスクとして用いて前記下部
層間絶縁膜を蝕刻して、前記第１導電領域を露出させる
前記第１コンタクトホールを形成する。続けて、前記第
１コンタクトホールを埋め込む導電膜パターンを形成し
た後、該導電膜パターンが形成された前記半導体基板の
全面に上部層間絶縁膜を形成する。その後、前記上部層
間絶縁膜の上に、前記第２コンタクトホールを限定する
前記第２蝕刻障壁膜パターンを露出させるための第３コ
ンタクトホールを限定するマスクパターンを形成する。
次に、前記マスクパターンを用いて前記上部層間絶縁膜
を蝕刻した後、該蝕刻された上部層間絶縁膜によって露
出された前記第２蝕刻障壁膜パターンを用いて前記下部
層間絶縁膜を蝕刻して、前記第２導電領域を露出させ
て、前記上部層間絶縁膜を貫通する前記第３コンタクト
ホールと前記下部層間絶縁膜を貫通する前記第２コンタ
クトホールとから構成される第４コンタクトホールを完
成する。
るために、本発明に係る半導体装置のコンタクトホール
製造方法の第１の態様によれば、まず、第１および第２
導電領域が形成された半導体基板を提供する。次に、前
記第１および第２導電領域が形成された半導体基板の全
面に下部層間絶縁膜を形成した後、該下部層間絶縁膜の
上に、前記第１導電領域を露出させる第１コンタクトホ
ールを限定する第１蝕刻障壁膜パターンと、前記第２導
電領域を露出させる第２コンタクトホールを限定する第
２蝕刻障壁膜パターンとを形成する。次いで、前記第１
蝕刻障壁膜パターンを蝕刻マスクとして用いて前記下部
層間絶縁膜を蝕刻して、前記第１導電領域を露出させる
前記第１コンタクトホールを形成する。続けて、前記第
１コンタクトホールを埋め込む導電膜パターンを形成し
た後、該導電膜パターンが形成された前記半導体基板の
全面に上部層間絶縁膜を形成する。その後、前記上部層
間絶縁膜の上に、前記第２コンタクトホールを限定する
前記第２蝕刻障壁膜パターンを露出させるための第３コ
ンタクトホールを限定するマスクパターンを形成する。
次に、前記マスクパターンを用いて前記上部層間絶縁膜
を蝕刻した後、該蝕刻された上部層間絶縁膜によって露
出された前記第２蝕刻障壁膜パターンを用いて前記下部
層間絶縁膜を蝕刻して、前記第２導電領域を露出させ
て、前記上部層間絶縁膜を貫通する前記第３コンタクト
ホールと前記下部層間絶縁膜を貫通する前記第２コンタ
クトホールとから構成される第４コンタクトホールを完
成する。
【０００９】前記技術的課題を達成するために、本発明
に係る半導体装置のコンタクトホール製造方法の第２の
態様によれば、まず、第１および第２導電領域が形成さ
れた半導体基板を提供する。次に、前記第１および第２
導電領域が形成された半導体基板の全面に下部層間絶縁
膜を形成した後、該下部層間絶縁膜の上に、前記第１お
よび第２導電領域をそれぞれ露出させる第１および第２
コンタクトホールを限定する第１および第２蝕刻障壁膜
パターンをそれぞれ形成する。次いで、前記第１および
第２蝕刻障壁膜パターンが形成された半導体基板の全面
に中間層間絶縁膜を形成した後、該中間層間絶縁膜内に
導電ライン形成用のダマシンパターンを形成する。続け
て、前記導電ライン形成用のダマシンパターンによって
露出された前記第１蝕刻障壁膜パターンを蝕刻マスクと
して用いて前記下部の層間絶縁膜を蝕刻して、前記ダマ
シンパターンとつながれて前記第１導電領域を露出させ
る第１コンタクトホールを形成する。その後、前記導電
ライン形成用のダマシンパターンと前記第１コンタクト
ホールとを埋め込む導電ラインを形成し、該導電ライン
が形成された半導体基板の全面に上部層間絶縁膜を形成
する。次いで、前記上部層間絶縁膜の上に、前記第２コ
ンタクトホールを限定する前記第２蝕刻障壁膜パターン
を露出させるための第３コンタクトホールを限定するマ
スクパターンを形成する。最後に、前記マスクパターン
を用いて前記上部および中間層間絶縁膜を蝕刻した後、
該蝕刻された上部および中間層間絶縁膜によって露出さ
れた前記第２蝕刻障壁膜パターンを用いて前記下部層間
絶縁膜を蝕刻して、前記第２導電領域を露出させて、前
記上部および中間層間絶縁膜を貫通する前記第３コンタ
クトホールと前記下部層間絶縁膜を貫通する前記第２コ
ンタクトホールとから構成される第４コンタクトホール
を完成する。
に係る半導体装置のコンタクトホール製造方法の第２の
態様によれば、まず、第１および第２導電領域が形成さ
れた半導体基板を提供する。次に、前記第１および第２
導電領域が形成された半導体基板の全面に下部層間絶縁
膜を形成した後、該下部層間絶縁膜の上に、前記第１お
よび第２導電領域をそれぞれ露出させる第１および第２
コンタクトホールを限定する第１および第２蝕刻障壁膜
パターンをそれぞれ形成する。次いで、前記第１および
第２蝕刻障壁膜パターンが形成された半導体基板の全面
に中間層間絶縁膜を形成した後、該中間層間絶縁膜内に
導電ライン形成用のダマシンパターンを形成する。続け
て、前記導電ライン形成用のダマシンパターンによって
露出された前記第１蝕刻障壁膜パターンを蝕刻マスクと
して用いて前記下部の層間絶縁膜を蝕刻して、前記ダマ
シンパターンとつながれて前記第１導電領域を露出させ
る第１コンタクトホールを形成する。その後、前記導電
ライン形成用のダマシンパターンと前記第１コンタクト
ホールとを埋め込む導電ラインを形成し、該導電ライン
が形成された半導体基板の全面に上部層間絶縁膜を形成
する。次いで、前記上部層間絶縁膜の上に、前記第２コ
ンタクトホールを限定する前記第２蝕刻障壁膜パターン
を露出させるための第３コンタクトホールを限定するマ
スクパターンを形成する。最後に、前記マスクパターン
を用いて前記上部および中間層間絶縁膜を蝕刻した後、
該蝕刻された上部および中間層間絶縁膜によって露出さ
れた前記第２蝕刻障壁膜パターンを用いて前記下部層間
絶縁膜を蝕刻して、前記第２導電領域を露出させて、前
記上部および中間層間絶縁膜を貫通する前記第３コンタ
クトホールと前記下部層間絶縁膜を貫通する前記第２コ
ンタクトホールとから構成される第４コンタクトホール
を完成する。
【００１０】本発明において、前記第１、第２、および
第３コンタクトホールを形成するための蝕刻工程は、好
ましくは、前記下部、中間、または上部層間絶縁膜に対
する前記第１および第２蝕刻障壁膜パターンの蝕刻選択
比を１０：１以上にした工程であることが好ましい。し
たがって、前記第１および第２蝕刻障壁膜パターンは、
窒化膜、窒化物を含む絶縁膜、または不純物がドープさ
れていない多結晶シリコン膜から形成され、２００〜１
０００Åの膜厚で形成されることが好ましい。また、蝕
刻工程時に使用される蝕刻ガスは、Ｃ2Ｆ6とＣＨ3Ｆの
混合ガス、または、Ｃ4Ｆ8と不活性ガスと酸素の混合ガ
スであることが好ましい。
第３コンタクトホールを形成するための蝕刻工程は、好
ましくは、前記下部、中間、または上部層間絶縁膜に対
する前記第１および第２蝕刻障壁膜パターンの蝕刻選択
比を１０：１以上にした工程であることが好ましい。し
たがって、前記第１および第２蝕刻障壁膜パターンは、
窒化膜、窒化物を含む絶縁膜、または不純物がドープさ
れていない多結晶シリコン膜から形成され、２００〜１
０００Åの膜厚で形成されることが好ましい。また、蝕
刻工程時に使用される蝕刻ガスは、Ｃ2Ｆ6とＣＨ3Ｆの
混合ガス、または、Ｃ4Ｆ8と不活性ガスと酸素の混合ガ
スであることが好ましい。
【００１１】さらに、前記下部層間絶縁膜を形成する段
階の前に、前記第１および第２導電領域の上、ならびに
前記第１および第２導電領域と隣接する領域にシリサイ
ド膜を形成する段階をさらに具備することが好ましい。
階の前に、前記第１および第２導電領域の上、ならびに
前記第１および第２導電領域と隣接する領域にシリサイ
ド膜を形成する段階をさらに具備することが好ましい。
【００１２】また、特に前記第１の態様の場合には、好
ましくは、前記第１コンタクトホールを形成する段階の
前に、前記第１コンタクトホールを限定する第１蝕刻障
壁膜パターンを露出させるマスクパターンを前記第１蝕
刻障壁膜パターンが形成された結果物の上に形成する段
階をさらに具備し、前記第１コンタクトホールを形成す
る段階は、前記マスクパターンと前記第１蝕刻障壁膜パ
ターンとを蝕刻マスクとして用いる。
ましくは、前記第１コンタクトホールを形成する段階の
前に、前記第１コンタクトホールを限定する第１蝕刻障
壁膜パターンを露出させるマスクパターンを前記第１蝕
刻障壁膜パターンが形成された結果物の上に形成する段
階をさらに具備し、前記第１コンタクトホールを形成す
る段階は、前記マスクパターンと前記第１蝕刻障壁膜パ
ターンとを蝕刻マスクとして用いる。
【００１３】また、特に前記第２の態様の場合には、好
ましくは、前記導電ライン形成用のダマシンパターンを
形成する段階の前に、前記中間層間絶縁膜の上に導電ラ
イン形成用のダマシンパターンを限定するマスクパター
ンを形成する段階をさらに具備し、前記第１コンタクト
ホールを形成する段階は、前記マスクパターンと前記第
１蝕刻障壁膜パターンとを蝕刻マスクとして用いる。
ましくは、前記導電ライン形成用のダマシンパターンを
形成する段階の前に、前記中間層間絶縁膜の上に導電ラ
イン形成用のダマシンパターンを限定するマスクパター
ンを形成する段階をさらに具備し、前記第１コンタクト
ホールを形成する段階は、前記マスクパターンと前記第
１蝕刻障壁膜パターンとを蝕刻マスクとして用いる。
【００１４】本発明によれば、相異なる高さを有する複
数個のコンタクトホールをできるだけ小さいサイズで容
易に形成することができ、しかも工程余裕度を最大化す
ることができる。
数個のコンタクトホールをできるだけ小さいサイズで容
易に形成することができ、しかも工程余裕度を最大化す
ることができる。
【００１５】
【発明の実施の形態】以下、添付した図面に基づいて本
発明の好適な実施例を説明する。添付の図面において、
各種の膜や領域等の厚みは明瞭性のために誇張されてい
る。さらに、ある膜が他の膜または基板上に存在すると
指摘された場合、他の膜または基板の真上にあることも
あれば、層間膜が存在することもある。なお、同一の参
照符号は同一の部材を示している。
発明の好適な実施例を説明する。添付の図面において、
各種の膜や領域等の厚みは明瞭性のために誇張されてい
る。さらに、ある膜が他の膜または基板上に存在すると
指摘された場合、他の膜または基板の真上にあることも
あれば、層間膜が存在することもある。なお、同一の参
照符号は同一の部材を示している。
【００１６】図１は、本発明の製造方法によって形成さ
れるＤＲＡＭ装置のレイアウト図である。
れるＤＲＡＭ装置のレイアウト図である。
【００１７】符号１０は活性領域パターン、２０はゲー
ト電極パターン、３０はビットライン用コンタクトホー
ルパターン、４０はビットラインパターン、５０はスト
レージ電極用コンタクトホールパターン、６０はストレ
ージ電極パターンをそれぞれ示している。
ト電極パターン、３０はビットライン用コンタクトホー
ルパターン、４０はビットラインパターン、５０はスト
レージ電極用コンタクトホールパターン、６０はストレ
ージ電極パターンをそれぞれ示している。
【００１８】以下、図１のＡ−Ａ線およびＢ−Ｂ線に沿
って切り取った断面図である図２ないし図６を参照し
て、本発明の第１実施例に従い複数個のコンタクトホー
ルを製造する方法について説明する。なお、図２ないし
図６において、同図（Ａ）は図１のＡ−Ａ線に沿う断面
図であり、同図（Ｂ）は図１のＢ−Ｂ線に沿う断面図で
ある。
って切り取った断面図である図２ないし図６を参照し
て、本発明の第１実施例に従い複数個のコンタクトホー
ルを製造する方法について説明する。なお、図２ないし
図６において、同図（Ａ）は図１のＡ−Ａ線に沿う断面
図であり、同図（Ｂ）は図１のＢ−Ｂ線に沿う断面図で
ある。
【００１９】まず、図２（Ａ）および図２（Ｂ）を参照
すれば、半導体基板１００の上に局部的な酸化方式（LO
Cal Oxide of Silicon）等の方法を利用して活性領域を
限定するフィールド酸化膜１０５を形成する。次に、フ
ィールド酸化膜１０５の上にトランジスタのゲート電極
パターン１１０を形成する。次いで、不純物を基板の全
面に仕込んで導電領域、例えば、ソース領域１１２とド
レイン領域１１３を形成する。次いで、ゲート電極パタ
ーン１１０の側壁に絶縁スペーサ１１４を形成した後、
サリサイド工程を施す。すなわち、Ｔｉ、Ｔａ、Ｃｏ、
またはＭｏなどの遷移金属を絶縁スペーサ１１４が形成
された基板１００の全面に積層した後、熱処理を施す。
遷移金属がゲート電極パターン１１０の上の露出された
ポリシリコンおよびソース領域１１２とドレイン領域１
１３の露出されたシリコンと反応して、シリサイド膜１
２０を形成する。シリサイド膜１２０の形成後、シリサ
イド膜１２０、基板１００、または絶縁スペーサ１１４
を蝕刻しない選択的蝕刻によって、未反応の遷移金属を
取り除く。その結果、露出されたソース／ドレイン領域
１１２、１１３およびポリシリコンゲート１１０の上に
それぞれシリサイド膜１２０が形成される。しかしなが
ら、サリサイド工程を省いてゲート電極パターン１１０
を形成することができることは言うまでもない。
すれば、半導体基板１００の上に局部的な酸化方式（LO
Cal Oxide of Silicon）等の方法を利用して活性領域を
限定するフィールド酸化膜１０５を形成する。次に、フ
ィールド酸化膜１０５の上にトランジスタのゲート電極
パターン１１０を形成する。次いで、不純物を基板の全
面に仕込んで導電領域、例えば、ソース領域１１２とド
レイン領域１１３を形成する。次いで、ゲート電極パタ
ーン１１０の側壁に絶縁スペーサ１１４を形成した後、
サリサイド工程を施す。すなわち、Ｔｉ、Ｔａ、Ｃｏ、
またはＭｏなどの遷移金属を絶縁スペーサ１１４が形成
された基板１００の全面に積層した後、熱処理を施す。
遷移金属がゲート電極パターン１１０の上の露出された
ポリシリコンおよびソース領域１１２とドレイン領域１
１３の露出されたシリコンと反応して、シリサイド膜１
２０を形成する。シリサイド膜１２０の形成後、シリサ
イド膜１２０、基板１００、または絶縁スペーサ１１４
を蝕刻しない選択的蝕刻によって、未反応の遷移金属を
取り除く。その結果、露出されたソース／ドレイン領域
１１２、１１３およびポリシリコンゲート１１０の上に
それぞれシリサイド膜１２０が形成される。しかしなが
ら、サリサイド工程を省いてゲート電極パターン１１０
を形成することができることは言うまでもない。
【００２０】シリサイド膜１２０が形成された結果物の
全面に下部層間絶縁膜１３０、例えば、酸化膜を形成す
る。次に、下部層間絶縁膜１３０の上に１層の蝕刻障壁
膜をパタニングして、第１蝕刻障壁膜パターン１４０Ｐ
および第２蝕刻障壁膜パターン１４２Ｐを形成する。
全面に下部層間絶縁膜１３０、例えば、酸化膜を形成す
る。次に、下部層間絶縁膜１３０の上に１層の蝕刻障壁
膜をパタニングして、第１蝕刻障壁膜パターン１４０Ｐ
および第２蝕刻障壁膜パターン１４２Ｐを形成する。
【００２１】第１および第２蝕刻障壁膜パターン１４０
Ｐ、１４２Ｐの形成工程をさらに詳細に説明すれば、次
のとおりである。まず、下部層間絶縁膜１３０の上に蝕
刻障壁膜を２００ないし１０００Åの膜厚で形成する。
蝕刻障壁膜は、下部層間絶縁膜１３０または後続工程で
蝕刻障壁膜の上に形成される層間絶縁膜に対して蝕刻選
択比の良好な物質から形成することが好ましい。したが
って、窒化膜、窒化物を含む絶縁膜、あるいは不純物が
ドープされていないポリシリコン膜を使って形成する。
下部層間絶縁膜１３０に対する蝕刻障壁膜の蝕刻選択比
は１０：１以上であることが好ましい。
Ｐ、１４２Ｐの形成工程をさらに詳細に説明すれば、次
のとおりである。まず、下部層間絶縁膜１３０の上に蝕
刻障壁膜を２００ないし１０００Åの膜厚で形成する。
蝕刻障壁膜は、下部層間絶縁膜１３０または後続工程で
蝕刻障壁膜の上に形成される層間絶縁膜に対して蝕刻選
択比の良好な物質から形成することが好ましい。したが
って、窒化膜、窒化物を含む絶縁膜、あるいは不純物が
ドープされていないポリシリコン膜を使って形成する。
下部層間絶縁膜１３０に対する蝕刻障壁膜の蝕刻選択比
は１０：１以上であることが好ましい。
【００２２】次に、蝕刻障壁膜の上にフォトレジスト膜
を形成した後、ドレイン領域１１３を露出させる第１コ
ンタクトホールとソース領域１１２を露出させる第２コ
ンタクトホールとを共に限定する１層のマスクを使用す
る写真工程を施して、第１フォトレジストパターン１４
５Ｐを形成する。パタニングしようとする対象物となる
蝕刻障壁膜が２００ないし１０００Åの膜厚で薄く形成
されるので、フォトレジスト膜の膜厚Ｔ1 も薄く形成す
ることが可能である。フォトレジスト膜を薄く形成すれ
ば、写真工程の解像度を高めることができ、これによっ
て小さいサイズＳ1 のコンタクトホールを限定する第１
フォトレジストパターン１４５Ｐを容易に形成すること
ができる。したがって、第１フォトレジストパターン１
４５Ｐを蝕刻マスクとして用いて蝕刻障壁膜を蝕刻する
ことで、ビットライン用の第１コンタクトホールとスト
レージ電極用の第２コンタクトホールとをそれぞれ最小
の大きさＳ1 に限定する第１および第２蝕刻障壁膜パタ
ーン１４０Ｐ、１４２Ｐを形成することができる。ま
た、相異なる写真工程でそれぞれのコンタクトホール、
例えば、ビットライン用の第１コンタクトホールとスト
レージ電極用の第２コンタクトホールを別々に限定する
場合には、それぞれのミスアライン余裕度を考慮しなけ
ればならないという二重負担が存在する。しかしなが
ら、相異なる第１および第２コンタクトホールをミスア
ラインを最大限に減らして的確に１回の写真工程で限定
するために、後続工程はかなりの工程余裕度が確保可能
になる。
を形成した後、ドレイン領域１１３を露出させる第１コ
ンタクトホールとソース領域１１２を露出させる第２コ
ンタクトホールとを共に限定する１層のマスクを使用す
る写真工程を施して、第１フォトレジストパターン１４
５Ｐを形成する。パタニングしようとする対象物となる
蝕刻障壁膜が２００ないし１０００Åの膜厚で薄く形成
されるので、フォトレジスト膜の膜厚Ｔ1 も薄く形成す
ることが可能である。フォトレジスト膜を薄く形成すれ
ば、写真工程の解像度を高めることができ、これによっ
て小さいサイズＳ1 のコンタクトホールを限定する第１
フォトレジストパターン１４５Ｐを容易に形成すること
ができる。したがって、第１フォトレジストパターン１
４５Ｐを蝕刻マスクとして用いて蝕刻障壁膜を蝕刻する
ことで、ビットライン用の第１コンタクトホールとスト
レージ電極用の第２コンタクトホールとをそれぞれ最小
の大きさＳ1 に限定する第１および第２蝕刻障壁膜パタ
ーン１４０Ｐ、１４２Ｐを形成することができる。ま
た、相異なる写真工程でそれぞれのコンタクトホール、
例えば、ビットライン用の第１コンタクトホールとスト
レージ電極用の第２コンタクトホールを別々に限定する
場合には、それぞれのミスアライン余裕度を考慮しなけ
ればならないという二重負担が存在する。しかしなが
ら、相異なる第１および第２コンタクトホールをミスア
ラインを最大限に減らして的確に１回の写真工程で限定
するために、後続工程はかなりの工程余裕度が確保可能
になる。
【００２３】次に、図３（Ａ）および図３（Ｂ）を参照
すれば、第１フォトレジストパターン１４５Ｐをアッシ
ングおよび硫酸ストリップ方法で取り除いた後、第１蝕
刻障壁膜パターン１４０Ｐを露出させる第２フォトレジ
ストパターン１５０Ｐを形成する。既に第１蝕刻障壁膜
パターン１４０Ｐによって最小サイズＳ1 のコンタクト
ホールが限定されているので、第２フォトレジストパタ
ーン１５０Ｐは第１蝕刻障壁膜パターン１４０Ｐが限定
するビットライン用の第１コンタクトホールのサイズＳ
1 よりも大きいコンタクトホールのサイズＳ2 を限定す
るラフな自己整合マスクで形成することができる。した
がって、第２フォトレジストパターン１５０Ｐを形成す
るための写真工程の余裕度を増やすことができる。
すれば、第１フォトレジストパターン１４５Ｐをアッシ
ングおよび硫酸ストリップ方法で取り除いた後、第１蝕
刻障壁膜パターン１４０Ｐを露出させる第２フォトレジ
ストパターン１５０Ｐを形成する。既に第１蝕刻障壁膜
パターン１４０Ｐによって最小サイズＳ1 のコンタクト
ホールが限定されているので、第２フォトレジストパタ
ーン１５０Ｐは第１蝕刻障壁膜パターン１４０Ｐが限定
するビットライン用の第１コンタクトホールのサイズＳ
1 よりも大きいコンタクトホールのサイズＳ2 を限定す
るラフな自己整合マスクで形成することができる。した
がって、第２フォトレジストパターン１５０Ｐを形成す
るための写真工程の余裕度を増やすことができる。
【００２４】第２フォトレジストパターン１５０Ｐと第
１蝕刻障壁膜パターン１４０Ｐを蝕刻マスクとして用い
て下部層間絶縁膜１３０を蝕刻して、ドレイン領域１１
３を露出させるビットライン用の第１コンタクトホール
１５５を形成する。このとき、下部層間絶縁膜１３０と
第１蝕刻障壁膜パターン１４０Ｐとの蝕刻選択比を１
０：１以上にする条件で蝕刻工程を施す。また、下部層
間絶縁膜１３０に対するシリサイド膜１２０の蝕刻選択
比を２０：１以上にする条件で垂直蝕刻工程を施す。蝕
刻選択比が２０：１以下となれば、薄膜状態で形成され
たシリサイド膜１２０の損傷が回避できない。したがっ
て、蝕刻ガスとしては、Ｃ2Ｆ6とＣＨ3Ｆの混合ガス、
または、Ｃ4Ｆ8と不活性ガスと酸素の混合ガスを使用す
ることが好ましい。Ｃ2Ｆ6とＣＨ3Ｆの混合ガスを使用
する場合、Ｃ2Ｆ6は１５〜４０sccm、ＣＨ3Ｆは０〜１
０sccmでそれぞれフローさせる。そして、Ｃ4Ｆ8と不活
性ガスと酸素の混合ガスを使用する場合には、Ｃ4Ｆ8は
１０〜２０sccm、不活性ガス、例えば、アルゴンガスは
３００〜６００sccm、酸素は５〜２０sccmでそれぞれフ
ローさせる。
１蝕刻障壁膜パターン１４０Ｐを蝕刻マスクとして用い
て下部層間絶縁膜１３０を蝕刻して、ドレイン領域１１
３を露出させるビットライン用の第１コンタクトホール
１５５を形成する。このとき、下部層間絶縁膜１３０と
第１蝕刻障壁膜パターン１４０Ｐとの蝕刻選択比を１
０：１以上にする条件で蝕刻工程を施す。また、下部層
間絶縁膜１３０に対するシリサイド膜１２０の蝕刻選択
比を２０：１以上にする条件で垂直蝕刻工程を施す。蝕
刻選択比が２０：１以下となれば、薄膜状態で形成され
たシリサイド膜１２０の損傷が回避できない。したがっ
て、蝕刻ガスとしては、Ｃ2Ｆ6とＣＨ3Ｆの混合ガス、
または、Ｃ4Ｆ8と不活性ガスと酸素の混合ガスを使用す
ることが好ましい。Ｃ2Ｆ6とＣＨ3Ｆの混合ガスを使用
する場合、Ｃ2Ｆ6は１５〜４０sccm、ＣＨ3Ｆは０〜１
０sccmでそれぞれフローさせる。そして、Ｃ4Ｆ8と不活
性ガスと酸素の混合ガスを使用する場合には、Ｃ4Ｆ8は
１０〜２０sccm、不活性ガス、例えば、アルゴンガスは
３００〜６００sccm、酸素は５〜２０sccmでそれぞれフ
ローさせる。
【００２５】できるだけコンタクトホールを最小サイズ
Ｓ1 に限定する第１蝕刻障壁膜パターン１４０Ｐを用い
て垂直蝕刻工程を施すので、ドレイン領域１１３と隣接
したゲート１１０およびゲート１１０の上に形成された
シリサイド１２０が露出される問題点を防止することが
でき、最小サイズの第１コンタクトホール１５５を容易
に形成することができる。また、シリサイド膜１２０に
対して蝕刻選択比の高い蝕刻工程を施すので、従来と異
なり、ドレイン領域１１３の上に形成されたシリサイド
１２０が損傷されるおそれはない。
Ｓ1 に限定する第１蝕刻障壁膜パターン１４０Ｐを用い
て垂直蝕刻工程を施すので、ドレイン領域１１３と隣接
したゲート１１０およびゲート１１０の上に形成された
シリサイド１２０が露出される問題点を防止することが
でき、最小サイズの第１コンタクトホール１５５を容易
に形成することができる。また、シリサイド膜１２０に
対して蝕刻選択比の高い蝕刻工程を施すので、従来と異
なり、ドレイン領域１１３の上に形成されたシリサイド
１２０が損傷されるおそれはない。
【００２６】次に、図４（Ａ）および図４（Ｂ）を参照
すれば、第２フォトレジストパターン１５０Ｐをアッシ
ングおよび硫酸ストリップ方法で取り除いた後、ビット
ラインコンタクトホール１５５の内部ならびに第１およ
び第２蝕刻障壁膜パターン１４０Ｐ、１４２Ｐの上に所
定の厚さの導電膜１６０を形成する。次いで、導電膜１
６０の上にビットラインを限定する第３フォトレジスト
パターン１６５Ｐを形成する。
すれば、第２フォトレジストパターン１５０Ｐをアッシ
ングおよび硫酸ストリップ方法で取り除いた後、ビット
ラインコンタクトホール１５５の内部ならびに第１およ
び第２蝕刻障壁膜パターン１４０Ｐ、１４２Ｐの上に所
定の厚さの導電膜１６０を形成する。次いで、導電膜１
６０の上にビットラインを限定する第３フォトレジスト
パターン１６５Ｐを形成する。
【００２７】次に、図５（Ａ）および図５（Ｂ）は、自
己整合方法でストレージ電極用の第４コンタクトホール
１９０を形成する段階を示している。まず、第３フォト
レジストパターン１６５Ｐを用いて導電膜１６０をパタ
ニングして、ビットライン１７０を形成する。次に、第
３フォトレジストパターン１６５Ｐを取り除いた後、ビ
ットライン１７０が形成された結果物の全面に上部層間
絶縁膜１８０を蒸着した後、上部層間絶縁膜１８０の上
にストレージ電極用の第２コンタクトホールを限定する
第２蝕刻障壁膜パターン１４２Ｐを露出させるための第
３コンタクトホールを限定する第４フォトレジストパタ
ーン１８５Ｐを形成する。前述のように、第２蝕刻障壁
膜パターン１４２Ｐによって第２コンタクトホールが最
小サイズＳ1 に限定されており、ビットライン１７０が
下部に形成されているので、第４フォトレジストパター
ン１８５Ｐはラフな自己整合マスクで形成することが可
能となる。したがって、写真工程の余裕度を最大化する
ことができる。
己整合方法でストレージ電極用の第４コンタクトホール
１９０を形成する段階を示している。まず、第３フォト
レジストパターン１６５Ｐを用いて導電膜１６０をパタ
ニングして、ビットライン１７０を形成する。次に、第
３フォトレジストパターン１６５Ｐを取り除いた後、ビ
ットライン１７０が形成された結果物の全面に上部層間
絶縁膜１８０を蒸着した後、上部層間絶縁膜１８０の上
にストレージ電極用の第２コンタクトホールを限定する
第２蝕刻障壁膜パターン１４２Ｐを露出させるための第
３コンタクトホールを限定する第４フォトレジストパタ
ーン１８５Ｐを形成する。前述のように、第２蝕刻障壁
膜パターン１４２Ｐによって第２コンタクトホールが最
小サイズＳ1 に限定されており、ビットライン１７０が
下部に形成されているので、第４フォトレジストパター
ン１８５Ｐはラフな自己整合マスクで形成することが可
能となる。したがって、写真工程の余裕度を最大化する
ことができる。
【００２８】次いで、第４フォトレジストパターン１８
５Ｐを蝕刻マスクとして用いて上部層間絶縁膜１８０を
蝕刻して第３コンタクトホールを形成し、続けて、露出
された第２蝕刻障壁膜パターン１４２Ｐを蝕刻マスクと
して用いて下部層間絶縁膜１３０を蝕刻してソース領域
１１２を露出させる第２コンタクトホールを形成し、第
２コンタクトホールと第３コンタクトホールとから構成
されるストレージ電極用の第４コンタクトホール１９０
を完成する。
５Ｐを蝕刻マスクとして用いて上部層間絶縁膜１８０を
蝕刻して第３コンタクトホールを形成し、続けて、露出
された第２蝕刻障壁膜パターン１４２Ｐを蝕刻マスクと
して用いて下部層間絶縁膜１３０を蝕刻してソース領域
１１２を露出させる第２コンタクトホールを形成し、第
２コンタクトホールと第３コンタクトホールとから構成
されるストレージ電極用の第４コンタクトホール１９０
を完成する。
【００２９】蝕刻時に使用するガスや蝕刻選択比など
は、ビットライン用第１コンタクトホール１５５の形成
条件と同様の条件を利用して施す。その結果、ゲート電
極１１０およびシリサイド膜１２０を無用に露出せず、
ソース領域１１２の上のシリサイド膜を損傷しない最小
サイズの第４コンタクトホール１９０を形成することが
できる。
は、ビットライン用第１コンタクトホール１５５の形成
条件と同様の条件を利用して施す。その結果、ゲート電
極１１０およびシリサイド膜１２０を無用に露出せず、
ソース領域１１２の上のシリサイド膜を損傷しない最小
サイズの第４コンタクトホール１９０を形成することが
できる。
【００３０】次に、図６（Ａ）および図６（Ｂ）に示す
ように、第４フォトレジストパターン１８５Ｐを取り除
いた後、ストレージ電極用第４コンタクトホール１９０
の内部を埋め込み、上部層間絶縁膜１８０の上に所定の
厚さを有するストレージ電極１９５を形成する。
ように、第４フォトレジストパターン１８５Ｐを取り除
いた後、ストレージ電極用第４コンタクトホール１９０
の内部を埋め込み、上部層間絶縁膜１８０の上に所定の
厚さを有するストレージ電極１９５を形成する。
【００３１】本発明によれば、相異なる高さを有する複
数個のコンタクトホールを同一膜から形成された第１お
よび第２蝕刻障壁膜パターンで限定した後、それぞれの
形成工程を施すことから、それぞれのコンタクトホール
を限定するための写真工程の余裕度を増やすことができ
る。また、最小サイズのコンタクトホールを限定する蝕
刻障壁膜パターンに対する高い選択比を有する蝕刻工程
を施すことにより、半導体素子の特性を損傷せずに、最
小サイズのコンタクトホールを形成することができる。
数個のコンタクトホールを同一膜から形成された第１お
よび第２蝕刻障壁膜パターンで限定した後、それぞれの
形成工程を施すことから、それぞれのコンタクトホール
を限定するための写真工程の余裕度を増やすことができ
る。また、最小サイズのコンタクトホールを限定する蝕
刻障壁膜パターンに対する高い選択比を有する蝕刻工程
を施すことにより、半導体素子の特性を損傷せずに、最
小サイズのコンタクトホールを形成することができる。
【００３２】次に、本発明の第２実施例に従い複数個の
コンタクトホールを形成する製造方法を図７ないし図１
２に基づいて説明する。
コンタクトホールを形成する製造方法を図７ないし図１
２に基づいて説明する。
【００３３】第２実施例は、ビットライン形成工程をダ
マシン技法を利用して形成するという点で第１実施例と
異なる。
マシン技法を利用して形成するという点で第１実施例と
異なる。
【００３４】まず、図７（Ａ）および図７（Ｂ）は、第
１および第２蝕刻障壁膜パターン１４０Ｐ、１４２Ｐを
形成する工程を示す断面図であって、第１実施例で説明
したのと同様の方法を利用して形成する。
１および第２蝕刻障壁膜パターン１４０Ｐ、１４２Ｐを
形成する工程を示す断面図であって、第１実施例で説明
したのと同様の方法を利用して形成する。
【００３５】次に、図８（Ａ）および図８（Ｂ）は、ビ
ットライン形成用のダマシンパターン２６０を形成する
段階を示す断面図である。ここでは、まず、第１フォト
レジストパターン１４５Ｐを取り除いた後、第１および
第２蝕刻障壁膜パターン１４０Ｐ、１４２Ｐの上に中間
層間絶縁膜２５０を形成する。次に、中間層間絶縁膜２
５０の上にビットラインを限定する第２フォトレジスト
パターン２５５Ｐを形成した後、これを蝕刻マスクとし
て中間層間絶縁膜２５０を蝕刻して、ビットライン形成
用のダマシンパターン２６０を形成する。
ットライン形成用のダマシンパターン２６０を形成する
段階を示す断面図である。ここでは、まず、第１フォト
レジストパターン１４５Ｐを取り除いた後、第１および
第２蝕刻障壁膜パターン１４０Ｐ、１４２Ｐの上に中間
層間絶縁膜２５０を形成する。次に、中間層間絶縁膜２
５０の上にビットラインを限定する第２フォトレジスト
パターン２５５Ｐを形成した後、これを蝕刻マスクとし
て中間層間絶縁膜２５０を蝕刻して、ビットライン形成
用のダマシンパターン２６０を形成する。
【００３６】次に、図９（Ａ）および図９（Ｂ）に示す
ように、ダマシンパターン２６０の形成工程後、連続し
て第１蝕刻障壁膜パターン１４０Ｐを蝕刻マスクとして
下部層間絶縁膜１３０を蝕刻して、ドレイン領域１１３
の上のシリサイド膜１２０を露出させるビットライン用
の第１コンタクトホール１５５を形成する。
ように、ダマシンパターン２６０の形成工程後、連続し
て第１蝕刻障壁膜パターン１４０Ｐを蝕刻マスクとして
下部層間絶縁膜１３０を蝕刻して、ドレイン領域１１３
の上のシリサイド膜１２０を露出させるビットライン用
の第１コンタクトホール１５５を形成する。
【００３７】第１実施例で説明したように、蝕刻工程
は、中間層間絶縁膜２５０および下部層間絶縁膜１３０
に対する第１蝕刻障壁膜パターン１４０Ｐの蝕刻選択比
を１０：１以上にし、かつ、下部層間絶縁膜１３０に対
するシリサイド膜の蝕刻選択比を２０：１以上にする条
件で施されて、好適でない所にコンタクトホールが形成
されることを防止できる必要がある。したがって、第１
実施例と同様に、Ｃ2Ｆ6とＣＨ3Ｆの混合ガス、また
は、Ｃ4Ｆ8と不活性ガスと酸素の混合ガスを用いて垂直
蝕刻工程を進める。
は、中間層間絶縁膜２５０および下部層間絶縁膜１３０
に対する第１蝕刻障壁膜パターン１４０Ｐの蝕刻選択比
を１０：１以上にし、かつ、下部層間絶縁膜１３０に対
するシリサイド膜の蝕刻選択比を２０：１以上にする条
件で施されて、好適でない所にコンタクトホールが形成
されることを防止できる必要がある。したがって、第１
実施例と同様に、Ｃ2Ｆ6とＣＨ3Ｆの混合ガス、また
は、Ｃ4Ｆ8と不活性ガスと酸素の混合ガスを用いて垂直
蝕刻工程を進める。
【００３８】次に、図１０（Ａ）および図１０（Ｂ）を
参照すれば、ビットライン形成用のダマシンパターン２
６０とビットラインコンタクトホール１５５とを埋め込
む導電膜を蒸着する。次に、化学機械的なポリシング
（Chemical-Mechanical Polishing）を施して、導電膜
がビットライン形成用ダマシンパターン２６０内にだけ
残されるようにして、ビットライン１７０を完成する。
参照すれば、ビットライン形成用のダマシンパターン２
６０とビットラインコンタクトホール１５５とを埋め込
む導電膜を蒸着する。次に、化学機械的なポリシング
（Chemical-Mechanical Polishing）を施して、導電膜
がビットライン形成用ダマシンパターン２６０内にだけ
残されるようにして、ビットライン１７０を完成する。
【００３９】以降の工程は、図１１および図１２に示す
ように、中間層間絶縁膜２５０の上に上部層間絶縁膜１
８０を形成した以外は図５および図６に示す第１実施例
と同様の工程を経て、ストレージ電極用の第４コンタク
トホール１９０を形成し、かつ、ストレージ電極１９５
を形成する。
ように、中間層間絶縁膜２５０の上に上部層間絶縁膜１
８０を形成した以外は図５および図６に示す第１実施例
と同様の工程を経て、ストレージ電極用の第４コンタク
トホール１９０を形成し、かつ、ストレージ電極１９５
を形成する。
【００４０】なお、上記した第１実施例と第２実施例に
おいては、ＣＯＢ（Capacitor-Over-Bit line）構造の
形成工程について説明したが、これに限定されるわけで
はなく、キャパシタのストレージ電極がビットラインの
下部に形成される構造にも適用可能なことはもちろんで
ある。さらに、コンタクトホールとしては、ビットライ
ンコンタクトホールとストレージ電極コンタクトホール
を例として説明したが、これに限定されるわけではな
く、その他のコンタクトホールにも適用可能であること
はもちろんである。
おいては、ＣＯＢ（Capacitor-Over-Bit line）構造の
形成工程について説明したが、これに限定されるわけで
はなく、キャパシタのストレージ電極がビットラインの
下部に形成される構造にも適用可能なことはもちろんで
ある。さらに、コンタクトホールとしては、ビットライ
ンコンタクトホールとストレージ電極コンタクトホール
を例として説明したが、これに限定されるわけではな
く、その他のコンタクトホールにも適用可能であること
はもちろんである。
【００４１】
【発明の効果】本発明によれば、複数個のコンタクトホ
ールを最小サイズで形成するために、蝕刻障壁膜パター
ンを使用する。蝕刻障壁膜は蝕刻対象物に対して蝕刻選
択比の大きい物質から形成するので、薄膜から形成可能
である。したがって、蝕刻障壁膜パターンを形成するた
めのフォトレジスト膜も薄く形成することができ、これ
によって写真工程の解像度を高めることができる。その
結果、最大の解像度でフォトレジストパターンを形成す
ることが可能になり、蝕刻障壁膜パターンも最小サイズ
のコンタクトホールを限定するように形成されることが
できる。したがって、本発明に係る蝕刻障壁膜パターン
を使用すれば、最小サイズのコンタクトホールを形成す
ることができる。
ールを最小サイズで形成するために、蝕刻障壁膜パター
ンを使用する。蝕刻障壁膜は蝕刻対象物に対して蝕刻選
択比の大きい物質から形成するので、薄膜から形成可能
である。したがって、蝕刻障壁膜パターンを形成するた
めのフォトレジスト膜も薄く形成することができ、これ
によって写真工程の解像度を高めることができる。その
結果、最大の解像度でフォトレジストパターンを形成す
ることが可能になり、蝕刻障壁膜パターンも最小サイズ
のコンタクトホールを限定するように形成されることが
できる。したがって、本発明に係る蝕刻障壁膜パターン
を使用すれば、最小サイズのコンタクトホールを形成す
ることができる。
【００４２】さらに、相異なる複数個のコンタクトホー
ルをミスアラインを最大限に減らして的確に、かつ１回
の写真工程で限定することから、後続工程ではかなりの
工程余裕度を確保することができる。したがって、後続
工程でそれぞれのコンタクトホールを限定するための写
真工程はラフな自己整合マスクを使って進めることがで
きる。
ルをミスアラインを最大限に減らして的確に、かつ１回
の写真工程で限定することから、後続工程ではかなりの
工程余裕度を確保することができる。したがって、後続
工程でそれぞれのコンタクトホールを限定するための写
真工程はラフな自己整合マスクを使って進めることがで
きる。
【００４３】そして、コンタクトホールを最小サイズに
限定する蝕刻障壁膜パターンを用いて垂直蝕刻工程を施
すことから、コンタクトホールによって露出される導電
領域と隣接したゲートおよびゲートの上に形成されたシ
リサイドが露出される問題点を食い止めることができ
る。さらには、シリサイド膜に対して蝕刻選択比の高い
蝕刻工程を施すことから、従来とは異なって、導電領域
の上に形成されたシリサイドが損傷されるおそれがな
く、特性の進んだ半導体装置を形成することができる。
限定する蝕刻障壁膜パターンを用いて垂直蝕刻工程を施
すことから、コンタクトホールによって露出される導電
領域と隣接したゲートおよびゲートの上に形成されたシ
リサイドが露出される問題点を食い止めることができ
る。さらには、シリサイド膜に対して蝕刻選択比の高い
蝕刻工程を施すことから、従来とは異なって、導電領域
の上に形成されたシリサイドが損傷されるおそれがな
く、特性の進んだ半導体装置を形成することができる。
【００４４】なお、本発明は、開示した上記実施例に限
定されるものではなく、相異なる各種の形態で具現する
ことができ、上記実施例は、単に本発明の開示を完全た
るものにし、かつ、通常の知識を有する者に発明の範疇
を完全に知らせるために提供されるものである。
定されるものではなく、相異なる各種の形態で具現する
ことができ、上記実施例は、単に本発明の開示を完全た
るものにし、かつ、通常の知識を有する者に発明の範疇
を完全に知らせるために提供されるものである。
【図１】 本発明の製造方法によって形成されるＤＲＡ
Ｍ装置のレイアウト図である。
Ｍ装置のレイアウト図である。
【図２】 本発明の第１実施例に係るコンタクトホール
製造方法における図１のＤＲＡＭ装置のＡ−Ａ線および
Ｂ−Ｂ線に沿う工程別断面図である。
製造方法における図１のＤＲＡＭ装置のＡ−Ａ線および
Ｂ−Ｂ線に沿う工程別断面図である。
【図３】 図２に続く工程別断面図である。
【図４】 図３に続く工程別断面図である。
【図５】 図４に続く工程別断面図である。
【図６】 図５に続く工程別断面図である。
【図７】 本発明の第２実施例に係るコンタクトホール
製造方法における図１のＤＲＡＭ装置のＡ−Ａ線および
Ｂ−Ｂ線に沿う工程別断面図である。
製造方法における図１のＤＲＡＭ装置のＡ−Ａ線および
Ｂ−Ｂ線に沿う工程別断面図である。
【図８】 図７に続く工程別断面図である。
【図９】 図８に続く工程別断面図である。
【図１０】 図９に続く工程別断面図である。
【図１１】 図１０に続く工程別断面図である。
【図１２】 図１１に続く工程別断面図である。
１０…活性領域パターン、 ２０，１１０…ゲート電極パターン、 ３０…ビットライン用コンタクトホールパターン、 ４０…ビットラインパターン、 ５０…ストレージ電極用コンタクトホールパターン、 ６０…ストレージ電極パターン、 １００…半導体基板、 １１２…ソース領域（第２導電領域）、 １１３…ドレイン領域（第１導電領域）、 １２０…シリサイド膜、 １３０…下部層間絶縁膜、 １４０Ｐ…第１蝕刻障壁膜パターン、 １４２Ｐ…第２蝕刻障壁膜パターン、 １４５Ｐ…第１フォトレジストパターン、 １５０Ｐ…第２フォトレジストパターン、 １５５…ビットライン用の第１コンタクトホール、 １６０…導電膜、 １６５Ｐ…第３フォトレジストパターン、 １７０…ビットライン、 １８０…上部層間絶縁膜、 １８５Ｐ…第４フォトレジストパターン、 １９０…ストレージ電極用の第４コンタクトホール、 １９５…ストレージ電極、 ２５０…中間層間絶縁膜、 ２６０…ビットライン形成用のダマシンパターン。
Claims (14)
- 【請求項１】 （a）第１および第２導電領域が形成さ
れた半導体基板を提供する段階と、 （b）前記第１および第２導電領域が形成された半導体
基板の全面に下部層間絶縁膜を形成する段階と、 （c）前記下部層間絶縁膜の上に、前記第１導電領域を
露出させる第１コンタクトホールを限定する第１蝕刻障
壁膜パターンと、前記第２導電領域を露出させる第２コ
ンタクトホールを限定する第２蝕刻障壁膜パターンとを
形成する段階と、 （d）前記第１蝕刻障壁膜パターンを蝕刻マスクとして
用いて前記下部層間絶縁膜を蝕刻して、前記第１導電領
域を露出させる前記第１コンタクトホールを形成する段
階と、 （e）前記第１コンタクトホールを埋め込む導電膜パタ
ーンを形成する段階と、 （f）前記導電膜パターンが形成された前記半導体基板
の全面に上部層間絶縁膜を形成する段階と、 （g）前記上部層間絶縁膜の上に、前記第２コンタクト
ホールを限定する前記第２蝕刻障壁膜パターンを露出さ
せるための第３コンタクトホールを限定するマスクパタ
ーンを形成する段階と、 （h）前記マスクパターンを用いて前記上部層間絶縁膜
を蝕刻した後、該蝕刻された上部層間絶縁膜によって露
出された前記第２蝕刻障壁膜パターンを用いて前記下部
層間絶縁膜を蝕刻して、前記第２導電領域を露出させ
て、前記上部層間絶縁膜を貫通する前記第３コンタクト
ホールと前記下部層間絶縁膜を貫通する前記第２コンタ
クトホールとから構成される第４コンタクトホールを完
成する段階と、 を含むことを特徴とする半導体装置のコンタクトホール
製造方法。 - 【請求項２】 前記（d）段階と（h）段階の蝕刻工程
は、前記下部および上部層間絶縁膜に対する前記第１お
よび第２蝕刻障壁膜パターンの蝕刻選択比を１０：１以
上にした工程であることを特徴とする請求項１記載の半
導体装置のコンタクトホール製造方法。 - 【請求項３】 前記第１および第２蝕刻障壁膜パターン
は、窒化膜、窒化物を含む絶縁膜、または不純物がドー
プされていない多結晶シリコン膜から形成されることを
特徴とする請求項２記載の半導体装置のコンタクトホー
ル製造方法。 - 【請求項４】 前記第１および第２蝕刻障壁膜パターン
は、２００〜１０００Åの膜厚で形成されることを特徴
とする請求項２記載の半導体装置のコンタクトホール製
造方法。 - 【請求項５】 前記（d）段階と（h）段階の蝕刻工程
は、Ｃ2Ｆ6とＣＨ3Ｆの混合ガス、または、Ｃ4Ｆ8と不
活性ガスと酸素の混合ガスを用いて進めることを特徴と
する請求項２記載の半導体装置のコンタクトホール製造
方法。 - 【請求項６】 前記（d）段階の前に、前記第１コンタ
クトホールを限定する第１蝕刻障壁膜パターンを露出さ
せるマスクパターンを前記第１蝕刻障壁膜パターンが形
成された結果物の上に形成する段階をさらに具備し、 前記（d）段階は、前記マスクパターンと前記第１蝕刻
障壁膜パターンとを蝕刻マスクとして用いることを特徴
とする請求項１記載の半導体装置のコンタクトホール製
造方法。 - 【請求項７】 前記下部層間絶縁膜を形成する（b）段
階の前に、前記第１および第２導電領域の上、ならびに
前記第１および第２導電領域と隣接する領域にシリサイ
ド膜を形成する段階をさらに含むことを特徴とする請求
項１記載の半導体装置のコンタクトホール形成方法。 - 【請求項８】 （a）第１および第２導電領域が形成さ
れた半導体基板を提供する段階と、 （b）前記第１および第２導電領域が形成された半導体
基板の全面に下部層間絶縁膜を形成する段階と、 （c）前記下部層間絶縁膜の上に、前記第１および第２
導電領域をそれぞれ露出させる第１および第２コンタク
トホールを限定する第１および第２蝕刻障壁膜パターン
をそれぞれ形成する段階と、 （d）前記第１および第２蝕刻障壁膜パターンが形成さ
れた半導体基板の全面に中間層間絶縁膜を形成する段階
と、 （e）前記中間層間絶縁膜内に導電ライン形成用のダマ
シンパターンを形成する段階と、 （f）前記導電ライン形成用のダマシンパターンによっ
て露出された前記第１蝕刻障壁膜パターンを蝕刻マスク
として用いて前記下部層間絶縁膜を蝕刻して、前記ダマ
シンパターンとつながれて前記第１導電領域を露出させ
る第１コンタクトホールを形成する段階と、 （g）前記導電ライン形成用のダマシンパターンと前記
第１コンタクトホールとを埋め込む導電ラインを形成す
る段階と、 （h）前記導電ラインが形成された半導体基板の全面に
上部層間絶縁膜を形成する段階と、 （i）前記上部層間絶縁膜の上に、前記第２コンタクト
ホールを限定する前記第２蝕刻障壁膜パターンを露出さ
せるための第３コンタクトホールを限定するマスクパタ
ーンを形成する段階と、 （j）前記マスクパターンを用いて前記上部および中間
層間絶縁膜を蝕刻した後、該蝕刻された上部および中間
層間絶縁膜によって露出された前記第２蝕刻障壁膜パタ
ーンを用いて前記下部層間絶縁膜を蝕刻して、前記第２
導電領域を露出させて、前記上部および中間層間絶縁膜
を貫通する前記第３コンタクトホールと前記下部層間絶
縁膜を貫通する前記第２コンタクトホールとから構成さ
れる第４コンタクトホールを完成する段階と、 を含むことを特徴とする半導体装置のコンタクトホール
製造方法。 - 【請求項９】 前記（f）段階と（j）段階の蝕刻工程
は、前記下部および上部層間絶縁膜に対する前記第１お
よび第２蝕刻障壁膜パターンの蝕刻選択比を１０：１以
上にした工程であることを特徴とする請求項８記載の半
導体装置のコンタクトホール製造方法。 - 【請求項１０】 前記第１および第２蝕刻障壁膜パター
ンは、窒化膜、窒化物を含む絶縁膜、または不純物がド
ープされていない多結晶シリコン膜から形成されること
を特徴とする請求項９記載の半導体装置のコンタクトホ
ール製造方法。 - 【請求項１１】 前記第１および第２蝕刻障壁膜パター
ンは、２００〜１０００Åの膜厚で形成されることを特
徴とする請求項９記載の半導体装置のコンタクトホール
製造方法。 - 【請求項１２】 前記（f）段階と（j）段階の蝕刻工程
は、Ｃ2Ｆ6とＣＨ3Ｆの混合ガス、または、Ｃ4Ｆ8と不
活性ガスと酸素の混合ガスを用いて進めることを特徴と
する請求項８記載の半導体装置のコンタクトホール製造
方法。 - 【請求項１３】 前記（e）段階の前に、前記中間層間
絶縁膜の上に導電ライン形成用のダマシンパターンを限
定するマスクパターンを形成する段階をさらに具備し、 前記（f）段階は、前記マスクパターンと前記第１蝕刻
障壁膜パターンとを蝕刻マスクとして用いることを特徴
とする請求項８記載の半導体装置のコンタクトホール製
造方法。 - 【請求項１４】 前記下部層間絶縁膜を形成する（b）
段階の前に、前記第１および第２導電領域の上、ならび
に前記第１および第２導電領域と隣接する領域にシリサ
イド膜を形成する段階をさらに含むことを特徴とする請
求項８記載の半導体装置のコンタクトホール形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980017864A KR100263905B1 (ko) | 1998-05-18 | 1998-05-18 | 식각 장벽막 패턴을 이용한 콘택홀의 제조방법 |
| KR98P17864 | 1998-05-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000021985A true JP2000021985A (ja) | 2000-01-21 |
Family
ID=19537459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11045878A Pending JP2000021985A (ja) | 1998-05-18 | 1999-02-24 | 半導体装置のコンタクトホ―ル製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6150281A (ja) |
| JP (1) | JP2000021985A (ja) |
| KR (1) | KR100263905B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6777341B2 (en) | 2000-09-21 | 2004-08-17 | Samsung Electronics Co., Ltd. | Method of forming a self-aligned contact, and method of fabricating a semiconductor device having a self-aligned contact |
| JP2007535150A (ja) * | 2004-04-26 | 2007-11-29 | マイクロン テクノロジー，インコーポレイテッド | メモリ・アレイ、メモリ・アレイを形成する方法、及びビット線に対するコンタクトを形成する方法 |
| US7615485B2 (en) | 2005-04-27 | 2009-11-10 | Kabushiki Kaisha Toshiba | Method of manufacture of contact plug and interconnection layer of semiconductor device |
| US8071439B2 (en) | 2008-08-08 | 2011-12-06 | Elpida Memory, Inc. | Method for manufacturing semiconductor device |
Families Citing this family (6)
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|---|---|---|---|---|
| KR100510067B1 (ko) * | 1999-12-30 | 2005-08-26 | 주식회사 하이닉스반도체 | 반도체 소자 제조를 위한 자기정렬콘택 식각 방법 |
| KR100687397B1 (ko) * | 2001-06-29 | 2007-02-27 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US6797611B1 (en) * | 2003-08-03 | 2004-09-28 | Nanya Technology Corp. | Method of fabricating contact holes on a semiconductor chip |
| JP2006049772A (ja) * | 2004-08-09 | 2006-02-16 | Nec Electronics Corp | 半導体記憶装置及びその製造方法 |
| JP4410075B2 (ja) * | 2004-09-28 | 2010-02-03 | 株式会社東芝 | 半導体装置およびその製造方法 |
| CN112185932A (zh) * | 2020-09-29 | 2021-01-05 | 华虹半导体(无锡)有限公司 | 一种芯片及该芯片接触孔自对准刻蚀方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3520114B2 (ja) * | 1994-07-11 | 2004-04-19 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| KR0140657B1 (ko) * | 1994-12-31 | 1998-06-01 | 김주용 | 반도체 소자의 제조방법 |
| JPH0997833A (ja) * | 1995-07-22 | 1997-04-08 | Ricoh Co Ltd | 半導体装置とその製造方法 |
| KR0161438B1 (ko) * | 1995-09-19 | 1999-02-01 | 김광호 | 미세 크기의 접촉창을 가지는 반도체 메모리 장치 및 그 제조 방법 |
-
1998
- 1998-05-18 KR KR1019980017864A patent/KR100263905B1/ko not_active IP Right Cessation
-
1999
- 1999-02-24 JP JP11045878A patent/JP2000021985A/ja active Pending
- 1999-05-18 US US09/313,452 patent/US6150281A/en not_active Expired - Lifetime
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|---|---|---|---|---|
| US6777341B2 (en) | 2000-09-21 | 2004-08-17 | Samsung Electronics Co., Ltd. | Method of forming a self-aligned contact, and method of fabricating a semiconductor device having a self-aligned contact |
| JP2007535150A (ja) * | 2004-04-26 | 2007-11-29 | マイクロン テクノロジー，インコーポレイテッド | メモリ・アレイ、メモリ・アレイを形成する方法、及びビット線に対するコンタクトを形成する方法 |
| US7615485B2 (en) | 2005-04-27 | 2009-11-10 | Kabushiki Kaisha Toshiba | Method of manufacture of contact plug and interconnection layer of semiconductor device |
| US7825497B2 (en) | 2005-04-27 | 2010-11-02 | Kabushiki Kaisha Toshiba | Method of manufacture of contact plug and interconnection layer of semiconductor device |
| US8071439B2 (en) | 2008-08-08 | 2011-12-06 | Elpida Memory, Inc. | Method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100263905B1 (ko) | 2000-09-01 |
| KR19990085449A (ko) | 1999-12-06 |
| US6150281A (en) | 2000-11-21 |
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| Date | Code | Title | Description |
|---|---|---|---|
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