JP2000058797A - 半導体メモリ装置及びその製造方法 - Google Patents

半導体メモリ装置及びその製造方法

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JP2000058797A
JP2000058797A JP11226909A JP22690999A JP2000058797A JP 2000058797 A JP2000058797 A JP 2000058797A JP 11226909 A JP11226909 A JP 11226909A JP 22690999 A JP22690999 A JP 22690999A JP 2000058797 A JP2000058797 A JP 2000058797A
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Kyu-Pil Lee
圭弼 李
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Abstract

(57)【要約】 【課題】 後続高温工程時ｐ＋不純物領域に金属膜で形
成されたコンタクトの抵抗の増加が防止できる半導体メ
モリ装置及びその製造方法を提供する。 【解決手段】 メモリセルが形成されたセル領域と少な
くとも一つのｐ＋不純物領域とを有するトランジスタを
含むコア領域そして周辺領域を有する半導体メモリ装置
の製造方法において、半導体基板の全面に層間絶縁膜を
形成する段階と、コンタクトホール形成用マスクを使用
して前記コア領域のｐ＋不純物領域表面が露出される時
まで絶縁膜をエッチングしてコンタクトホールを形成す
る段階と、コンタクトホールに金属膜を充填して半導体
基板と電気的に連結されるコンタクトを形成する段階と
を含むことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、より詳しくは半導体メモリ装置及びその
配線形成方法に関するものである。
【０００２】
【従来の技術】半導体装置の技術が徐々に高容量、高性
能化されながらこれによる技術開発が展開されている。
ＤＲＡＭ装置においても高容量化が急激に進展されてお
り、これにより複雑で微細化された技術開発がされてい
る。
【０００３】今まで開発された大部分のＤＲＡＭ装置の
構造を調べると参考(IEDM 95 PP.907/IEDM 96PP.597)で
示すように、セルに自己整列コンタクト（self-aligned
contact：ＳＡＣ）スキムが導入され、又配線工程を既
存のポリサイド(polycide)構造から金属構造へ変化され
る傾向である(IEDM 96 PP.597)。即ち、金属構造の配
線、特にビットラインを既存ポリサイド構造から金属ラ
インへ変更して素子の性能を向上させようと努力してい
る。
【０００４】図１は、従来の半導体メモリ装置の断面図
を示す図面である。図１を参照すると、従来の半導体メ
モリ装置の製造方法は、先ずセル(cell)領域、コア(cor
e)領域、そして周辺領域で限定された半導体基板１０上
に活性領域と非活性領域とを限定するための素子隔離領
域１２が形成される。半導体基板１０の活性領域上に導
電層即ち、ゲート電極１４が形成される。ゲート電極１
４はポリシリコン膜１４ａとタングステンシリサイド膜
１４ｂとが順次に積層された構造を有する。ゲート電極
１４の上部及び両側壁は酸化膜系列の層間絶縁膜とエッ
チング選択比を有する絶縁膜、例えばマスク窒化膜１４
ｃと窒化膜スペーサ１５とで取り囲まれるように形成さ
れる。
【０００５】コア領域及びセル領域そして周辺領域にあ
るゲート電極１４両側の半導体基板１０内に一般的によ
く知られたイオン注入工程へ高濃度不純物イオンが注入
されてソース／ドレーン領域が形成されることにより、
ゲート電極１４とソース／ドレーン領域で構成されるＭ
ＯＳトランジスタが形成される。コア領域にはｎ型高濃
度不純物とｐ型不純物とが注入されてｎ＋不純物領域１
６ａとｐ＋不純物領域１６ｂとが形成され、周辺領域に
は高濃度ｎ型不純物イオンが注入されてｎ＋不純物領域
１６ｃが形成される。
【０００６】ゲート電極１４を含んで半導体基板１０上
に第１絶縁膜１８が形成される。第１絶縁膜１８は例え
ば、ＢＰＳＧ膜で形成される。フォトレジスト膜パター
ンをマスクとして使用してセル領域のゲート電極１４間
のソース／ドレーン領域の上部表面が露出される時まで
第１絶縁膜１８をエッチングすることによりオープン領
域が形成される。オープン領域を例えば、ポリシリコン
膜で充填することによりビットライン用パッドポリ２０
ａとストレージノード用パッドポリ２０ｂとが形成され
る。
【０００７】パッドポリ２０ａ及び２０ｂを含んで第１
絶縁膜１９上に第２絶縁膜２２が形成される。第２絶縁
膜２２は例えば、Ｐ−ＴＥＯＳ膜で形成される。第２絶
縁膜２２上に前述したような方法でコンタクト形成領域
を限定して形成されたフォトレジスト膜パターン（図示
せず）をマスクとして使用し、第２絶縁膜２２、第１絶
縁膜１９、そしてゲート電極１４のマスク窒化膜１４ｃ
を部分的にエッチングすることによりコンタクトホール
が形成される。フォトレジスト膜パターンが除去され
る。
【０００８】その後、コンタクトホールを多層の金属膜
で充填することによりコンタクトプラグ２４ａ−２４ｄ
が形成される。例えば、多層の金属膜はＴｉ膜とＣｏ膜
との中いずれか一つの膜とＣＶＤ ＴｉＮ膜そしてタン
グステンが順次に積層されて形成される（図示せず）。
Ｔｉ膜又はＣｏ膜はオーミック層(ohmic layer)の形成
のためのものであり、ＣＶＤ ＴｉＮ膜は物質の拡散を
防止する障壁膜役割を果たす。
【０００９】その後、コンタクトプラグ２４ａ−２４ｄ
を含んで第２絶縁膜２２上にビットライン形成用金属膜
２６ａとマスク窒化膜２６ｂとが順次に形成される。金
属膜２６ａは例えば、タングステン（Ｗ）で形成され
る。ビットライン形成用マスクを使用してマスク窒化膜
２６ｂと金属膜２６ａとを順次にエッチングすることに
よりセル領域にはビットライン用パッドポリ２０ａと電
気的に連結されるコンタクトプラグ２４ａを通じて半導
体基板１０と電気的に連結されるビットライン２６が形
成される。そして、コア領域と周辺領域にはビットライ
ン２６の形成時配線のためのパッド２６’が形成され
る。
【００１０】その後、ビットライン２６及びパッド２
６’の両側壁に窒化膜スペーサ２７が形成される。半導
体基板１０の全面に第３絶縁膜２８が形成される。第３
絶縁膜２８はＨＤＰ酸化膜で形成される。ストレージノ
ードコンタクトホール形成用マスクを使用してセル領域
のストレージノード用パッドポリ２０ｂの表面が露出さ
れる時まで第３及び第２絶縁膜２８及び２２をエッチン
グすることによりストレ−ジノードコンタクトホール３
０が形成される。その後、コンタクトホール３０を含ん
で第３絶縁膜２８上にポリシリコン膜を形成した後、パ
ターニングすることによりストレージノード即ち、キャ
パシタ下部電極３２が形成される。その後、一般によく
知られたＤＲＡＭキャパシタの形成工程によりキャパシ
タが形成される。
【００１１】前述したように、素子の配線で金属ライン
を使用する場合特に、ＤＲＡＭからビットラインへ使用
される場合ビットライン形成後高温で遂行されるキャパ
シタ形成工程時過度な熱により金属ビットライン工程に
多くの問題が発生される。IEDM 96 PP.597で示すよう
に、コア領域と周辺領域とを電気的に連結させるため使
用されたｐ＋不純物領域１６ｂのコンタクト抵抗が数千
ohm/contactで上昇してコンタクトサイズが０．１５μ
ｍ×０．１５μｍ以下で小さくなる。これにより、数万
〜数十万ohm/contactで抵抗が大きくなり、素子の性能
は急激に劣化する問題が起こる。
【００１２】これは、電気的にオーミック層形成のため
形成したコンタクト底部位のシリサイド層へ吸い込まれ
て発生される現象として高温で後続工程の遂行時、コン
タクトサイズが小さくなれば小さくなるほどさらに酷く
なる。だが、金属でビットラインを形成するダイナミッ
クＲＡＭ装置は素子の性能を向上させ得ることだけでは
なく、高段差のフォトＤＯＦ(depth of focus margin)マ
−ジン問題が改善でき、ビットラインの厚さを低められ
てバーチカルスケーリング(vertical scaling)を成せ、
全般的に素子の構造的特性が良好にできる。
【００１３】その後、キャパシタを完全に覆うように第
３絶縁膜２８上に第４絶縁膜３６が形成される。第４絶
縁膜３６はＴＥＯＳ膜とＵＳＧ膜が積層されている。コ
ンタクトホール形成用マスクを使用してコア領域と周辺
領域とのゲート電極導電膜１４ｂの表面が露出される時
まで第４及び第３絶縁膜３６及び２８を順次にエッチン
グすることによりコンタクトホールが形成される。コン
タクトホールが金属膜、例えば、タングステンで充填さ
れてパッド２６’と電気的に連結される配線形成のため
のコンタクト３８ａ及び３８ｂが形成される。第４絶縁
膜上にコンタクト３８ａ及び３８ｂと電気的に連結され
る金属配線４０が形成される。金属配線４０は例えば、
アルミニウム（Ａｌ）で形成される。金属配線上に図面
に示されたように、配線が付加的に形成できる。
【００１４】
【発明が解決しようとする課題】本発明の目的は、後続
高温工程時ｐ＋不純物領域に金属膜で形成されたコンタ
クトの抵抗が増加されることが防止できる半導体メモリ
装置及びその製造方法を提供することである。
【００１５】
【課題を解決するための手段】前述した目的を達成する
ための本発明によると、メモリセルが形成されたセル領
域と少なくとも一つのｐ＋不純物領域とを有するトラン
ジスタを有するコア領域そして周辺領域を有する半導体
メモリ装置の製造方法は、半導体基板の全面に層間絶縁
膜を形成する段階と、コンタクトホール形成用マスクを
使用してコア領域のｐ＋不純物領域表面が露出される時
まで絶縁膜をエッチングしてコンタクトホールを形成す
る段階と、コンタクトホールに金属膜を充填して半導体
基板と電気的に連結されるコンタクトを形成する段階と
を含む。
【００１６】前述した目的を達成するための本発明によ
ると、セル領域とコア領域そして周辺領域とを有する半
導体メモリ装置の製造方法において、半導体基板上にゲ
ート電極を形成し、上部表面と両側壁とが絶縁物質で取
り込まれるように形成する段階と、ゲート電極両側の半
導体基板に不純物イオンを注入して第１導電型領域と第
２導電型領域とを形成する段階と、ゲート電極を含んで
半導体基板上に第１絶縁膜を形成する段階と、コンタク
トホール形成用マスクを使用して第２導電型領域を除外
したゲート電極の表面と第１導電型領域の半導体基板の
表面とが露出される時まで第１絶縁膜と絶縁物質とを順
次にエッチングしてコンタクトホールを形成する段階
と、コンタクトホールを多層の金属膜で充填してコンタ
クトプラグを形成する段階と、第１絶縁膜上にコンタク
トプラグと電気的に連結されるパッドを形成し、上部と
両側壁とが絶縁物質で取り込まれるように形成する段階
と、パッドを含んで第１絶縁膜上に第２絶縁膜を形成す
る段階と、コンタクトホール形成用マスクを使用して第
２導電型領域の半導体基板とパッドの表面とが露出され
る時まで第２及び第１絶縁膜と絶縁物質とを順次にエッ
チングしてコンタクトホールを形成する段階と、コンタ
クトホールを金属膜で充填して配線形成用コンタクトを
形成する段階とを含む。
【００１７】前述した目的を達成するための本発明によ
ると、半導体メモリ装置は、メモリセルが形成されたセ
ル領域と少なくとも一つのｐ＋不純物領域とを有するト
ランジスタを含むコア領域そして周辺領域を有する半導
体基板と、セル及びコアそして周辺領域を含んで半導体
基板の全面に形成された層間絶縁膜と、層間絶縁膜を突
き抜いてｐ＋不純物領域と電気的に連結されるように形
成されたコンタクトとを含む。
【００１８】図４を参照すると、本発明の実施形態によ
る新たな半導体メモリ装置及びその製造方法は、半導体
基板にメモリセルが形成されたセル領域と少なくとも一
つのｐ＋不純物領域を有するトランジスタを有するコア
領域そして周辺領域が形成される。半導体基板の全面に
層間絶縁膜が形成される。コンタクトホール形成用マス
クを使用してコア領域のｐ＋不純物領域表面が露出され
る時まで絶縁膜をエッチングすることによりコンタクト
ホールが形成される。
【００１９】コンタクトホールに金属膜を充填すること
により半導体基板と電気的に連結されるコンタクトが形
成される。このような半導体メモリ装置及びその製造方
法により、高温工程で形成されるセル領域のメモリセル
形成後にｐ＋不純物領域の半導体基板に配線のためのコ
ンタクトを直接形成することにより後続遂行される高温
工程数が減少されて金属膜と不純物イオンとの反応が抑
制できてコンタクト抵抗の増加が防止できる。 従って、
素子の性能を安定的に得られる。
【００２０】
【発明の実施の形態】以下、図２乃至図５を参照して本
発明の実施形態を詳細に説明する。本発明の半導体メモ
リ装置は、半導体基板にメモリセルが形成されたセル領
域と少なくとも一つのｐ＋不純物領域とを有するトラン
ジスタを含むコア領域そして周辺領域が形成されてい
る。セル及びコアそして周辺領域を含んで半導体基板の
全面に層間絶縁膜が形成されている。層間絶縁膜を突き
抜いてｐ＋不純物領域と電気的に連結されるコンタクト
が形成されている。
【００２１】半導体メモリ装置の製造方法は次の通りで
ある。図２乃至図５は、本発明の実施形態による半導体
メモリ装置の製造方法を工程の流れ順に示す図である。
図２を参照すると、本発明の半導体メモリ装置の製造方
法は、先ずセル領域、コア領域、そして周辺領域で限定
された半導体基板１００上に活性領域と非活性領域とを
限定するための素子隔離領域１０２が形成される。素子
隔離領域１０２は一般によく知られたＬＯＣＯＳ(LOCal
Oxidation of Silicon)工程又はトレンチ隔離(trench
isolation)工程により形成される。半導体基板１００の
活性領域上に導電層即ち、ゲート電極１０４が形成され
る。ゲート電極１０４はポリシリコン膜１０４ａとタン
グステンシリサイド膜１０４ｂとが順次に積層された構
造を有する。ゲート電極１０４の上部表面と両側壁とは
酸化膜系列の層間絶縁膜とエッチング選択比とを有する
絶縁膜、例えばマスク窒化膜１０４ｃと窒化膜スペーサ
１０５とで取り囲まれるように形成される。
【００２２】コア領域及びセル領域そして周辺領域にあ
るゲート電極１０４両側の半導体基板１００内に一般に
よく知られたイオン注入工程で高濃度不純物イオンが注
入されてソース／ドレーン領域が形成されることによ
り、ゲート電極１０４とソース／ドレーン領域とで構成
されるＭＯＳトランジスタが形成される。コア領域には
ｎ型高濃度不純物とｐ型不純物が注入されてｎ＋不純物
領域１０６ａとｐ＋不純物領域１０６ｂが形成され、周
辺領域には高濃度ｎ型不純物イオンが注入されてｎ＋不
純物領域１０６ｃが形成される。
【００２３】ゲート電極１０４を含んで半導体基板上に
第１絶縁膜１０８が形成される。第１絶縁膜１０８は例
えば、ＢＰＳＧ膜で形成される。フォトレジスト膜パタ
ーンをマスクとして使用してセル領域のゲート電極１０
４間のソース／ドレーン領域の上部表面が露出される時
まで第１絶縁膜１０８をエッチングすることによりオー
プン領域が形成される。オープン領域を例えば、ポリシ
リコン膜で充填してビットライン用パッドポリ１１０ａ
とストレージノード用パッドポリ１１０ｂが形成され
る。ゲート電極１０４を取り囲んでいるマスク窒化膜１
０４ｃと窒化膜スペーサ１０５によりゲート電極導電膜
１０３及び１０４がパッドポリ１１０ａ及び１１０ｂと
電気的ショート(short)が発生することが防止される。
【００２４】パッドポリ１１０ａ及び１１０ｂを含んで
第１絶縁膜１０８上に第２絶縁膜１１２が形成される。
第２絶縁膜１１２は例えば、Ｐ−ＴＥＯＳ膜で形成され
る。第２絶縁膜１１２上に前述したような方法でコンタ
クト形成領域を限定して形成されたフォトレジスト膜パ
ターンをマスクとして使用し、第２絶縁膜１１２、第１
絶縁膜１０８、そしてゲート電極１０４のマスク窒化膜
１０４ｃを部分的にエッチングすることによりコンタク
トホール１１４ａ−１１４ｃが形成される。
【００２５】言い換えれば、マスクを使用してコア領域
のｐ＋不純物領域１０８ｂを除外したセル領域のビット
ライン用パッドポリ１１０ａ、コア領域のｎ＋不純物領
域１０８ｂとゲート電極の導電層１０４ｂ、そして周辺
領域のｎ＋型不純物領域１０６ｃとゲート電極の導電層
１０４ｂの上部表面が各々露出される時までエッチング
することによりコンタクトホール１１４ａ−１１４ｃが
形成される。その後、フォトレジスト膜パターンが除去
される。
【００２６】続いて、コンタクトホール１１４ａ−１１
４ｃの両側壁及び下部面に沿ってＴｉ膜とＣｏ膜との中
いずれか一つの膜が蒸着される。Ｔｉ膜又はＣｏ膜はオ
ーミック層を形成するため形成される膜として一般に、
数百Åの厚さで形成される。これは、工程条件により変
われ、コンタクト特性又膜の厚さにより非常に敏感に変
われる。Ｔｉ膜及びＣｏ膜上に物質の拡散を防止するた
めの障壁膜のＴｉＮ膜がＣＶＤ(chemical vapor deposi
tion)工程で直ちに積層される。最後に、コンタクトホ
ール１１４ａ−１１４ｃを充填するようにタングステン
が形成される。
【００２７】他の方法で、オーミック層の形成後コンタ
クト底を除外した半導体基板と反応せず残っているＴｉ
膜又はＣｏ膜を除去した後、障壁膜を形成することもで
きる。又は障壁金属を直接配線で使用してタングステン
で充填する段階をスキップ(skip)することもできる。こ
のような変化は素子の要求条件や工程条件により多数の
工程調合で変更が可能である。
【００２８】図３において、コンタクトプラグを含んで
第２絶縁膜１１２上にビットライン形成用金属膜１１６
ａとマスク窒化膜１１６ｂが順次に形成される。金属膜
は例えば、タングステンで形成される。ビットライン形
成用マスクを使用してマスク窒化膜１１６ｂと金属膜１
１６ａとを順次にエッチングすることによりビットライ
ンコンタクトプラグ１１０ａを通じて半導体基板１００
と電気的に連結されるビットライン１１６と同時に配線
のためのパッド１１６’が形成される。ビットライン及
びパッド１１６及び１１６’はダマシン工程で形成する
こともできる。その後、ビットライン及びパッド１１６
及び１１６’を含んで第２絶縁膜１１２上に窒化膜が形
成される。窒化膜をエッチバック工程でエッチングする
ことによりビットライン及びパッド１１６及び１１６’
の両側壁に窒化膜スペーサ１１７及び１１７’が形成さ
れる。
【００２９】半導体基板１００の全面に第３絶縁膜１１
８が形成される。。第３絶縁膜１１８は例えば、ＨＤＰ
酸化膜で形成される。ストレージノードコンタクトホー
ル形成用マスクを使用してセル領域のストレ−ジノード
用パッドポリ１１０ｂの表面が露出される時まで第３及
び第２絶縁膜１１８及び１１２をエッチングすることに
よりストレージノードコンタクトホール１２０が形成さ
れる。コンタクトホール１２０内部の両側壁に窒化膜ス
ペーサが形成される。
【００３０】図４を参照すると、コンタクトホール１２
０を含んで第３絶縁膜１１８上にストレージノード形成
用導電膜を形成した後、パターニングすることによりス
トレージノード即ち、キャパシタ下部電極１２２が形成
される。キャパシタ下部電極１２２上にＨＳＧ（hemi-s
pherical grain：１２３）膜形成後、キャパシタ誘電膜
１２４とキャパシタ上部電極１２５とを形成することに
よりキャパシタが形成される。導電膜は多結晶ポリシリ
コン膜で形成されるがキャパシタ誘電膜をＢＳＴ膜やＴ
ａ2Ｏ5等の高誘電膜で形成する場合には金属系列の膜質
で形成できる。
【００３１】その後、半導体基板１００の全面に第４絶
縁膜１２６が形成される。第４絶縁膜は例えば、ＴＥＯ
Ｓ膜とＵＳＧ膜が積層された構造を有する。コンタクト
ホール形成用マスクを使用してコア領域のｐ＋不純物領
域１０６ｂ及びパッド金属膜１１６ａそして周辺領域の
パッド金属膜１１６ａの表面が露出される時まで第４絶
縁膜１２６、第３絶縁膜１１８、マスク窒化膜１１６
ｂ、第２絶縁膜１１２、そして第１絶縁膜１０９をエッ
チングすることによりコンタクトホール１２８ａ−１２
８ｃが形成される。
【００３２】この際、ｐ＋不純物領域に形成されるコン
タクトホール１２８ａは従来よりチップ全体面積でｐ＋
不純物領域の面積が占める比率が低いのでｐ＋不純物領
域に形成されるサイズを広く形成して（全体チップサイ
ズの面積増加分は微々たる）金属コンタクトを通じて電
気的に連結させようとする。従って、オーミック層との
反応によるコンタクト抵抗の増加を防げる。その後、コ
ンタクトホール１２８ａ−１２８ｃを金属膜で充填する
ことによりパッド１１６’により間接的に基板と接続さ
れるコンタクトが形成される。
【００３３】又、ｎ＋不純物領域１０６ａ，１０６ｃへ
の配線は前述した方法のような金属パッド１１６’を通
じる方法と一部はｐ＋不純物領域１０６ｂの配線形成方
法のように、半導体基板のｎ＋不純物領域１０６ａ，１
０６ｃに直接コンタクトホールを形成して接続する方法
が使用できる。
【００３４】図５において、第４絶縁膜１２６上にコン
タクトと電気的に連結される第１金属配線１３０が形成
される。金属は例えば、アルミニウムで形成される。第
１金属配線１３０を含んで第４絶縁膜１２６上に第５絶
縁膜１３１が形成される。第５絶縁膜１３１はＴＥＯＳ
膜とＳＯＧ膜が積層されており、第５絶縁膜１３１上に
第５絶縁膜１３１内に形成されたコンタクト１３２と電
気的に連結される第２金属配線１３３が形成される。コ
ンタクト１３２及び第２金属配線１３３はやはりアルミ
ニウムで形成される。
【００３５】
【発明の効果】本発明は、従来の半導体メモリ装置の製
造方法で熱処理工程時ｐ＋不純物領域の不純物イオンと
反応してコンタクト抵抗が増加される問題点を解決した
ものであって、高温工程で形成されるセル領域のメモリ
セル形成後にｐ＋不純物領域の半導体基板に配線のため
のコンタクトを直接形成することにより、後続遂行され
る高温工程数が減少されて金属膜と不純物イオンとの反
応が抑制できて、コンタクト抵抗の増加が防止できる。
従って、素子の性能を安定的に得られる効果がある。
【図面の簡単な説明】
【図１】 従来の半導体メモリ装置の構成を示す断面図
である。
【図２】 本発明の実施形態による半導体メモリ装置の
製造方法を工程の流れ順に示す流れ図である。
【図３】 本発明の実施形態による半導体メモリ装置の
製造方法を工程の流れ順に示す図である。
【図４】 本発明の実施形態による半導体メモリ装置の
製造方法を工程の流れ順に示す図である。
【図５】 本発明の実施形態による半導体メモリ装置の
製造方法を工程の流れ順に示す図である。
【符号の説明】
１０，１００ 半導体基板 １２，１０２ 素子隔離領域 １４，１０４ ゲート電極 １６ａ，１６ｃ，１０６ａ，１０６ｃ ｎ＋不純物領
域 １６ｂ，１０６ｂ ｐ＋不純物領域 ２６，１１６ ビットライン ２６’，１１６’ パッド ３２，１２２ ストレージノード ３８ａ’，３８ｂ，１２８ａ，１２８ｂ，１２８ｃ コ
ンタクト ４０，１３０ 金属配線

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルが形成されたセル領域と少
    なくとも一つのｐ＋不純物領域とを有するトランジスタ
    を含むコア領域そして周辺領域を有する半導体メモリ装
    置の製造方法において、 前記半導体基板の全面に層間絶縁膜を形成する段階と、 コンタクトホール形成用マスクを使用して前記コア領域
    のｐ＋不純物領域表面が露出される時まで前記絶縁膜を
    エッチングしてコンタクトホールを形成する段階と、 前記コンタクトホールに金属膜を充填して半導体基板と
    電気的に連結されるコンタクトを形成する段階とを含む
    ことを特徴とする半導体メモリ装置の製造方法。
  2. 【請求項２】 セル領域とコア領域そして周辺領域と
    を有する半導体メモリ装置の製造方法において、 前記半導体基板上にゲート電極を形成し、上部表面と両
    側壁とが絶縁物質で取り囲まれるように形成する段階
    と、 前記ゲート電極両側の半導体基板に不純物イオンを注入
    して第１導電型領域と第２導電型領域とを形成する段階
    と、 前記ゲート電極を含んで前記半導体基板上に第１絶縁膜
    を形成する段階と、 コンタクトホール形成用マスクを使用して前記第２導電
    型領域を除外した前記ゲート電極の表面と第１導電型領
    域の半導体基板の表面とが露出される時まで前記第１絶
    縁膜と絶縁物質とを順次にエッチングしてコンタクトホ
    ールを形成する段階と、 前記コンタクトホールに多層の金属膜を充填してコンタ
    クトプラグを形成する段階と、 前記第１絶縁膜上に前記コンタクトプラグと電気的に連
    結されるパッドを形成し、上部と両側壁とが絶縁物質で
    取り囲まれるように形成する段階と、 前記パッドを含んで前記第１絶縁膜上に第２絶縁膜を形
    成する段階と、 コンタクトホール形成用マスクを使用して前記第２導電
    型領域の半導体基板とパッドの表面とが露出される時ま
    で前記第２及び第１絶縁膜と絶縁物質とを順次にエッチ
    ングしてコンタクトホールを形成する段階と、 前記コンタクトホールに金属膜を充填して配線形成用コ
    ンタクトを形成する段階とを含むことを特徴とする半導
    体メモリ装置の製造方法。
  3. 【請求項３】 前記絶縁物質はシリコン窒化膜である
    ことを特徴とする請求項２に記載の半導体メモリ装置の
    製造方法。
  4. 【請求項４】 前記第１導電型領域はｎ＋不純物領域
    であり、第２導電型領域はｐ＋不純物領域であることを
    特徴とする請求項２に記載の半導体メモリ装置の製造方
    法。
  5. 【請求項５】 前記第１絶縁膜は、ＢＰＳＧ膜とＰ−
    ＴＥＯＳ膜とが積層された構造を有することを特徴とす
    る請求項２に記載の半導体メモリ装置の製造方法。
  6. 【請求項６】 前記多層の金属膜は、Ｔｉ／ＴｉＮ／
    Ｗ膜で積層されていることを特徴とする請求項２に記載
    の半導体メモリ装置の製造方法。
  7. 【請求項７】 前記Ｔｉ膜は、オーミック層形成のた
    めの膜であり、ＴｉＮ膜は障壁膜であることを特徴とす
    る請求項６に記載の半導体メモリ装置の製造方法。
  8. 【請求項８】 前記多層の金属膜Ｔｉ／ＴｉＮ膜で積
    層されていることを特徴とする請求項２に記載の半導体
    メモリ装置の製造方法。
  9. 【請求項９】 前記多層の金属膜は、ＴｉＮ／Ｗ膜で
    積層されていることを特徴とする請求項２に記載の半導
    体メモリ装置の製造方法。
  10. 【請求項１０】 前記多層の金属膜は、単層のＴｉＮ
    膜で形成できることを特徴とする請求項２に記載の半導
    体メモリ装置の製造方法。
  11. 【請求項１１】 前記パッドとコンタクトとは、タン
    グステンで形成され、前記金属膜は、アルミニウムで形
    成されることを特徴とする請求項２に記載の半導体メモ
    リ装置の製造方法。
  12. 【請求項１２】 前記第２絶縁膜は、ＨＤＰ酸化膜と
    ＴＥＯＳ膜そしてＵＳＧ膜が積層された構造を有するこ
    とを特徴とする請求項２に記載の半導体メモリ装置の製
    造方法。
  13. 【請求項１３】 メモリセルが形成されたセル領域と
    少なくとも一つのｐ＋不純物領域とを有するトランジス
    タを含むコア領域そして周辺領域を有する半導体基板
    と、 前記セル及びコアそして周辺領域を含んで前記半導体基
    板の全面に形成された層間絶縁膜と、 前記層間絶縁膜を突き抜いて前記ｐ＋不純物領域と電気
    的に連結されるように形成されたコンタクトとを含むこ
    とを特徴とする半導体メモリ装置。
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