KR20010004368A - 강유전체 메모리 소자 및 그 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 17
- 239000003990 capacitor Substances 0.000 claims abstract description 46
- 239000002184 metal Substances 0.000 claims abstract description 25
- 229910052751 metal Inorganic materials 0.000 claims abstract description 25
- 238000002161 passivation Methods 0.000 claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000011229 interlayer Substances 0.000 claims description 57
- 239000010410 layer Substances 0.000 claims description 45
- 230000002093 peripheral effect Effects 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 230000001681 protective effect Effects 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 3
- 230000000903 blocking effect Effects 0.000 abstract description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 3
- 238000001465 metallisation Methods 0.000 abstract 2
- 239000010408 film Substances 0.000 description 58
- 230000006866 deterioration Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- -1 hydrogen ions Chemical class 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000006355 external stress Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000011232 storage material Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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Abstract
전원 공급 없이도 저장된 정보를 보유할 수 있는 기능의 메모리인 FeRAM 제조방법에서 칩 면적을 작게하며 소자의 신뢰성을 향상시킬 수 있는 강유전체 메모리 소자 및 그 제조 방법에 관한 것으로, FeRAM 소자의 단위 셀 면적을 줄이기 위해 소자 구성에서 트랜지스터와 캐패시터를 상하 동일 평면상에 위치시키는데 특징이 있다. 이를 위해, 비트라인(Bit Line) 형성시 별도의 리딩 패드(Leading pad)를 형성하고 리딩 패드와 캐패시터의 상부전극을 연결하는 국부연결배선(Local interconnection) 배선을 형성한다. 또한, 캐패시터 형성 후에 실시되는 페시베이션 공정에서 강유전 특성이 열화되는 것을 방지하기 위하여, 소자의 주변회로(Periphery Circuit Area)에서 주요 금속 배선으로 사용되는 금속막이 메모리 중심부( Memory Core)에서는 금속 차단막(Metal Blocking Layer)으로 이용되도록 한다.
Description
본 발명은 반도체 메모리 소자 제조 방법에 관한 것으로, 특히 강유전체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다.
FeRAM(ferroelectric random access memory) 소자는 비휘발성 기억 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM(dynamic random access memory)에 필적하여 차세대 기억소자로 각광받고 있다.
SrBi2Ta2O9와 같은 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 비휘발성 메모리 소자로 사용하는 경우 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하게 되는 원리를 이용하는 것이다.
FeRAM 소자의 축전물질로는 SrBi2Ta2O9(이하 SBT)와 Pb(Zr,Ti)O3(이하 PZT) 박막이 주로 사용된다. 상기와 같은 강유전체막의 우수한 강유전 특성을 얻기 위해서는 상하부 전극물질의 선택과 적절한 공정의 제어가 필수적이다.
FeRAM 소자를 구성하는 캐패시터와 트랜지스터의 배열은 소자 제조 공정상 기술적인 한계로 인하여 상·하로 중첩되어 배열하지 못하고 불가피하게 따로 떨어뜨려 배열할 수 밖에 없다. 이러한 소자구조에서의 배열 방법은 상대적으로 단위 셀 면적이 커 칩 크기를 줄이는 데에 어려움이 있다.
즉, 도1에 도시한 바와 같이 상·하로 중첩되어 배열하지 못한 트랜지스터와 와 캐패시터의 레이 아웃 구조에서는 셀 면적을 감소시키기 어렵다. 도1에서 미설명 도면부호 '10'은 실리콘 기판, '11'은 P-웰, '12'는 필드산화막, '13'은 게이트 산화막, '14'는 게이트 전극, '15'는 소오스·드레인, '16', '20', '22'는 층간절연막, '16'은 하부전극, '17'은 강유전체막, '21'은 금속배선, '23'은 페시베이션막(passivation layer)을 나타낸다.
이와 같이 트랜지스터와 캐패시터가 상·하로 중첩되어 되지 않는 셀 구조에서 강유전체 캐패시터 형성 후 실시되는 후속공정에서 실시되는 페시베이션 공정은 1021원자/㎤ 정도의 수소를 생성하여 강유전 특성을 크게 열화시킨다.
도2는 페시베이션 전과 후의 강유전 특성을 보이는 이력곡선이다.
이러한 열화를 방지하기 위하여 수소이온(H+)을 흡습하는 재료를 사용하거나, 캐패시터 상부에 별도의 금속막을 형성함으로써 열화를 방지하는 기술이 사용되어 왔으나, 이러한 종래의 기술은 단위면적 감소에 기여하지 못하고 복잡한 추가 공정을 필요로하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 전원 공급 없이도 저장된 정보를 보유할 수 있는 기능의 메모리인 FeRAM 제조방법에서 칩 면적을 작게하며 소자의 신뢰성을 향상시킬 수 있는 강유전체 메모리 소자 및 그 제조 방법을 제공하는데 목적이 있다.
도1은 종래 강유전체 메모리 소자 구조를 보이는 단면도,
도2는 페시베이션 전과 후의 강유전 특성을 보이는 이력곡선.
도3은 본 발명의 일실시예에 따른 강유전체 메모리 소자 구조를 보이는 단면도,
도4a 내지 도4e는 본 발명의 일실시예에 따른 강유전체 메모리 소자 제조 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
35A: 비트라인 35B: 리딩 패드
37: 하부전극 38: 강유전체막
39: 상부전극 41: 국부연결배선
43: 금속막
상기와 같은 목적을 달성하기 위한 본 발명은, 기판 상에 형성된 트랜지스터; 상기 트랜지스터를 덮는 제1 층간절연막; 상기 제1 층간절연막 내에 각각 형성되어 상기 트랜지스터의 소오스를 노출시키는 제1 콘택홀 및 상기 트랜지스터의 드레인을 노출시키는 제2 콘택홀; 상기 제1 콘택홀을 통하여 상기 소오스와 접하는 비트라인; 상기 제2 콘택홀을 통하여 상기 드레인과 연결되는 제1 전도막 패턴; 상기 비트라인 및 상기 제1 전도막 패턴을 덮는 제2 층간절연막; 상기 제2 층간절연막 상에 형성된 하부전극, 강유전체막 및 상부전극으로 이루어져 상기 트랜지스터와 중첩되는 캐패시터; 상기 캐패시터를 덮는 제3 층간절연막; 상기 제3 층간절연막 내에 형성되어 상기 캐패시터의 상부전극을 노출시키는 제3 콘택홀, 상기 제3 층간절연막 및 상기 제2 층간절연막 내에 형성되어 상기 제1 전도막 패턴을 노출시키는 제4 콘택홀; 및 상기 제3 콘택홀 및 상기 제4 콘택홀을 통하여 상기 제1 전도막 패턴과 상기 캐패시터의 상부전극을 연결시키는 제2 전도막 패턴을 포함하는 강유전체 메모리 소자를 제공한다.
또한, 상기 제2 전도막 패턴을 덮는 제4 층간절연막; 상기 제4 층간절연막 상에 형성되어 주변회로 영역에서는 금속배선으로서 역할을 하며 상기 강유전체 캐패시터가 형성된 메모리 중심영역에서는 방지막으로 역할하는 금속막; 및 상기 금속막 상에 형성된 페시베이션층을 더 포함하는 강유전체 메모리 소자를 제공한다.
또한, 트랜지스터 형성이 완료된 기판 상에 제1 층간절연막을 형성하는 제1 단계; 상기 제1 층간절연막을 선택적으로 식각하여 상기 트랜지스터의 소오스를 노출시키는 제1 콘택홀 및 상기 트랜지스터의 드레인을 노출시키는 제2 콘택홀을 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 제1 전도막을 형성하는 제3 단계; 상기 제1 전도막을 패터닝하여 상기 제1 콘택홀을 통하여 상기 소오스와 접하는 비트라인 및 상기 제2 콘택홀을 통하여 상기 드레인과 연결되는 제1 전도막 패턴을 형성하는 제4 단계; 상기 제4 단계가 완료된 전체 구조 상에 제2 층간절연막을 형성하는 제5 단계; 상기 제2 층간절연막 상에 하부전극, 강유전체막 및 상부전극으로 이루어져 상기 트랜지스터와 중첩되는 캐패시터를 형성하는 제6 단계; 상기 제6 단계가 완료된 전체 구조 상에 제3 층간절연막을 형성하는 제7 단계; 상기 제3 층간절연막을 선택적으로 식각하여 상기 캐패시터의 상부전극을 노출시키는 제3 콘택홀을 형성하고, 상기 제3 층간절연막 및 상기 제2 층간절연막을 선택적으로 식각하여 상기 제1 전도막 패턴을 노출시키는 제4 콘택홀을 형성하는 제8 단계; 및 상기 제3 콘택홀 및 상기 제4 콘택홀을 통하여 상기 제1 전도막 패턴과 상기 캐패시터의 상부전극을 연결시키는 제2 전도막 패턴을 형성하는 제9 단계를 포함하는 강유전체 메모리 소자 제조 방법을 제공한다.
또한, 상기 제9 단계 후, 상기 제9 단계가 완료된 전체 구조 상에 제4 층간절연막을 형성하는 제10 단계; 주변회로 영역에서는 금속배선으로서 역할을 하며 상기 강유전체 캐패시터가 형성된 메모리 중심영역에서는 방지막으로 역할하는 금속막을 상기 제4 층간절연막 상에 형성하는 제11 단계; 및 상기 금속막 상에 페시베이션층을 형성하는 제12 단계를 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법을 제공한다.
본 발명은 FeRAM 소자의 단위 셀 면적을 줄이기 위해 소자 구성에서 트랜지스터와 캐패시터를 상하 동일 평면상에 위치시키는데 특징이 있다. 이를 위해, 비트라인(Bit Line) 형성시 별도의 리딩 패드(Leading pad)를 형성하고 리딩 패드와 캐패시터의 상부전극을 연결하는 국부연결배선(Local interconnection) 배선을 형성한다.
또한, 캐패시터 형성 후에 실시되는 페시베이션 공정에서 강유전 특성이 열화되는 것을 방지하기 위하여, 소자의 주변회로(Periphery Circuit Area)에서 주요 금속 배선으로 사용되는 금속막이 메모리 중심부( Memory Core)에서는 금속 차단막(Metal Blocking Layer)으로 이용되도록 한다.
도3은 본 발명의 일실시예에 따른 강유전체 메모리 소자 구조를 보이는 단면도로서, 실리콘 기판(30) 상에 형성된 트랜지스터, 트랜지스터를 덮는 제1 층간절연막(34), 제1 층간절연막 내에 각각 형성되어 상기 트랜지스터의 소오스(33A)를 노출시키는 제1 콘택홀 및 트랜지스터의 드레인(33B)을 노출시키는 제2 콘택홀, 제1 콘택홀을 통하여 트랜지스터의 소오스와 접하는 비트라인(35A), 제2 콘택홀을 통하여 상기 드레인과 연결되는 리딩 패드(35B), 비트라인 및 리딩 패드 형성이 완료된 전체 구조를 덮는 제2 층간절연막(36), 제2 층간절연막 상에 형성된 하부전극(37), 강유전체막(38) 및 상부전극(39)으로 이루어져 트랜지스터와 중첩되는 캐패시터, 캐패시터 형성이 완료된 전체 구조를 덮는 제3 층간절연막(40), 제3 층간절연막 내에 형성되어 캐패시터의 상부전극(39)을 노출시키는 제3 콘택홀, 제3 층간절연막 및 상기 제2 층간절연막 내에 형성되어 리딩 패드(35B)를 노출시키는 제4 콘택홀, 제3 콘택홀 및 제4 콘택홀을 통하여 리딩 패드(35B)와 상기 캐패시터의 상부전극을 연결하는 국부연결배선(41), 국부연결배선(41) 형성이 완료된 전체 구조를 덮는 제4 층간절연막, 제4 층간절연막 상에 형성되어 주변회로 영역에서는 금속배선으로서 역할을 하며 상기 강유전체 캐패시터가 형성된 메모리 중심영역에서는 방지막으로 역할하는 금속막(43) 및 상기 금속막 상에 형성된 실리콘산화막(SiOx)(44) 및 실리콘질화막(SixNy)(45)으로 이루어지는 페시베이션층을 보이고 있다.
이하, 4a 내지 도4e를 참조하여 본 발명의 일실시예에 따른 FeRAM 소자 제조 방법을 설명한다.
먼저, 도4a에 도시한 바와 같이 필드 산화막(31) 및 워드 라인(32), 소오스(33A), 드레인(33B)으로 이루어지는 트랜지스터 형성이 완료된 실리콘 기판(30) 상부에 및 제1 층간절연막(34)을 선택적으로 식각하여 그 각각이 소오스(33A), 드레인(33B)을 노출시키는 제1 콘택홀 및 제2 콘택홀을 형성하고, 소오스(33A)와 연결되는 비트라인(35A)을 형성하면서 드레인과 연결되는 리딩 패드(35B)를 형성한다.
상기 트랜지스터를 형성하는 과정은 DRAM 소자를 제조 공정과 동일하다. 한편, 상기 리딩 패드(35B)는 이후에 형성될 캐패시터의 상부전극과 트랜지스터의 드레인(33B)을 연결시키기 위한 것이다.
다음으로, 도4b에 도시한 바와 같이 전체 구조 상에 층간절연막(36)을 형성하고, 하부전극(37), 강유전체막(38) 및 상부전극(39)으로 이루어지는 캐패시터를 형성한 다음, 전체 구조 상에 층간절연막(40)을 형성한다. 이어서, 층간절연막(40)을 선택적으로 식각하여 캐패시터의 상부전극(39)을 노출시키는 제3 콘택홀(C1)과 리딩 패드(35B)를 노출시키는 제4 콘택홀(C2)을 형성한다. 이때, 주변회로에서는 강유전체 캐패시터에 사용되는 연결배선 재료를 사용하지 않기 때문에 콘택홀이 형성되지 않는다.
다음으로, 도4c에 도시한 바와 같이 제3 콘택홀(C1)과 제4 콘택홀(C2)을 통하여 캐패시터의 상부전극(39)과 리딩 패드(35B)를 연결하는 국부연결배선(41)을 형성한다.
다음으로, 도4d에 도시한 바와 같이 전체 구조 상에 층간절연막(42)을 형성하고, Ti/TiN/Al의 적층 구조로 이루어지는 금속막(43)을 형성한다. 이때, 금속막(43)은 주변회로 영역에서는 금속배선으로서 역할하며 메모리 중심부에서는 이후에 실시되는 페시베이션 공정에서 수소 이온의 침투를 방지하는 방지막으로서 역할을 한다. 따라서, 금속막(43)의 면적은 주변회로 영역의 단락이 발생하지 않는 범위에서 넓게 형성하여 강유전체 캐패시터를 최대한 덮는다.
다음으로, 도4e에 도시한 바와 같이 외부 응력 또는 수분 등과 같은 열화인자로부터 반도체 소자를 보호하기 위하여 실리콘산화막(SiOx)(44) 및 실리콘질화막(SixNy)(45)을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 FeRAM 제조시 단위 셀 면적을 감소시켜 소자의 집적화 향상에 기여할 수 있다. 또한, 반도체 소자 보호를 위한 페시베이션막 형성 공정에 의해 강유전체 캐패시터의 특성이 저하되는 것을 효과적으로 방지할 수 있으며, 이에 따라 강유전체 캐패시터의 유효 전하량을 증가시킴에 따라 정보 판독을 위한 충분한 전하를 확보할 수 있어 캐패시터의 면적의 감소를 가능하게할 수도 있다.
Claims (4)
- 강유전체 메모리 소자에 있어서,기판 상에 형성된 트랜지스터;상기 트랜지스터를 덮는 제1 층간절연막;상기 제1 층간절연막 내에 각각 형성되어 상기 트랜지스터의 소오스를 노출시키는 제1 콘택홀 및 상기 트랜지스터의 드레인을 노출시키는 제2 콘택홀;상기 제1 콘택홀을 통하여 상기 소오스와 접하는 비트라인;상기 제2 콘택홀을 통하여 상기 드레인과 연결되는 제1 전도막 패턴;상기 비트라인 및 상기 제1 전도막 패턴을 덮는 제2 층간절연막;상기 제2 층간절연막 상에 형성된 하부전극, 강유전체막 및 상부전극으로 이루어져 상기 트랜지스터와 중첩되는 캐패시터;상기 캐패시터를 덮는 제3 층간절연막;상기 제3 층간절연막 내에 형성되어 상기 캐패시터의 상부전극을 노출시키는 제3 콘택홀, 상기 제3 층간절연막 및 상기 제2 층간절연막 내에 형성되어 상기 제1 전도막 패턴을 노출시키는 제4 콘택홀; 및상기 제3 콘택홀 및 상기 제4 콘택홀을 통하여 상기 제1 전도막 패턴과 상기 캐패시터의 상부전극을 연결시키는 제2 전도막 패턴을 포함하는 강유전체 메모리 소자.
- 제 1 항에 있어서,상기 제2 전도막 패턴을 덮는 제4 층간절연막;상기 제4 층간절연막 상에 형성되어 주변회로 영역에서는 금속배선으로서 역할을 하며 상기 강유전체 캐패시터가 형성된 메모리 중심영역에서는 방지막으로 역할하는 금속막; 및상기 금속막 상에 형성된 페시베이션층을 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자.
- 강유전체 메모리 소자 제조 방법에 있어서,트랜지스터 형성이 완료된 기판 상에 제1 층간절연막을 형성하는 제1 단계;상기 제1 층간절연막을 선택적으로 식각하여 상기 트랜지스터의 소오스를 노출시키는 제1 콘택홀 및 상기 트랜지스터의 드레인을 노출시키는 제2 콘택홀을 형성하는 제2 단계;상기 제2 단계가 완료된 전체 구조 상에 제1 전도막을 형성하는 제3 단계;상기 제1 전도막을 패터닝하여 상기 제1 콘택홀을 통하여 상기 소오스와 접하는 비트라인 및 상기 제2 콘택홀을 통하여 상기 드레인과 연결되는 제1 전도막 패턴을 형성하는 제4 단계;상기 제4 단계가 완료된 전체 구조 상에 제2 층간절연막을 형성하는 제5 단계;상기 제2 층간절연막 상에 하부전극, 강유전체막 및 상부전극으로 이루어져 상기 트랜지스터와 중첩되는 캐패시터를 형성하는 제6 단계;상기 제6 단계가 완료된 전체 구조 상에 제3 층간절연막을 형성하는 제7 단계;상기 제3 층간절연막을 선택적으로 식각하여 상기 캐패시터의 상부전극을 노출시키는 제3 콘택홀을 형성하고, 상기 제3 층간절연막 및 상기 제2 층간절연막을 선택적으로 식각하여 상기 제1 전도막 패턴을 노출시키는 제4 콘택홀을 형성하는 제8 단계; 및상기 제3 콘택홀 및 상기 제4 콘택홀을 통하여 상기 제1 전도막 패턴과 상기 캐패시터의 상부전극을 연결시키는 제2 전도막 패턴을 형성하는 제9 단계를 포함하는 강유전체 메모리 소자 제조 방법.
- 제 3 항에 있어서,상기 제9 단계 후,상기 제9 단계가 완료된 전체 구조 상에 제4 층간절연막을 형성하는 제10 단계;주변회로 영역에서는 금속배선으로서 역할을 하며 상기 강유전체 캐패시터가 형성된 메모리 중심영역에서는 방지막으로 역할하는 금속막을 상기 제4 층간절연막 상에 형성하는 제11 단계; 및상기 금속막 상에 페시베이션층을 형성하는 제12 단계를 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024999A KR20010004368A (ko) | 1999-06-28 | 1999-06-28 | 강유전체 메모리 소자 및 그 제조 방법 |
| JP2000193491A JP2001036028A (ja) | 1999-06-28 | 2000-06-27 | 半導体メモリデバイス及びその製造方法 |
| US09/607,522 US6346440B1 (en) | 1999-06-28 | 2000-06-28 | Semiconductor memory device and method for the manufacture thereof |
| TW089112751A TW459332B (en) | 1999-06-28 | 2000-06-28 | Semiconductor memory device and method for the manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024999A KR20010004368A (ko) | 1999-06-28 | 1999-06-28 | 강유전체 메모리 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010004368A true KR20010004368A (ko) | 2001-01-15 |
Family
ID=19596475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990024999A KR20010004368A (ko) | 1999-06-28 | 1999-06-28 | 강유전체 메모리 소자 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6346440B1 (ko) |
| JP (1) | JP2001036028A (ko) |
| KR (1) | KR20010004368A (ko) |
| TW (1) | TW459332B (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002289796A (ja) * | 2001-03-26 | 2002-10-04 | Nec Corp | 半導体装置の製造方法 |
| DE10121657B4 (de) * | 2001-05-03 | 2010-02-11 | Qimonda Ag | Mikroelektronische Struktur mit Wasserstoffbarrierenschicht |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01302851A (ja) * | 1988-05-31 | 1989-12-06 | Fujitsu Ltd | 半導体メモリのメモリセル構造 |
| JPH02257671A (ja) * | 1989-03-30 | 1990-10-18 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| NL9000602A (nl) * | 1990-03-16 | 1991-10-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met geheugenelementen vormende condensatoren met een ferroelectrisch dielectricum. |
| JPH05283642A (ja) * | 1992-03-30 | 1993-10-29 | Nec Yamagata Ltd | 半導体装置 |
| JP3837712B2 (ja) * | 1996-02-16 | 2006-10-25 | 日本テキサス・インスツルメンツ株式会社 | 強誘電体キャパシタ及びその製造方法 |
| JP2924771B2 (ja) * | 1996-02-26 | 1999-07-26 | 日本電気株式会社 | 蓄積容量部形成方法 |
| JPH1036171A (ja) * | 1996-07-19 | 1998-02-10 | Sony Corp | 強誘電体材料およびこれを用いた強誘電体メモリ |
| US6051858A (en) * | 1996-07-26 | 2000-04-18 | Symetrix Corporation | Ferroelectric/high dielectric constant integrated circuit and method of fabricating same |
| JPH10107221A (ja) * | 1996-10-01 | 1998-04-24 | Nippon Steel Corp | 半導体記憶装置及びその製造方法 |
| JP3055494B2 (ja) * | 1997-06-10 | 2000-06-26 | 日本電気株式会社 | 強誘電体メモリ及びその製造方法 |
| JPH1117124A (ja) * | 1997-06-24 | 1999-01-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR100276390B1 (ko) * | 1998-08-10 | 2000-12-15 | 윤종용 | 반도체 메모리 장치 및 그의 제조 방법 |
| JP3655113B2 (ja) * | 1998-12-28 | 2005-06-02 | シャープ株式会社 | 半導体記憶装置の製造方法 |
| US6221713B1 (en) * | 1999-03-05 | 2001-04-24 | Taiwan Semiconductor Manufacturing Company | Approach for self-aligned contact and pedestal |
| KR100322536B1 (ko) * | 1999-06-29 | 2002-03-18 | 윤종용 | 에치 백을 이용한 다결정 실리콘 컨택 플러그 형성방법 및 이를 이용한 반도체 소자의 제조방법 |
-
1999
- 1999-06-28 KR KR1019990024999A patent/KR20010004368A/ko active Search and Examination
-
2000
- 2000-06-27 JP JP2000193491A patent/JP2001036028A/ja active Pending
- 2000-06-28 TW TW089112751A patent/TW459332B/zh not_active IP Right Cessation
- 2000-06-28 US US09/607,522 patent/US6346440B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001036028A (ja) | 2001-02-09 |
| TW459332B (en) | 2001-10-11 |
| US6346440B1 (en) | 2002-02-12 |
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| AMND | Amendment | ||
| B601 | Maintenance of original decision after re-examination before a trial | ||
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