JP2000323652A

JP2000323652A - 半導体装置及び半導体装置の製造方法

Info

Publication number: JP2000323652A
Application number: JP11134671A
Authority: JP
Inventors: Taisuke Nakayama; 泰輔中山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-05-14
Filing date: 1999-05-14
Publication date: 2000-11-24

Abstract

(57)【要約】【課題】チャネルストッパの機能を低下させることな
くｐｎ接合のリーク電流を減少させ、半導体装置の動作
信頼性を向上させることである。【解決手段】基板１内の素子分離酸化膜６により区画
された領域２１、２２内に、ゲート電極９およびソース
・ドレイン拡散層１０で構成されたＭＯＳトランジスタ
２５と、下層電極１２、誘電体膜１３および上層電極１
４とから構成され、ＭＯＳトランジスタ２５に於けるソ
ース・ドレイン拡散層１０の一方に、下層電極１２が接
続されたキャパシタ２３とで構成されたメモリセルを有
する半導体装置２０において、素子分離酸化膜６の下方
部に、不純物を高濃度に含むチャネルストッパ拡散層７
ｂが当接せしめられており、且つ、ソース・ドレイン拡
散層１０の少なくとも一方は、チャネルストッパ拡散層
７ｂから離反した状態となる様な位置関係に配置せしめ
られている事半導体装置２０。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にシャロートレンチ法により形
成された素子分離酸化膜（以下ＳＴＩ酸化膜と言う）お
よびその下に設けられたチャネルストッパ拡散層によっ
て素子分離がなされた半導体装置に関するものである。

【０００２】又、本発明は、スタックキャパシタ型メモ
リセルを備えたダイナミック・ランダム・アクセス・メ
モリ（以下、ＤＲＡＭと記す）に特に有利に適用され
る。

【０００３】

【従来の技術】図３の（ｃ）は従来のスタックキャパシ
タ型ＤＲＡＭの一構成例におけるトランスファトランジ
スタの蓄積ノード側の断面図であり、図３（ａ）及び図
３（ｂ）は、その製造工程を説明するための断面図であ
る。

【０００４】この従来の半導体装置は、例えば、以下の
ように製造される。

【０００５】即ち、図３（ａ）に示す様に、ｐ型シリコ
ン基板１上にシリコン酸化膜２とシリコン窒化膜３とを
形成し、シリコン窒化膜３（またはシリコン窒化膜３お
よびシリコン酸化膜２）にフォトレジスト４をマスクに
パターン化し、これをマスクに分離領域上のシリコン窒
化膜３とシリコン酸化膜２とｐ型シリコン基板をエッチ
ング除去する。

【０００６】次にＣＶＤ法により膜厚５５００〓のＣＶ
Ｄ酸化膜５を形成する。

【０００７】これをＣＭＰ法により研磨したあと、シリ
コン窒化膜３およびシリコン酸化膜２をエッチング除去
する。

【０００８】この状態で、ボロンを、加速エネルギー：
１５０ｋｅＶ、ドーズ量５×１０¹²／ｃｍ²の条件でイ
オン注入してチャネルストッパーとなるｐ拡散層７と加
速エネルギー：５０ｋｅＶ、ドーズ量４×１０¹²／ｃｍ
²の条件でイオン注入してパンチスルーストッパーとな
るｐ拡散層７’と加速エネルギー：４０ｋｅＶ、ドーズ
量１０×１０¹²／ｃｍ²の条件でイオン注入してＶｔ制
御となるｐ拡散層７”とを図３（ｂ）に示す様に順次に
形成する。

【０００９】次に表面を洗浄後、熱酸化によりＳＴＩ酸
化膜６の形成されていない領域にゲート酸化膜８を形成
する。

【００１０】次に、図３（ｃ）に示す様に、リンドープ
された多結晶シリコン膜を形成した後、金属多結晶シリ
コン膜を形成し、これをフォトエッチング法によりパタ
ーニングしてワード線を兼ねるゲート電極９を形成す
る。

【００１１】次に、ＳＴＩ酸化膜６、ゲート電極９をマ
スクとして、ｎ型不純物イオンを注入してｎ型拡散層１
０を形成する。

【００１２】このｎ型拡散層１０の形成の方法として
は、例えば、高レベルドーズ量のイオン注入によりｎ
⁺拡散層を形成する方法、側面酸化膜を利用していわ
ゆるＬＤＤ（Lightly Doped Drain）構造の拡散層を形
成する方法、低レベルドーズ量のイオン注入によりｎ
^-拡散層を形成する方法（この場合には、後に、層間絶
縁膜に形成されたコンタクトホールを介してコンタクト
のための高濃度拡散層が形成される）、等が知られてい
る。

【００１３】次に層間絶縁膜１１を堆積しフォトエッチ
ング法によりコンタクトホールを開孔してｎ型拡散層１
０の表面を露出させる。

【００１４】続いて、下層多結晶シリコン膜の堆積とそ
のパターニング（またこのパターニング後に、ＨＳＧ法
により電極となる表面積を増加させる方法や、シリンダ
形状にする方法がある）、熱酸化またはＣＶＤ法による
酸化膜の形成、および上層多結晶シリコン膜の堆積とそ
のパターニングにより、下層電極１２、誘電体膜１３お
よび上層電極１４からなるキャパシタを形成する事によ
って、図３（ｃ）に示す様な半導体装置が得られる。

【００１５】

【発明が解決しようとする課題】然しながら、上述した
従来の半導体装置では、チャネルストッパ拡散層が、多
量の不純物イオン注入によって形成されたものであるた
め、欠陥を多く含んだものとなり、そしてこのチャネル
ストッパ拡散層が直接ソース・ドレイン拡散層と接触し
ていることにより、このｐｎ接合に大きなリーク電流が
流れる。

【００１６】従って、ソース・ドレイン領域に情報記憶
用のキャパシタが接続されたＤＲＡＭセルにおいては、
蓄積された電荷の現象が著しくなり、正常な回路動作に
必要な電荷の確保が困難になるという問題が起こる。

【００１７】この欠点を解消すべくチャネルストッパの
不純物濃度を下げるとｐｎ接合のリーク電流は低下す
る。しかし、その場合にはチャネルストッパが十分には
機能しなくなり、寄生ＭＯＳトランジスタを介してのリ
ーク電流が増大する。

【００１８】一方、特開昭６４−２５５５７号公報に
は、ＭＯＳキャパシタんの容量を大きく保ちながらメモ
リセルの占有面積を低減させ、高密度化を可能とする半
導体記憶装置の構造に関して記載されており、具体的に
は、トレンチの側壁部及び、能動素子領域と素子分離領
域との境界の側壁部とをキャパシタの領域として使用す
る技術が開示されているが、チャネルストッパ拡散層と
ＭＯＳトランジスタのソース又はドレインとの接触によ
る問題点の解決に関しては記載が無い。

【００１９】又、特許第２６０４７４５号公報には、素
子を微細化する際に基板電位引き出し開口部の配置位置
を考慮したトレンチ分離溝の構造に関して記載されてい
るが、チャネルストッパ拡散層とＭＯＳトランジスタの
ソース又はドレインとの接触による問題点の解決に関し
ては記載が無い。

【００２０】従って、本発明の目的は、上記した従来技
術の欠点を改良し、チャネルストッパの機能を低下させ
ることなくｐｎ接合のリーク電流を減少させ、半導体装
置の動作信頼性を向上させることが可能な半導体装置及
びその製造方法を提供するものである。

【００２１】又、本発明の別の目的は、ＤＲＡＭセルに
あっては、蓄積電荷の減少を抑制してデータの反転事故
を防止することが可能な半導体装置を提供するものであ
る。

【００２２】

【課題を解決する手段】本発明は上記した目的を達成す
るため、以下に記載されたような技術構成を採用するも
のである。即ち、本発明に係る第１の態様としては、基
板内の素子分離酸化膜により区画された領域内に、ゲー
ト電極およびソース・ドレイン拡散層で構成されたＭＯ
Ｓトランジスタと、下層電極、誘電体膜および上層電極
とから構成され、当該ＭＯＳトランジスタに於ける当該
ソース・ドレイン拡散層の一方に、当該下層電極が接続
されたキャパシタとで構成されたメモリセルを有する半
導体装置において、当該素子分離酸化膜の下方部に、不
純物を高濃度に含むチャネルストッパ拡散層が当接せし
められており、且つ、当該ソース・ドレイン拡散層の少
なくとも一方は、当該チャネルストッパ拡散層から離反
した状態となる様な位置関係に配置せしめられている半
導体装置であり、又、本発明に於ける第２の態様として
は、基板内の素子分離酸化膜により区画された領域内
に、ゲート電極およびソース・ドレイン拡散層で構成さ
れたＭＯＳトランジスタと、下層電極、誘電体膜および
上層電極とから構成され、当該ＭＯＳトランジスタに於
ける当該ソース・ドレイン拡散層の一方に、当該下層電
極が接続されたキャパシタとで構成されたメモリセルを
有する半導体装置を製造するに際し、第１導電型の半導
体基板または第１導電型のウェルの一部に、当該素子分
離酸化膜を構成するトレンチ溝部を形成し、当該トレン
チ溝部の周縁内壁部の少なくとも一部に絶縁性の側壁部
を形成すると共に、当該側壁部で挟まれた当該トレンチ
溝部の底部に、不純物を高濃度に含むチャネルストッパ
拡散層を形成し、次いで、当該基板の一部で、且つ当該
不純物を高濃度に含むチャネルストッパ拡散層と接続し
ない位置に当該ＭＯＳトランジスタに於けるソース・ド
レイン拡散層の少なくとも一方を配置形成する様に構成
された半導体装置の製造方法である。

【００２３】

【発明の実施の形態】即ち、本発明に係る当該半導体装
置及び半導体装置の製造方法は、上記した様な基本的な
技術構成を採用しているものであって、半導体素子の拡
散層をチャネルストッパの高不純物濃度拡散層と直接接
触させないようにすることができ、半導体素子のリーク
電流を大幅に減少させることができる。

【００２４】従って、例えば、半導体素子がＤＲＡＭの
トランスファゲートである場合には、蓄積電荷の保持特
性を改善しデバイスの動作特性を安定化させることがで
きると言う効果が得られるのである。

【００２５】

【実施例】以下に、本発明に係る半導体装置及び半導体
装置の製造方法の一具体例の構成を図面を参照しながら
詳細に説明する。

【００２６】即ち、図１は、本発明に係る半導体装置の
一具体例の構成を示す断面図であり、図中、基板１内の
素子分離酸化膜６により区画された領域２１、２２内
に、ゲート電極９およびソース・ドレイン拡散層１０で
構成されたＭＯＳトランジスタ２５と、下層電極１２、
誘電体膜１３および上層電極１４とから構成され、当該
ＭＯＳトランジスタ２５に於ける当該ソース・ドレイン
拡散層１０の一方に、当該下層電極１２が接続されたキ
ャパシタ２３とで構成されたメモリセルを有する半導体
装置２０において、当該素子分離酸化膜６の下方部に、
不純物を高濃度に含むチャネルストッパ拡散層７ｂが当
接せしめられており、且つ、当該ソース・ドレイン拡散
層１０の少なくとも一方は、当該チャネルストッパ拡散
層７ｂから離反した状態となる様な位置関係に配置せし
められている事半導体装置２０が示されている。

【００２７】より具体的には、本発明に係る当該半導体
装置２０に於いては、当該素子分離酸化膜６の近傍に当
該ＭＯＳトランジスタ２５に於ける当該ソース・ドレイ
ン拡散層１０の一方が形成されている当該素子分離酸化
膜の内部周縁部における少なくとも一部に絶縁性の側壁
部２４が形成されており、それによって、当該素子分離
酸化膜６の当該チャネルストッパ拡散層７ａと当該ソー
ス・ドレイン拡散層１０の一方とが電気的に分離せしめ
られている事が望ましい。

【００２８】又、本発明に於ける当該半導体装置の当該
素子分離酸化膜６は、シャロートレンチ法により形成さ
れた素子分離酸化膜６である事が望ましい。

【００２９】尚、本発明に於て、当該素子分離酸化膜６
の内部周縁部に設けられた当該側壁部２４は、当該チャ
ネルストッパ拡散層６に含まれる不純物と同一の導電性
を有する不純物が低濃度に含んでいる事が望ましい。

【００３０】つまり、本発明に於ける当該側壁部２４
は、低濃度チャネルストッパ領域として機能するもので
ある。

【００３１】上記した説明から明らかな様に、本発明の
半導体装置２０では、ＳＴＩ酸化膜６の下方部のチャネ
ルストッパ拡散層７ｂの少なくとも一部を、素子分離の
ために必要な十分に高い不純物濃度を有する高不純物濃
度領域７ｂとすると共に、この高不純物濃度領域７ｂを
囲繞する低不純物濃度領域１０とによって構成し、この
ことにより、半導体素子を構成する拡散層１０が、直接
チャネルストッパの高不純物濃度領域７ｂと接触するこ
とのないよう構成したものである。

【００３２】特に、半導体素子２５に於て、一方のソー
ス・ドレイン拡散層１０がスタックトキャパシタの一方
の電極に接続されたＭＯＳトランジスタである場合に
は、少なくともスタックトキャパシタと接続されたソー
ス・ドレイン拡散層１０は、チャネルストッパの高不純
物濃度領域とは直接接触することのないようになされ
る。

【００３３】本発明に係る当該半導体装置の製造方法と
しては、例えば、導体基板上（またはウェル）の領域全
体に同一導電型の不純物を低濃度に導入し、次いで、Ｓ
ＴＩ内に低濃度不純物導入領域の内側に、同一導電型の
不純物を高濃度に導入してチャネルストッパ拡散層を形
成し、その後ＳＴＩ酸化膜を形成する方法が可能であ
る。

【００３４】又、本発明に於ける当該半導体装置の製造
方法に於ける他の具体例としては、上記チャネルストッ
パ拡散層７ｂの形成工程においては、サイドウォール技
法が有利に適用される。

【００３５】つまり、本発明に係る当該半導体装置の構
成としては、シャロートレンチ法により形成された素子
分離酸化膜（以下、ＳＴＩ酸化膜と記す）により区画さ
れた領域内に、ゲート電極およびソース・ドレイン拡散
層を有するＭＯＳトランジスタと、下層電極、誘電体膜
および上層電極から構成され、前記ソース・ドレイン拡
散層の一方に前記下層電極が接続されたキャパシタとで
構成されたメモリセルを有する半導体装置において、前
記ＳＴＩ酸化膜下に形成され、前記一方のソース・ドレ
イン拡散層に接して設けられた低不純物濃度領域と、こ
の低不純物濃度と重なる領域に前記一方のソース・ドレ
イン拡散層から離れて設けられた高不純物濃度領域とで
構成されたチャネルストッパ拡散層を有する半導体装置
である。

【００３６】次に、本発明に係る半導体装置２０のより
詳細な構成を実施例の形で説明する。

【００３７】図１は、本発明の実施例を示すＤＲＡＭ２
０の断面図である。但し、同図には、トランスファトラ
ンジスタの蓄積ノード側のソース・ドレイン領域のみが
示され、ビット線側のソース・ドレイン領域の図示は省
略されている。

【００３８】本実施例が図３に示した従来例と相違する
点は、従来例で単にｐ⁺拡散層７により構成されていた
チャネルストッパが、中心部分をしめるｐ⁺拡散層７ｂ
とそれを囲むｐ^-拡散層７ａとにより構成されている点
である。

【００３９】次に、図２の（ａ）から（ｅ）を参照して
本実施例の製造方法について説明する。

【００４０】まず、図２（ａ）に示す様に、熱酸化によ
りｐ型シリコン基板１の表面に膜厚４００Åのシリコン
酸化膜２を形成し、その上にプラズマＣＶＤ法により１
１００Åのシリコン窒化膜３を成長させる。

【００４１】次に、フォトリソグラフィ法によりフォト
レジスト膜４をパターン化し、これをマスクに分離領域
上のシリコン窒化膜３とシリコン酸化膜２とｐ型シリコ
ン基板１をフォトレジスト膜４を用いてエッチング除去
する。

【００４２】更に、図２（ｂ）に示す様に、ＣＶＤ法に
より膜厚３０００ÅのシリコンＣＶＤ酸化膜５を成長さ
せ、シリコン酸化膜２、シリコン窒化膜３およびシリコ
ンＣＶＤ酸化膜５をマスクとして、ボロンを加速エネル
ギ−：１５０ｋｅＶ、ドーズ量：１．５×１０¹²ｃｍ²
の条件でイオン注入して、チャネルストッパーとなるｐ
^-拡散層７ａを形成する。

【００４３】次に、図２（ｃ）に示す様に、シリコンＣ
ＶＤ酸化膜５をエッチバックしてシリコン窒化膜３の側
面にＣＶＤ酸化膜５（以降側面酸化膜５とよぶ）を形成
する。

【００４４】続いて、ＳＴＩ酸化膜５５００Åを成長さ
せ、ＣＭＰ法によりシリコン窒化膜３までポリッシング
を行う。

【００４５】次に、シリコン窒化膜３およびシリコン酸
化膜２をマスクとしてボロンを加速エネルギ−：４０ｋ
ｅＶ、ドーズ量：４×１０¹²ｃｍ²の条件でイオン注入
して、図２（ｃ）に示す様に、チャネルストッパーとな
るｐ⁺拡散層７（ｂ）を形成する。

【００４６】次に、図２（ｄ）に示す様に、シリコン窒
化膜３およびその下のシリコン酸化膜２をエッチング除
去する。

【００４７】新たに熱酸化により膜厚９０Åのゲート酸
化膜８を形成する。続いて、リンドープされた多結晶シ
リコン膜１０００Åを形成した後、金属多結晶シリコン
膜１４００Åを堆積しリンをドーピングして低抵抗化し
た後、これをフォトエッチング法によりパターニングし
てワード線を兼ねるゲート電極９を形成する。（このと
きＬＤＤ構造でも、ＤＤ構造であってもよい。）次に、ＳＴＩ酸化膜６およびゲート電極８をマスクとし
てリンを加速エネルギ−：２０ｋｅＶ、ドーズ量：３×
１０１３ｃｍ²の条件でイオン注入して、図２（ｅ）に
示す様に、ソース・ドレインとなるｎ型拡散層１０を形
成する。

【００４８】次に、ＣＶＤ法により膜厚１００００Åの
シリコン酸化膜を成長させて層間絶縁膜１１を形成し、
フォトリソグラフィ法によりｎ型拡散層１０の表面を露
出させるコンタクト孔を開孔する。

【００４９】次にＣＶＤ法により膜厚５０００Åのリン
ドープ多結晶シリコン膜を成長させこれをパターニング
してキャパシタの一方の電極となる下部電極１２を形成
し、ＣＶＤ法により膜厚６６Åのシリコン窒化膜を堆積
し熱酸化により、これをキャパシタの誘電体膜１３と
し、さらに膜厚１２００Åのリンドープ多結晶シリコン
膜を成長させこれをパターニングして、キャパシタの他
方の電極である上部電極１４を形成すれば、図１に示す
本実施例の半導体装置が得られる。

【００５０】このようにして作製された半導体装置で
は、蓄積ノードを構成するｎ型拡散層１０が高不純物濃
度のチャネルストッパ拡散層であるｐ⁺拡散層７ｂと直
接接触することがないので、直接接触していた従来例と
比較してリーク電流が低く抑えることができる。

【００５１】また、チャネルストッパの中心部分は十分
に不純物濃度の高い拡散層によって構成されているの
で、本実施例においても従来例と同程度のチャネルスト
ッパ機能が維持されている。

【００５２】以上好ましい実施例について説明したが、
本発明は上記実施例に限定されるものではなく、各種改
変が可能である。例えば、ゲート電極として多結晶シリ
コン膜を形成した後の金属多結晶シリコン膜としてＷＳ
ｉ、ＴｉＳｉ₂ 、ＣｏＳｉ₂ 等のシリサイド膜を用いる
ことができる。

【００５３】また、キャパシタの誘電体膜はシリコン窒
化膜に変え高誘電率のＴａ₂ Ｏ₅、ＳｒＴｉＢａＯ等に
よって構成することができる。また、スタックトキャパ
シタは、シリンダ型、ＨＳＧ型、フィン型などの構造に
することができる。なお、ソース・ドレイン領域となる
ｎ型拡散層はＬＤＤ構造、ＤＤ（Double Diffused Drai
n ) 構造であっても、さらに低不純物濃度拡散層により
構成されていてもよい。

【００５４】なお、トランスファトランジスタのビット
線側のソース・ドレイン領域と接する部分のチャネルス
トッパ拡散層については従来通りの単一のｐ⁺拡散層に
より構成してもよい。周辺回路のソース・ドレイン領域
が接するチャネルストッパ拡散層についても同様であ
る。上記した説明から明らかな様に、本発明に係る半導
体装置の製造方法としては、基本的には、基板内の素子
分離酸化膜により区画された領域内に、ゲート電極およ
びソース・ドレイン拡散層で構成されたＭＯＳトランジ
スタと、下層電極、誘電体膜および上層電極とから構成
され、当該ＭＯＳトランジスタに於ける当該ソース・ド
レイン拡散層の一方に、当該下層電極が接続されたキャ
パシタとで構成されたメモリセルを有する半導体装置を
製造するに際し、第１導電型の半導体基板または第１導
電型のウェルの一部に、当該素子分離酸化膜を構成する
トレンチ溝部を形成し、当該トレンチ溝部の周縁内壁部
の少なくとも一部に絶縁性の側壁部を形成すると共に、
当該側壁部で挟まれた当該トレンチ溝部の底部に、不純
物を高濃度に含むチャネルストッパ拡散層を形成し、次
いで、当該基板の一部で、且つ当該不純物を高濃度に含
むチャネルストッパ拡散層と接続しない位置に当該ＭＯ
Ｓトランジスタに於けるソース・ドレイン拡散層の少な
くとも一方を配置形成する様に構成された半導体装置の
製造方法であり、当該トレンチ溝部は、シャロートレン
チ法により形成されるものである事が望ましい。

【００５５】又、本発明に係る当該半導体装置の製造方
法に於いては、当該素子分離酸化膜の内部周縁部の一部
に設けられた当該側壁部に、当該チャネルストッパ拡散
層に含まれる不純物と同一の導電性を有する不純物を低
濃度に含有せしめる事が望ましい。

【００５６】更には、本発明に於ける当該半導体装置の
製造方法に於いては、当該側壁部に、当該不純物を低濃
度に含有せしめるに際し、当該不純物を当該壁部の長手
方向に注入処理する方法を採用する事が好ましい。

【００５７】一方、本発明に係る当該半導体装置の製造
方法の他の構成としては、第１導電型の半導体基板また
は第１導電型のウェルの表面に所定のパターンに第１導
電型不純物を導入して低濃度チャネルストッパ領域を形
成する工程と、前記低濃度チャネルストッパ領域のパタ
ーン内に第１導電型の不純物を導入して高濃度チャネル
ストッパ領域を形成する工程と、前記高濃度チャネルス
トッパ領域上および前記低濃度チャネルストッパ領域上
にＳＴＩ酸化膜を形成する工程と、ＳＴＩ酸化膜により
区画された領域内のゲート電極およびソース・ドレイン
拡散層を有するＭＯＳトランジスタを形成する工程と、
下層電極、前記下層電極の表面を覆う誘電体膜および前
記誘電体膜を介して前記下層電極を覆う上層電極を有
し、前記下層電極が前記ソース・ドレイン拡散層の一方
と接続されたキャパシタを形成する工程と、を含む半導
体装置の製造方法である。

【００５８】係る半導体装置の製造方法に於いても、当
該チャネルストッパ領域は、シャロートレンチ法により
形成された素子分離酸化膜により区画された領域内に形
成されるものである事が望ましい。

【００５９】

【発明の効果】以上説明したように、本発明はシャロー
トレンチ法により形成された素子分離拡散層下のチャネ
ルストッパ拡散層を、中心部分を占める高不純物濃度拡
散層と、この拡散層を囲む低不純物濃度拡散層とによっ
て構成したものであるので、本発明によれば、半導体素
子の拡散層をチャネルストッパの高不純物濃度拡散層と
直接接触させないようにすることができ、半導体素子の
リーク電流を格段に減少させることができる。

【００６０】従って、例えば、半導体素子がＤＲＡＭの
トランスファゲートである場合には、蓄積電荷の保持特
性を改善しデバイスの動作特性を安定化させることがで
きる。

【図面の簡単な説明】

【図１】図１は、本発明に係る半導体装置の一具体例の
構成を示す断面図である。

【図２】図２は、本発明に係る半導体装置の製造方法の
一具体例を説明するための工程断面図である。

【図３】図３は、従来に於ける半導体装置の構成例を示
す断面図とその製造方法を説明するための工程断面図で
ある。

【符号の説明】１…ｐ型シリコン基板２…シリコン酸化膜３…シリコン窒化膜４…フォトレジスト膜５…ＣＶＤ酸化膜６…ＳＴＩ酸化膜、素子分離酸化膜７ａ…ｐ^-拡散層７ｂ…ｐ⁺拡散層、チャネルストッパ拡散層８…ゲート酸化膜９…ゲート電極１０…ｎ型拡散層、ソース・ドレイン拡散層１１…層間絶縁膜１２…下層電極１３…誘電体膜１４…上層電極２０…半導体装置２１、２２…層間絶縁膜２３…キャパシタ２４…側壁部２５…ＭＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】基板内の素子分離酸化膜により区画され
た領域内に、ゲート電極およびソース・ドレイン拡散層
で構成されたＭＯＳトランジスタと、下層電極、誘電体
膜および上層電極とから構成され、当該ＭＯＳトランジ
スタに於ける当該ソース・ドレイン拡散層の一方に、当
該下層電極が接続されたキャパシタとで構成されたメモ
リセルを有する半導体装置において、当該素子分離酸化
膜の下方部に、不純物を高濃度に含むチャネルストッパ
拡散層が当接せしめられており、且つ、当該ソース・ド
レイン拡散層の少なくとも一方は、当該チャネルストッ
パ拡散層から離反した状態となる様な位置関係に配置せ
しめられている事を特徴とする半導体装置。
【請求項２】当該素子分離酸化膜の近傍に当該ＭＯＳ
トランジスタに於ける当該ソース・ドレイン拡散層の一
方が形成されている当該素子分離酸化膜の内部周縁部に
おける少なくとも一部に絶縁性の側壁部が形成されてお
り、それによって、当該素子分離酸化膜の当該チャネル
ストッパ拡散層と当該ソース・ドレイン拡散層の一方と
が電気的に分離せしめられている事を特徴とする請求項
１に記載の半導体装置。
【請求項３】当該素子分離酸化膜は、シャロートレン
チ法により形成された素子分離酸化膜である事を特徴と
する請求項１又は２に記載の半導体装置。
【請求項４】当該素子分離酸化膜の内部周縁部に設け
られた当該側壁部は、当該チャネルストッパ拡散層に含
まれる不純物と同一の導電性を有する不純物が低濃度に
含んでいる事を特徴とする請求項１乃至３の何れかに記
載の半導体装置。
【請求項５】当該側壁部は、低濃度チャネルストッパ
領域として機能するものである事を特徴とする請求項４
記載の半導体装置。
【請求項６】シャロートレンチ法により形成された素
子分離酸化膜（以下、ＳＴＩ酸化膜と記す）により区画
された領域内に、ゲート電極およびソース・ドレイン拡
散層を有するＭＯＳトランジスタと、下層電極、誘電体
膜および上層電極から構成され、前記ソース・ドレイン
拡散層の一方に前記下層電極が接続されたキャパシタと
で構成されたメモリセルを有する半導体装置において、
前記ＳＴＩ酸化膜下に形成され、前記一方のソース・ド
レイン拡散層に接して設けられた低不純物濃度領域と、
この低不純物濃度と重なる領域に前記一方のソース・ド
レイン拡散層から離れて設けられた高不純物濃度領域と
で構成されたチャネルストッパ拡散層を有することを特
徴とする半導体装置。
【請求項７】基板内の素子分離酸化膜により区画され
た領域内に、ゲート電極およびソース・ドレイン拡散層
で構成されたＭＯＳトランジスタと、下層電極、誘電体
膜および上層電極とから構成され、当該ＭＯＳトランジ
スタに於ける当該ソース・ドレイン拡散層の一方に、当
該下層電極が接続されたキャパシタとで構成されたメモ
リセルを有する半導体装置を製造するに際し、第１導電
型の半導体基板または第１導電型のウェルの一部に、当
該素子分離酸化膜を構成するトレンチ溝部を形成し、当
該トレンチ溝部の周縁内壁部の少なくとも一部に絶縁性
の側壁部を形成すると共に、当該側壁部で挟まれた当該
トレンチ溝部の底部に、不純物を高濃度に含むチャネル
ストッパ拡散層を形成し、次いで、当該基板の一部で、
且つ当該不純物を高濃度に含むチャネルストッパ拡散層
と接続しない位置に当該ＭＯＳトランジスタに於けるソ
ース・ドレイン拡散層の少なくとも一方を配置形成する
事を特徴とする半導体装置の製造方法。
【請求項８】当該トレンチ溝部は、シャロートレンチ
法により形成されるものである事を特徴とする請求項７
記載の半導体装置の製造方法。
【請求項９】当該素子分離酸化膜の内部周縁部の一部
に設けられた当該側壁部に、当該チャネルストッパ拡散
層に含まれる不純物と同一の導電性を有する不純物を低
濃度に含有せしめる事を特徴とする請求項７又は８に記
載の半導体装置の製造方法。
【請求項１０】当該側壁部に、当該不純物を低濃度に
含有せしめるに際し、当該不純物を当該壁部の長手方向
に注入処理する事を特徴とする請求項９記載の半導体装
置の製造方法。
【請求項１１】第１導電型の半導体基板または第１導
電型のウェルの表面に所定のパターンに第１導電型不純
物を導入して低濃度チャネルストッパ領域を形成する工
程と、前記低濃度チャネルストッパ領域のパターン内に第１導
電型の不純物を導入して高濃度チャネルストッパ領域を
形成する工程と、前記高濃度チャネルストッパ領域上および前記低濃度チ
ャネルストッパ領域上にＳＴＩ酸化膜を形成する工程
と、ＳＴＩ酸化膜により区画された領域内のゲート電極およ
びソース・ドレイン拡散層を有するＭＯＳトランジスタ
を形成する工程と、下層電極、前記下層電極の表面を覆う誘電体膜および前
記誘電体膜を介して前記下層電極を覆う上層電極を有
し、前記下層電極が前記ソース・ドレイン拡散層の一方
と接続されたキャパシタを形成する工程と、を含む半導体装置の製造方法。
【請求項１２】当該チャネルストッパ領域は、シャロ
ートレンチ法により形成された素子分離酸化膜により区
画された領域内に形成されるものである事を特徴とする
請求項１１記載の半導体装置の製造方法。