JPH1126707A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1126707A JPH1126707A JP9175384A JP17538497A JPH1126707A JP H1126707 A JPH1126707 A JP H1126707A JP 9175384 A JP9175384 A JP 9175384A JP 17538497 A JP17538497 A JP 17538497A JP H1126707 A JPH1126707 A JP H1126707A
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- insulating film
- forming
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- capacitor
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Abstract
(57)【要約】
【課題】良好なストラップコンタクトを形成する方法の
提供 【解決手段】 キャパシタ電荷蓄積ノード4 上に一部重
なるよう、 絶縁膜2cを介してワード線5 が形成されたSi
基板1 表面に、SiN 膜7bを形成した後パターニングし、
ワード線5 の側面にのみSiN 膜7bを残存した後、ソース
領域8 及びドレイン領域を形成する。次いで、Si基板1
表面に順次、SiO 2 膜6b、SiN 膜7c、BPSG膜7dを堆積さ
せ、ワード線5 間のこれらの膜をRIE で除去し、キャパ
シタ電荷蓄積ノード4 とのコンタクトを開孔する。この
時、キャパシタ電荷蓄積ノード4 上のソース領域8 形成
予定部側面にSiN 膜7cが残存している。 その表面に、パ
ターニングしたPoly Si 膜9aを形成し、ストラップコン
タクト9 を形成する。従って、Poly Si 膜9aと半導体基
板は直接接触せず、縦形寄生MOS が発生することはな
い。
提供 【解決手段】 キャパシタ電荷蓄積ノード4 上に一部重
なるよう、 絶縁膜2cを介してワード線5 が形成されたSi
基板1 表面に、SiN 膜7bを形成した後パターニングし、
ワード線5 の側面にのみSiN 膜7bを残存した後、ソース
領域8 及びドレイン領域を形成する。次いで、Si基板1
表面に順次、SiO 2 膜6b、SiN 膜7c、BPSG膜7dを堆積さ
せ、ワード線5 間のこれらの膜をRIE で除去し、キャパ
シタ電荷蓄積ノード4 とのコンタクトを開孔する。この
時、キャパシタ電荷蓄積ノード4 上のソース領域8 形成
予定部側面にSiN 膜7cが残存している。 その表面に、パ
ターニングしたPoly Si 膜9aを形成し、ストラップコン
タクト9 を形成する。従って、Poly Si 膜9aと半導体基
板は直接接触せず、縦形寄生MOS が発生することはな
い。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にストラップコンタクトの製造方法に関する。
方法、特にストラップコンタクトの製造方法に関する。
【０００２】
【従来の技術】DRAM(Dynamic Randam Access Memory)の
容量は、微細加工技術の進歩に伴い、約３年で４倍の速
度で増大している。この大容量化に伴い、メモリセルの
記憶キャパシタ値は、自然放射線などによる偶発的な不
良動作（ソフトエラー）防止・センスアンプのセンス確
保のため、数10ｆＦ以上を確保しなければならない。
容量は、微細加工技術の進歩に伴い、約３年で４倍の速
度で増大している。この大容量化に伴い、メモリセルの
記憶キャパシタ値は、自然放射線などによる偶発的な不
良動作（ソフトエラー）防止・センスアンプのセンス確
保のため、数10ｆＦ以上を確保しなければならない。
【０００３】そのため、DRAMを構成するメモリセルに
は、大容量を得られるトレンチキャパシタを有するＭＯ
Ｓが主流となっている。そのうち、トレンチキャパシタ
及びその電極( 以下、 キャパシタ電荷蓄積ノードと称
す) を同じトレンチ内に有する構造は、ソース領域にト
レンチキャパシタを近接できるため、微細化に適した構
造として知られている。尚、この構造では、キャパシタ
電荷蓄積ノードとＭＯＳＦＥＴのソース領域とのコンタ
クト( 以下、ストラップコンタクトと称す) が必要とな
る。
は、大容量を得られるトレンチキャパシタを有するＭＯ
Ｓが主流となっている。そのうち、トレンチキャパシタ
及びその電極( 以下、 キャパシタ電荷蓄積ノードと称
す) を同じトレンチ内に有する構造は、ソース領域にト
レンチキャパシタを近接できるため、微細化に適した構
造として知られている。尚、この構造では、キャパシタ
電荷蓄積ノードとＭＯＳＦＥＴのソース領域とのコンタ
クト( 以下、ストラップコンタクトと称す) が必要とな
る。
【０００４】以下、図面を参照してストラップコンタク
トの製造方法を説明する。図4(a)乃至(c) は、ストラッ
プコンタクトの製造工程を示す概略断面図である。
トの製造方法を説明する。図4(a)乃至(c) は、ストラッ
プコンタクトの製造工程を示す概略断面図である。
【０００５】(1) ｎ型拡散層1nが埋め込められたP 型Si
基板1 にトレンチを形成した後、その側面をキャパシタ
絶縁膜2a（外側よりSi3N4 ／ SiO2 の2 層からなる）で
覆い、所定の高さ迄、ｎ型不純物をドープしたPoly Si
膜3nを埋めこみトレンチキャパシタを形成する。更に、
Poly Si 膜3n上のトレンチの側面に、 SiO2 膜2bを形成
した後、所定の高さ迄、キャパシタ電荷蓄積ノード4 と
なるｎ型不純物をドープしたPoly Si 膜4nを埋め込む。
続いて、キャパシタ電荷蓄積ノード4 とその上に形成さ
れるワード線5 を分離するため、 Si 基板1 の主表面と
同じ高さ迄、SiO 2 膜2cを形成する( 図4(a)図示) 。
基板1 にトレンチを形成した後、その側面をキャパシタ
絶縁膜2a（外側よりSi3N4 ／ SiO2 の2 層からなる）で
覆い、所定の高さ迄、ｎ型不純物をドープしたPoly Si
膜3nを埋めこみトレンチキャパシタを形成する。更に、
Poly Si 膜3n上のトレンチの側面に、 SiO2 膜2bを形成
した後、所定の高さ迄、キャパシタ電荷蓄積ノード4 と
なるｎ型不純物をドープしたPoly Si 膜4nを埋め込む。
続いて、キャパシタ電荷蓄積ノード4 とその上に形成さ
れるワード線5 を分離するため、 Si 基板1 の主表面と
同じ高さ迄、SiO 2 膜2cを形成する( 図4(a)図示) 。
【０００６】(2)Si 基板1 表面に、ゲート絶縁膜となる
SiO 2 膜6aを形成した後、順にPolySi 膜、SiN 膜7aを
形成した後、パターニングしワード線5 を形成する。表
面に、SiN 膜7bを形成した後、 RIE でパターニングし、
ワード線5 の側面にのみSiN膜7bを残存させる。そし
て、セルフアライン法を用い、不純物を注入し、ソース
領域8 及びドレイン領域を形成する( 図4(b)図示) 。
SiO 2 膜6aを形成した後、順にPolySi 膜、SiN 膜7aを
形成した後、パターニングしワード線5 を形成する。表
面に、SiN 膜7bを形成した後、 RIE でパターニングし、
ワード線5 の側面にのみSiN膜7bを残存させる。そし
て、セルフアライン法を用い、不純物を注入し、ソース
領域8 及びドレイン領域を形成する( 図4(b)図示) 。
【０００７】(3) 次いで、 Si 基板1 表面に順次、SiO
2 膜6b、SiN 膜7c、BPSG膜7dを堆積した後、ストラップ
コンタクト形成予定領域のSiO 2 膜2c、6 、SiN 膜7c、
BPSG膜7dをRIE で除去し、キャパシタ電荷蓄積ノード4
とのコンタクトを開孔する。そして、不純物をドーピン
グしたPoly Si 膜9aを形成し、コンタクト孔以外に堆積
したPoly Si 膜9aを除去し、ストラップコンタクト9 を
形成する( 図4(c)図示) 。
2 膜6b、SiN 膜7c、BPSG膜7dを堆積した後、ストラップ
コンタクト形成予定領域のSiO 2 膜2c、6 、SiN 膜7c、
BPSG膜7dをRIE で除去し、キャパシタ電荷蓄積ノード4
とのコンタクトを開孔する。そして、不純物をドーピン
グしたPoly Si 膜9aを形成し、コンタクト孔以外に堆積
したPoly Si 膜9aを除去し、ストラップコンタクト9 を
形成する( 図4(c)図示) 。
【０００８】
【発明が解決しようとする課題】コンタクト孔を開孔す
る際、キャパシタ電荷蓄積ノード4 表面のSiO 2 膜2cが
厚いため、確実にキャパシタ電荷蓄積ノード4 表面を露
出させるためには、加工マージンを考慮してオーバーエ
ッチングを行なう。そのため、キャパシタ電荷蓄積ノー
ド4 の側面の SiO2 膜2a、2b までエッチングされる。
る際、キャパシタ電荷蓄積ノード4 表面のSiO 2 膜2cが
厚いため、確実にキャパシタ電荷蓄積ノード4 表面を露
出させるためには、加工マージンを考慮してオーバーエ
ッチングを行なう。そのため、キャパシタ電荷蓄積ノー
ド4 の側面の SiO2 膜2a、2b までエッチングされる。
【０００９】この場合、ストラップコンタクト9 用のPo
ly Si 膜9aがMOS FET のソース領域8 に近づく上に、そ
の後の熱処理により Poly Si膜9aの不純物がSi基板1 に
導入され拡散層10が形成されうる。
ly Si 膜9aがMOS FET のソース領域8 に近づく上に、そ
の後の熱処理により Poly Si膜9aの不純物がSi基板1 に
導入され拡散層10が形成されうる。
【００１０】よって、この拡散層10により縦形寄生MOS
が動作し易くなる問題を有していた。更には、拡散層10
とトレンチキャパシタ周辺の n型拡散層1nが接触し、リ
ーク電流を発生する不具合が生じる問題を有していた。
そこで、本発明は、上記問題を解決し、所望の形状のス
トラップコンタクトを形成する方法を提供することを目
的とする。
が動作し易くなる問題を有していた。更には、拡散層10
とトレンチキャパシタ周辺の n型拡散層1nが接触し、リ
ーク電流を発生する不具合が生じる問題を有していた。
そこで、本発明は、上記問題を解決し、所望の形状のス
トラップコンタクトを形成する方法を提供することを目
的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置では、第一導電型の半導体基板
に形成された第二導電型のソース領域、及びワード線と
なるゲート電極を有するトランジスタと、このソース領
域に近接するトレンチにおいて、前記半導体基板表面よ
り窪んだ所定位置まで、外側を第一の絶縁膜で覆われた
第一の導電膜を有するトレンチキャパシタと、このトレ
ンチキャパシタ表面から前記ソース領域の主表面より窪
んだ所定位置迄、形成された第二の導電膜を有するキャ
パシタ電極と、前記ソース領域上面及びキャパシタ電極
上面と接触することにより電気的接続をとる電極と、前
記ゲート電極及びキャパシタ電極上に同時に形成された
第二の絶縁膜を選択的に除去することにより、前記ゲー
ト電極の側面、及び前記キャパシタ電極上のトレンチの
ソース領域側の内側面に設けられた第二の絶縁膜とを有
することを特徴とする。
に、本発明の半導体装置では、第一導電型の半導体基板
に形成された第二導電型のソース領域、及びワード線と
なるゲート電極を有するトランジスタと、このソース領
域に近接するトレンチにおいて、前記半導体基板表面よ
り窪んだ所定位置まで、外側を第一の絶縁膜で覆われた
第一の導電膜を有するトレンチキャパシタと、このトレ
ンチキャパシタ表面から前記ソース領域の主表面より窪
んだ所定位置迄、形成された第二の導電膜を有するキャ
パシタ電極と、前記ソース領域上面及びキャパシタ電極
上面と接触することにより電気的接続をとる電極と、前
記ゲート電極及びキャパシタ電極上に同時に形成された
第二の絶縁膜を選択的に除去することにより、前記ゲー
ト電極の側面、及び前記キャパシタ電極上のトレンチの
ソース領域側の内側面に設けられた第二の絶縁膜とを有
することを特徴とする。
【００１２】また、上記目的を達成するために、本発明
の半導体装置の製造方法では、第一導電型の半導体基板
に設けられたトレンチ内側面を、第一の絶縁膜で覆い、
この半導体基板表面より窪んだ所定位置まで第一の導電
膜を埋め込みトレンチキャパシタを形成する工程と、前
記第一の導電膜表面から、前記半導体基板表面より窪ん
だ所定位置まで第二の導電膜を堆積しキャパシタ電極を
形成する工程と、前記キャパシタ電極上から、前記半導
体基板表面迄、第二の絶縁膜を形成する工程と、第二の
絶縁膜を形成した後、半導体基板表面にゲート絶縁膜を
介し第三の導電膜を形成し、このゲート絶縁膜、及び第
三の導電膜を所定形状に除去しゲート電極を形成する工
程と、ゲート電極を形成した後、キャパシタ電極上の第
二の絶縁膜を選択的に除去し、キャパシタ電極の一部を
露出させる工程と、第二の絶縁膜を除去した後、前記半
導体基板表面に、第三の絶縁膜を形成する工程と、この
第三の絶縁膜を選択的に除去し、前記ゲート電極側面に
第三の絶縁膜を残存させる工程と、第三の絶縁膜を残存
させた後、不純物イオンを注入し、ソース領域及び、ド
レイン領域を形成する工程と、ソース領域を形成した
後、前記半導体基板表面に第四の絶縁膜を形成する工程
と、第四の絶縁膜を形成した後、この第四の絶縁膜を選
択的に除去し、キャパシタ電極上面乃至ソース領域表面
を露出させ、前記キャパシタ電極とのコンタクト孔を開
孔する工程と、コンタクト孔を開孔した後、全面に第三
の導電膜を堆積する工程と、第三の導電膜をパターニン
グして、前記ソース領域上面とキャパシタ電極上面とを
接続する電極を形成する工程とを有することを特徴とす
る。
の半導体装置の製造方法では、第一導電型の半導体基板
に設けられたトレンチ内側面を、第一の絶縁膜で覆い、
この半導体基板表面より窪んだ所定位置まで第一の導電
膜を埋め込みトレンチキャパシタを形成する工程と、前
記第一の導電膜表面から、前記半導体基板表面より窪ん
だ所定位置まで第二の導電膜を堆積しキャパシタ電極を
形成する工程と、前記キャパシタ電極上から、前記半導
体基板表面迄、第二の絶縁膜を形成する工程と、第二の
絶縁膜を形成した後、半導体基板表面にゲート絶縁膜を
介し第三の導電膜を形成し、このゲート絶縁膜、及び第
三の導電膜を所定形状に除去しゲート電極を形成する工
程と、ゲート電極を形成した後、キャパシタ電極上の第
二の絶縁膜を選択的に除去し、キャパシタ電極の一部を
露出させる工程と、第二の絶縁膜を除去した後、前記半
導体基板表面に、第三の絶縁膜を形成する工程と、この
第三の絶縁膜を選択的に除去し、前記ゲート電極側面に
第三の絶縁膜を残存させる工程と、第三の絶縁膜を残存
させた後、不純物イオンを注入し、ソース領域及び、ド
レイン領域を形成する工程と、ソース領域を形成した
後、前記半導体基板表面に第四の絶縁膜を形成する工程
と、第四の絶縁膜を形成した後、この第四の絶縁膜を選
択的に除去し、キャパシタ電極上面乃至ソース領域表面
を露出させ、前記キャパシタ電極とのコンタクト孔を開
孔する工程と、コンタクト孔を開孔した後、全面に第三
の導電膜を堆積する工程と、第三の導電膜をパターニン
グして、前記ソース領域上面とキャパシタ電極上面とを
接続する電極を形成する工程とを有することを特徴とす
る。
【００１３】尚、上記ゲート電極側面に第三の絶縁膜を
残存させる工程において、キャパシタ電極上のソース領
域形成予定側の半導体基板側面に、第三の絶縁膜を残存
させることを特徴とする。
残存させる工程において、キャパシタ電極上のソース領
域形成予定側の半導体基板側面に、第三の絶縁膜を残存
させることを特徴とする。
【００１４】尚、上記コンタクト孔を開孔する工程にお
いて、キャパシタ電極上のソース領域形成予定側の半導
体基板側面に、第四の絶縁膜を残存させることを特徴と
する。
いて、キャパシタ電極上のソース領域形成予定側の半導
体基板側面に、第四の絶縁膜を残存させることを特徴と
する。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の半
導体装置の製造方法を説明する。図２(a) はDRAMの要部
平面図であり、図２(b) は図２(a) のI −IIに沿って見
た断面図である。
導体装置の製造方法を説明する。図２(a) はDRAMの要部
平面図であり、図２(b) は図２(a) のI −IIに沿って見
た断面図である。
【００１６】図１(a) 乃至(d) は、図２(b) のA −B 部
分における、本発明の第一の実施例にかかる半導体装置
の製造工程を示す概略断面図である。 (1)n型拡散層1nが埋め込まれたP 型Si基板1 に、径が約
620nm のトレンチを形成した後、その側面を約17nm程度
のキャパシタ絶縁膜2a（例えば、Si3 N 4 ／ SiO2 の2
膜構成）で覆い、所定の高さ迄、ｎ型不純物をドープし
たPoly Si 膜3 を埋めこみトレンチキャパシタを形成す
る。更に、PolySi 膜3 上のトレンチの側面に、 約50n
mのSiO 2 膜2bを形成した後、所定の高さ(Si 基板の主
表面より窪んだ位置) 迄、キャパシタ電荷蓄積ノード4
となるｎ型不純物をドープしたPoly Si 膜を埋め込む。
続いて、キャパシタ電荷蓄積ノード4 とその上に形成さ
れるワード線5 を分離するため、Si基板1 の主表面と同
じ高さ迄、約100nm 程度SiO 2 膜2cを形成する( 図１
(a) 参照) 。
分における、本発明の第一の実施例にかかる半導体装置
の製造工程を示す概略断面図である。 (1)n型拡散層1nが埋め込まれたP 型Si基板1 に、径が約
620nm のトレンチを形成した後、その側面を約17nm程度
のキャパシタ絶縁膜2a（例えば、Si3 N 4 ／ SiO2 の2
膜構成）で覆い、所定の高さ迄、ｎ型不純物をドープし
たPoly Si 膜3 を埋めこみトレンチキャパシタを形成す
る。更に、PolySi 膜3 上のトレンチの側面に、 約50n
mのSiO 2 膜2bを形成した後、所定の高さ(Si 基板の主
表面より窪んだ位置) 迄、キャパシタ電荷蓄積ノード4
となるｎ型不純物をドープしたPoly Si 膜を埋め込む。
続いて、キャパシタ電荷蓄積ノード4 とその上に形成さ
れるワード線5 を分離するため、Si基板1 の主表面と同
じ高さ迄、約100nm 程度SiO 2 膜2cを形成する( 図１
(a) 参照) 。
【００１７】(2)Si 基板1 表面に、ゲート絶縁膜となる
SiO 2 膜6aを形成した後、順にPolySi 膜、SiN 膜7aを
形成した後、Poly Si 膜、SiN 膜7aをRIE で選択的に除
去しワード線5 を形成する。続いてストラップコンタク
ト形成予定領域11( 径は約190nm)のSiO 2 膜2c（及びSi
O 2 膜2a、2b ）を、SiO 2 の選択比が高い( 例えば、C4
F 8 ガスを用いた）RIE により除去し、キャパシタ電荷
蓄積ノード4 を露出させる( 図1(b)参照) 。
SiO 2 膜6aを形成した後、順にPolySi 膜、SiN 膜7aを
形成した後、Poly Si 膜、SiN 膜7aをRIE で選択的に除
去しワード線5 を形成する。続いてストラップコンタク
ト形成予定領域11( 径は約190nm)のSiO 2 膜2c（及びSi
O 2 膜2a、2b ）を、SiO 2 の選択比が高い( 例えば、C4
F 8 ガスを用いた）RIE により除去し、キャパシタ電荷
蓄積ノード4 を露出させる( 図1(b)参照) 。
【００１８】(3)Si 基板1 全面に、SiN 膜7bを約80nm形
成した後、ワード線5 の側面にのみSiN 膜7bが残存する
よう、SiN 膜7bをRIE でパターニングする。 そして、セ
ルフアライン法を用い、不純物を注入し、ソース領域8
及びドレイン領域を形成する( 図1(c)参照) 。
成した後、ワード線5 の側面にのみSiN 膜7bが残存する
よう、SiN 膜7bをRIE でパターニングする。 そして、セ
ルフアライン法を用い、不純物を注入し、ソース領域8
及びドレイン領域を形成する( 図1(c)参照) 。
【００１９】(4) 次いで、 Si 基板1 全面に順次、SiO
2 膜6bを約10nm、SiN 膜7cを約25nm、層間絶縁膜( 例え
ば、BPSG膜)7d を約400nm 堆積させる。尚、ワード線5
を覆うSiN 膜7b 上では酸化反応を生じ難いため、SiN
膜7a,7b 上にSiO 2 膜6bは、ほとんど形成されない。
2 膜6bを約10nm、SiN 膜7cを約25nm、層間絶縁膜( 例え
ば、BPSG膜)7d を約400nm 堆積させる。尚、ワード線5
を覆うSiN 膜7b 上では酸化反応を生じ難いため、SiN
膜7a,7b 上にSiO 2 膜6bは、ほとんど形成されない。
【００２０】そして、ストラップコンタクト形成予定領
域における、層間絶縁膜膜7dを層間絶縁膜7dの選択比が
高い( 例えば、C4 F 8 ガスを用いた）RIE で、続いてSi
N 膜7cをSiN の選択比が高い (例えば、CHF 3 ガスを用
いた)RIEで、 SiO2 膜6b をSiO 2 の選択比が高い条件
のRIE で除去し、キャパシタ電荷蓄積ノード4 とのコン
タクトを開孔する。この時、キャパシタ電荷蓄積ノード
4 上のソース領域8 形成予定部側面にSiN 膜7c が残存
している。尚、SiO 2 膜6b及びSiN 膜7cの総膜厚は、キ
ャパシタ電荷蓄積ノード4 表面とSi基板1 表面の高さと
の差より小さいことが好ましい。理由は、キャパシタ電
荷蓄積ノード4 の露出面、つまり後に形成されるストラ
ップコンタクトとの接触面の減少を防止するためであ
る。
域における、層間絶縁膜膜7dを層間絶縁膜7dの選択比が
高い( 例えば、C4 F 8 ガスを用いた）RIE で、続いてSi
N 膜7cをSiN の選択比が高い (例えば、CHF 3 ガスを用
いた)RIEで、 SiO2 膜6b をSiO 2 の選択比が高い条件
のRIE で除去し、キャパシタ電荷蓄積ノード4 とのコン
タクトを開孔する。この時、キャパシタ電荷蓄積ノード
4 上のソース領域8 形成予定部側面にSiN 膜7c が残存
している。尚、SiO 2 膜6b及びSiN 膜7cの総膜厚は、キ
ャパシタ電荷蓄積ノード4 表面とSi基板1 表面の高さと
の差より小さいことが好ましい。理由は、キャパシタ電
荷蓄積ノード4 の露出面、つまり後に形成されるストラ
ップコンタクトとの接触面の減少を防止するためであ
る。
【００２１】その表面に、不純物をドーピングしたPoly
Si 膜9aを形成し、コンタクト孔以外に堆積したPoly S
i 膜9aを除去し、ストラップコンタクト9 を形成する(
図1(d)参照) 。
Si 膜9aを形成し、コンタクト孔以外に堆積したPoly S
i 膜9aを除去し、ストラップコンタクト9 を形成する(
図1(d)参照) 。
【００２２】以下、本発明の主要な構成、それによる効
果を述べる。本実施例では(2) の工程で、ストラップコ
ンタクト9 形成予定領域のSiO2膜2cを除去しているた
め、(4) のコンタクト開孔後に、( キャパシタ電荷直積
ノード上の) ソース領域8 側のトレンチ内側面にSiN 膜
7c が残存する。
果を述べる。本実施例では(2) の工程で、ストラップコ
ンタクト9 形成予定領域のSiO2膜2cを除去しているた
め、(4) のコンタクト開孔後に、( キャパシタ電荷直積
ノード上の) ソース領域8 側のトレンチ内側面にSiN 膜
7c が残存する。
【００２３】このSiN 膜7c がRIE 時に保護膜となるた
め、トレンチ側面のSiO 2 膜2 はエッチングされない。
従って、ストラップコンタクト用のPoly Si 膜9aと半導
体基板は直接接触せず、すなわち不純物が拡散し縦形寄
生MOS が発生することはない。
め、トレンチ側面のSiO 2 膜2 はエッチングされない。
従って、ストラップコンタクト用のPoly Si 膜9aと半導
体基板は直接接触せず、すなわち不純物が拡散し縦形寄
生MOS が発生することはない。
【００２４】また、コンタクト開孔時に、SiO 2 膜6b、
SiN 膜7c、層間絶縁膜7d のみエッチングすれば良いた
め、( 更にSiO 2 膜2cを除去していた) 従来と比べ、ワ
ード線5 を覆うSiN 膜7 はほとんどエッチングされな
い。よって、ワード線が露出しストラップコンタクト9
と接触する可能性を、従来より低下できる。
SiN 膜7c、層間絶縁膜7d のみエッチングすれば良いた
め、( 更にSiO 2 膜2cを除去していた) 従来と比べ、ワ
ード線5 を覆うSiN 膜7 はほとんどエッチングされな
い。よって、ワード線が露出しストラップコンタクト9
と接触する可能性を、従来より低下できる。
【００２５】次に、本発明の第二の実施例を説明する。
尚、第一の実施例と同じ部分は説明を割愛する。図3(a)
乃び(b) は、図2(a)のI −IIに沿ってみた、本発明の第
二の実施例にかかる半導体装置の製造工程を示す概略断
面図である。 (1),(2) Si基板1 には、第一の実施例と同じ工程（上
述した(1) 及び(2) ）を経ることにより、トレンチキャ
パシタを有する半導体基板に、ワード線5 が形成されて
いる。 (3) Si基板1 表面に、SiN 膜7bを約80nm形成した後RI
E でパターニングし、ワード線5 の側面及び、キャパシ
タ電荷蓄積ノード4 上のソース領域8 形成予定部側面に
SiN 膜7b を残存させる。 そして、セルフアライン法を
用い、不純物を注入し、ソース領域8 及びドレイン領域
を形成する (図3(a)参照) 。 (4) 次いで、 Si 基板1 表面に順次、SiO 2 膜6bを約
10nm、SiN 膜7cを約25nm、層間絶縁膜( 例えば、BPSG
膜)7d を約400nm 堆積した後、ワード線間のSiO 2膜6
、SiN 膜7c、層間絶縁膜7dをRIE で除去し、キャパシ
タ電荷蓄積ノード4 とのコンタクトを開孔する。
尚、第一の実施例と同じ部分は説明を割愛する。図3(a)
乃び(b) は、図2(a)のI −IIに沿ってみた、本発明の第
二の実施例にかかる半導体装置の製造工程を示す概略断
面図である。 (1),(2) Si基板1 には、第一の実施例と同じ工程（上
述した(1) 及び(2) ）を経ることにより、トレンチキャ
パシタを有する半導体基板に、ワード線5 が形成されて
いる。 (3) Si基板1 表面に、SiN 膜7bを約80nm形成した後RI
E でパターニングし、ワード線5 の側面及び、キャパシ
タ電荷蓄積ノード4 上のソース領域8 形成予定部側面に
SiN 膜7b を残存させる。 そして、セルフアライン法を
用い、不純物を注入し、ソース領域8 及びドレイン領域
を形成する (図3(a)参照) 。 (4) 次いで、 Si 基板1 表面に順次、SiO 2 膜6bを約
10nm、SiN 膜7cを約25nm、層間絶縁膜( 例えば、BPSG
膜)7d を約400nm 堆積した後、ワード線間のSiO 2膜6
、SiN 膜7c、層間絶縁膜7dをRIE で除去し、キャパシ
タ電荷蓄積ノード4 とのコンタクトを開孔する。
【００２６】尚、SiO 2 膜6b及びSiN 膜7cの総膜厚は、
キャパシタ電荷蓄積ノード4 表面とSi基板1 表面の高さ
との差より小さいことが好ましい。理由は、キャパシタ
電荷蓄積ノード4 の露出面、つまり後に形成されるスト
ラップコンタクトとの接触面の減少を防止するためであ
る。
キャパシタ電荷蓄積ノード4 表面とSi基板1 表面の高さ
との差より小さいことが好ましい。理由は、キャパシタ
電荷蓄積ノード4 の露出面、つまり後に形成されるスト
ラップコンタクトとの接触面の減少を防止するためであ
る。
【００２７】そして、不純物をドーピングしたPoly Si
膜9aを形成し、コンタクト孔以外に堆積したPoly Si 膜
9aを除去し、ストラップコンタクト9 を形成する( 図3
(b)参照) 。
膜9aを形成し、コンタクト孔以外に堆積したPoly Si 膜
9aを除去し、ストラップコンタクト9 を形成する( 図3
(b)参照) 。
【００２８】本実施例では(3) の工程で、ストラップコ
ンタクト9 形成予定領域のSiO 2 膜2cを除去しているた
め、更には、ソース領域8 形成予定部側面にSiN 膜7b
があるため、第一の実施例と同様に次の効果が得られ
る。
ンタクト9 形成予定領域のSiO 2 膜2cを除去しているた
め、更には、ソース領域8 形成予定部側面にSiN 膜7b
があるため、第一の実施例と同様に次の効果が得られ
る。
【００２９】すなわち、(3) のコンタクト開孔の工程
後、キャパシタ電荷蓄積ノード4 上のソース領域側のト
レンチの内側面に、SiO 2 膜6 及び、 SiN膜7b が残存
しているため、ストラップコンタクト用のPoly Si 膜9a
と、MOS FET のソース領域8 は直接接触しない、よって
不純物が拡散し縦形寄生MOS が発生することはない。
後、キャパシタ電荷蓄積ノード4 上のソース領域側のト
レンチの内側面に、SiO 2 膜6 及び、 SiN膜7b が残存
しているため、ストラップコンタクト用のPoly Si 膜9a
と、MOS FET のソース領域8 は直接接触しない、よって
不純物が拡散し縦形寄生MOS が発生することはない。
【００３０】尚、第一の実施例と比較し、キャパシタ電
荷蓄積ノード4 上のソース領域側のトレンチの内側面に
形成された絶縁膜の膜厚が厚い為、この縦形寄生MOS の
発生防止の補償度は、第一の実施例と比較し高いと考え
られる。
荷蓄積ノード4 上のソース領域側のトレンチの内側面に
形成された絶縁膜の膜厚が厚い為、この縦形寄生MOS の
発生防止の補償度は、第一の実施例と比較し高いと考え
られる。
【００３１】また、コンタクト開孔時に、SiO 2 膜6b、
SiN 膜7c、層間絶縁膜7d のみエッチングすれば良いた
め、( 続いて更にSiO 2 膜2cを除去していた) 従来と比
べ、ワード線5 を覆うSiN 膜7 はほとんどエッチングさ
れない。よって、ワード線が露出しストラップコンタク
ト9 と接触する可能性を、従来より低下できる。
SiN 膜7c、層間絶縁膜7d のみエッチングすれば良いた
め、( 続いて更にSiO 2 膜2cを除去していた) 従来と比
べ、ワード線5 を覆うSiN 膜7 はほとんどエッチングさ
れない。よって、ワード線が露出しストラップコンタク
ト9 と接触する可能性を、従来より低下できる。
【００３２】尚、本発明において、上記した絶縁膜の種
類は、上記実施例に限定されないが、上記実施例のよう
に、( 特にキャパシタ電荷蓄積ノード4 上部における)
トレンチ内側面の絶縁膜( キャパシタ絶縁膜2a、 SiO 2
膜2b) と、キャパシタ電荷蓄積ノード4 表面の絶縁膜(S
iO2 膜2c) が同じ種類の絶縁膜の場合に効果がある。更
には、( キャパシタ電荷蓄積ノード4 上部における) ト
レンチ内側面の絶縁膜に対しキャパシタ電荷蓄積ノード
4 表面の絶縁膜のエッチングレートが低い場合に効果を
有する。理由は、従来の方法に従い半導体装置を形成し
た場合、キャパシタ電荷蓄積ノード4 表面の絶縁膜をエ
ッチングする際、トレンチ内側面の絶縁膜までエッチン
グされる可能性が高い為である。
類は、上記実施例に限定されないが、上記実施例のよう
に、( 特にキャパシタ電荷蓄積ノード4 上部における)
トレンチ内側面の絶縁膜( キャパシタ絶縁膜2a、 SiO 2
膜2b) と、キャパシタ電荷蓄積ノード4 表面の絶縁膜(S
iO2 膜2c) が同じ種類の絶縁膜の場合に効果がある。更
には、( キャパシタ電荷蓄積ノード4 上部における) ト
レンチ内側面の絶縁膜に対しキャパシタ電荷蓄積ノード
4 表面の絶縁膜のエッチングレートが低い場合に効果を
有する。理由は、従来の方法に従い半導体装置を形成し
た場合、キャパシタ電荷蓄積ノード4 表面の絶縁膜をエ
ッチングする際、トレンチ内側面の絶縁膜までエッチン
グされる可能性が高い為である。
【００３３】また、( トレンチキャパシタのトレンチに
おいて、キャパシタ電荷蓄積ノード4 上のソース領域8
側に残存する)SiN膜7c 又はSiN 膜7b の形状は、 Pol
y Si膜9aから Si 基板1 への不純物の移動を防止に必要
な膜厚( 形状) をもっていれば良い。上記実施例では、
キャパシタ電荷蓄積ノード4 の側面のキャパシタ絶縁膜
2a及びSiO 2 膜2bを覆う形状となっているため、不純物
の移動の防止を十分に補償できる効果をもっている。加
えて、本実施例においては、キャパシタ電荷蓄積ノード
4 とPoly Si 膜9aとの接触面の減少をできるだけ防止す
る形状をとっているため、電流値の低下を抑制すること
ができる。
おいて、キャパシタ電荷蓄積ノード4 上のソース領域8
側に残存する)SiN膜7c 又はSiN 膜7b の形状は、 Pol
y Si膜9aから Si 基板1 への不純物の移動を防止に必要
な膜厚( 形状) をもっていれば良い。上記実施例では、
キャパシタ電荷蓄積ノード4 の側面のキャパシタ絶縁膜
2a及びSiO 2 膜2bを覆う形状となっているため、不純物
の移動の防止を十分に補償できる効果をもっている。加
えて、本実施例においては、キャパシタ電荷蓄積ノード
4 とPoly Si 膜9aとの接触面の減少をできるだけ防止す
る形状をとっているため、電流値の低下を抑制すること
ができる。
【００３４】
【発明の効果】本発明は、上述のように構成されている
ので、所望のストラップコンタクトを形成できるため、
DRAMの電気的特性の劣化を防止することができる。
ので、所望のストラップコンタクトを形成できるため、
DRAMの電気的特性の劣化を防止することができる。
【図１】(a) 乃至(d) は、本発明の第一の実施例にかか
るストラップコンタクトの製造工程を示す概略断面図で
ある。
るストラップコンタクトの製造工程を示す概略断面図で
ある。
【図２】(a) は、DRAMの要部平面図、(b) は図２(a) の
I −IIに沿って見た断面図である。
I −IIに沿って見た断面図である。
【図３】(a) 及び(b) は、本発明の第二の実施例にかか
るストラップコンタクトの製造工程を示す概略断面図で
ある。
るストラップコンタクトの製造工程を示す概略断面図で
ある。
【図４】(a) 乃至(c) は、従来のストラップコンタクト
の製造工程を示す概略断面図である。
の製造工程を示す概略断面図である。
1 Si 基板 1n n 型拡散層 2a キャパシタ絶縁膜 2b SiO 2 膜 2c SiO 2 膜 3 Poly Si膜 4 キャパシタ電荷蓄積ノード 5 ワード線 6a SiO 2 膜 6b SiO 2 膜 7a SiN 膜 7b SiN 膜 7c SiN 膜 7d 層間絶縁膜 8 ソース領域 9 ストラップコンタクト 9a Poly Si 膜 10 拡散層 11 ストラップコンタクト形成予定領域
Claims (4)
- 【請求項１】 第一導電型の半導体基板に形成された第
二導電型のソース領域、及びワード線となるゲート電極
を有するトランジスタと、 このソース領域に近接するトレンチにおいて、前記半導
体基板表面より窪んだ所定位置まで、外側を第一の絶縁
膜で覆われた第一の導電膜を有するトレンチキャパシタ
と、 このトレンチキャパシタ表面から前記ソース領域の主表
面より窪んだ所定位置迄、形成された第二の導電膜を有
するキャパシタ電極と、 前記ソース領域上面及びキャパシタ電極上面と接触する
ことにより電気的接続をとる電極と、 前記ゲート電極及びキャパシタ電極上に同時に形成され
た第二の絶縁膜を選択的に除去することにより、前記ゲ
ート電極の側面、及び前記キャパシタ電極上のトレンチ
のソース領域側の内側面に形成された第二の絶縁膜とを
有することを特徴とする半導体装置。 - 【請求項２】 第一導電型の半導体基板に設けられたト
レンチ内側面を、第一の絶縁膜で覆い、この半導体基板
表面より窪んだ所定位置まで第一の導電膜を埋め込みト
レンチキャパシタを形成する工程と、 前記第一の導電膜表面から、前記半導体基板表面より窪
んだ所定位置まで第二の導電膜を堆積しキャパシタ電極
を形成する工程と、 前記キャパシタ電極上から、前記半導体基板表面迄、第
二の絶縁膜を形成する工程と、 第二の絶縁膜を形成した後、半導体基板表面にゲート絶
縁膜を介し第三の導電膜を形成し、このゲート絶縁膜、
及び第三の導電膜を所定形状に除去しワード線となるゲ
ート電極を形成する工程と、 ゲート電極を形成した後、キャパシタ電極上の第二の絶
縁膜を選択的に除去し、キャパシタ電極の一部を露出さ
せる工程と、 第二の絶縁膜を除去した後、前記半導体基板表面に、第
三の絶縁膜を形成する工程と、 この第三の絶縁膜を選択的に除去し、前記ゲート電極側
面に第三の絶縁膜を残存させる工程と、 第三の絶縁膜を残存させた後、不純物イオンを注入し、
ソース領域及び、ドレイン領域を形成する工程と、 ソース領域を形成した後、前記半導体基板表面に第四の
絶縁膜を形成する工程と、 第四の絶縁膜を形成した後、この第四の絶縁膜を選択的
に除去し、キャパシタ電極上面乃至ソース領域表面を露
出させ、前記キャパシタ電極とのコンタクト孔を開孔す
る工程と、 コンタクト孔を開孔した後、全面に第三の導電膜を堆積
する工程と、 第三の導電膜をパターニングして、前記ソース領域上面
とキャパシタ電極上面とを接続する電極を形成する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項３】上記ゲート電極側面に第三の絶縁膜を残存
させる工程において、キャパシタ電極上のソース領域形
成予定側の半導体基板側面に、第三の絶縁膜を残存させ
ることを特徴とする請求項２記載の半導体装置の製造方
法。 - 【請求項４】 上記コンタクト孔を開孔する工程におい
て、キャパシタ電極上のソース領域形成予定側の半導体
基板側面に、第四の絶縁膜を残存させることを特徴とす
る請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9175384A JPH1126707A (ja) | 1997-07-01 | 1997-07-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9175384A JPH1126707A (ja) | 1997-07-01 | 1997-07-01 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126707A true JPH1126707A (ja) | 1999-01-29 |
Family
ID=15995175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9175384A Pending JPH1126707A (ja) | 1997-07-01 | 1997-07-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1126707A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005008763A3 (en) * | 2003-07-03 | 2005-05-12 | Micron Technology Inc | Methods of forming deuterated silicon nitride-containing materials |
| US7084450B2 (en) | 2003-12-15 | 2006-08-01 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
-
1997
- 1997-07-01 JP JP9175384A patent/JPH1126707A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005008763A3 (en) * | 2003-07-03 | 2005-05-12 | Micron Technology Inc | Methods of forming deuterated silicon nitride-containing materials |
| US7084450B2 (en) | 2003-12-15 | 2006-08-01 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |