JPH10256509A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＲＡＭのメモリセル等において、ビット線
コンタクトとストレージノード・コンタクトとを写真製
版の重ね合わせがずれても不具合が生じないように形成
する。 【解決手段】 ＤＲＡＭ等のメモリセルにおいて、ビッ
ト線コンタクトは所謂セルフアライン法を用いて窒化膜
を貫通するコンタクトを形成し、ビット線コンククトの
エッチング・バリアとして堆積する窒化膜を、ストレー
ジノード・コンタクト部分では窒化膜のサイドウォール
として用いてコンタクトを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、デバイス配線用
のコンタクト・ホールを自己整合的に形成する半導体記
憶装置の構造と製造方法に関するものである。特にこの
発明は、ＤＲＡＭのメモリセルにおいて、ビット線コン
タクトとストレージノード・コンタクトを自己整合的に
形成する構造と製造方法に適用して効果大なるものであ
る。

【０００２】

【従来の技術】図９は、従来の半導体記憶装置における
コンタクトの構造を示す図である。この図９は、ＤＲＡ
Ｍのメモリセル部分の断面構造を示すもので、特にビッ
ト線コンタクト並びにストレージノード・コンタクトの
状態を示している。図９において、１はシリコン基板、
２は素子分離領域、３はゲート絶縁膜、４は導電性ポリ
シリコンなどによるゲート電極の一部、５は高融点金属
とシリコンとの化合物によるゲート電極の一部、６はゲ
ート電極かつトランスファー・ゲート、７はシリコン酸
化膜、８は酸化膜サイドウォール、１０ａはシリコン窒
化膜、１１は低濃度不純物拡散領域、１２は高濃度不純
物拡散領域、１３は他の高濃度不純物拡散領域、１４及
び１５は層間酸化膜、１６は導電性ポリシリコンなどに
よるビット線電極の一部、１７は高融点金属とシリコン
との化合物などによるビット線電極の一部、１８はビッ
ト線、１９はビット線コンタクト、２０はストレージノ
ード・コンタクト、２１はストレージノードを示す。

【０００３】図９に示すコンタクトにおいて、例えば、
写真製版のアライメントずれによってストレージノード
・コンタクト２０がずれた場合を考える。図１０は、こ
の場合のストレージノード・コンタクト２０の基板１と
の接触部の状態を示す図、図１１は、比較のために、ス
トレージノード・コンタクト２０がずれないで形成され
た場合のストレージノード・コンタクト２０の基板１と
の接触部の状態を示す図である。

【０００４】写真製版のアライメントずれによってスト
レージノード・コンタクト２０がずれた場合、ストレー
ジノード・コンタクト２０がトランスファ・ゲート６に
対して接近して、ストレージノード・コンタクト２０の
基板１との接触部では、図９及び図１０に示すように、
ゲート６のサイドウォール８が削られる。

【０００５】さらに、ストレージノード・コンタクト２
０に用いられる導電性のポリシリコンには、通常、リン
（Ｐ）などの不純物が混ぜ込まれているために、シリコ
ン基板１と接触した場合、この導電性ポリシリコンから
リン（Ｐ）などの不純物が、後のプロセスにおける熱処
理などによって拡散するために、トランジスタのソース
／ドレインの構造が変化する。このように、ストレージ
ノード・コンタクト２０などの電極材料から拡散した不
純物によって、図１０に示すように、低濃度不純物拡散
層１１の幅ｄ２は、図１１に示した正常な場合の低濃度
不純物拡散層１１の幅ｄ１よりも小さくなり、ｄ２＜ｄ
１となる。このような場合、トランジスタの耐圧劣化な
どの不具合が考えられる。

【０００６】ストレージノード・コンタクト２０を開口
した後に、イオン注入などによって、高濃度不純物拡散
領域１３を形成する場合であっても、ストレージノード
・コンタクト２０を開口した時点で、高濃度不純物拡散
領域１３が形成される場所は決まるので、同じ不具合は
起こる。つまり、いずれの場合であっても、ストレージ
ノード・コンタクト２０の開口時の重ね合わせ精度によ
って、この不具合が起こる可能性がある。

【０００７】

【発明が解決しようとする課題】上述のように、従来、
例えばＤＲＡＭのメモリセルにおいて、ビット線コンタ
クトを相対的に薄い例えば一層の層間酸化膜を通して形
成し、さらにストレージノード・コンタクトを相対的に
厚い例えば二層の層間酸化膜を通して形成する場合、コ
ンタクト開口のための写真製版の重ね合わせがずれても
不具合が生じないコンタクトを形成することには困難が
あった。このため、コンタクトとトランスファ・ゲート
との接触や、トランジスタの特性の変化を生じる等の問
題があった。

【０００８】

【課題を解決するための手段】この発明は、このような
従来の問題を解決するためになされたもので、例えばＤ
ＲＡＭのメモリセルにおいて、ビット線コンタクトは所
謂セルフアライン法を用いて形成し、同時に、ビット線
コンククトのエッチング・バリアとして堆積する窒化膜
を、ストレージノード・コンタクト部分では第二のサイ
ドウォールとして形成して用いるようにした構造及び製
造方法に係るものである。

【０００９】すなわち、この発明による半導体記憶装置
は、半導体基板の主面に形成され、それぞれ活性領域
と、第一の絶縁膜で被覆されたトランスファ・ゲートと
を有する複数のＭＯＳトランジスタを備え、相隣るトラ
ンスファ・ゲートの間において、前記第一の絶縁膜と活
性領域とを覆うように形成された第二の絶縁膜と、この
第二の絶縁膜を貫いて前記活性領域に通ずる第１のコン
タクトとが形成され、かつ、他の相隣るトランスファ・
ゲートの間において、前記トランスファ・ゲートの側面
のみにおいて前記第一の絶縁膜を覆うように形成された
第二の絶縁膜と、この絶縁膜の間を通って活性領域に通
ずる第２のコンタクトとが形成されたことを特徴とする
ものである。

【００１０】また、この発明による半導体記憶装置は、
上記半導体基板がシリコン半導体で形成され、上記第１
の絶縁膜がシリコン酸化膜で形成され、さらに上記第２
の絶縁膜がシリコン窒化膜で形成されたことを特徴とす
るものである。また、この発明による半導体記憶装置
は、上記第１のコンタクトがビット線コンタクトであ
り、上記第２のコンタクトがストレージノード・コンタ
クトであることを特徴とするものである。

【００１１】また、この発明による半導体記憶装置の製
造方法は、半導体基板の主面に、それぞれ活性領域と、
第一の絶縁膜で被覆されたトランスファ・ゲートとを有
する複数のＭＯＳトランジスタを形成する工程と、上記
複数のＭＯＳトランジスタが形成された上記半導体基板
に第２の絶縁膜を形成する工程と、相隣るトランスファ
・ゲートの間において、上記第二の絶縁膜を貫いて一の
活性領域に通ずる第１のコンタクトを形成する工程と、
相隣る他のトランスファ・ゲートの間において、異方性
エッチングにより上記第二の絶縁膜をエッチングして上
記第二の絶縁膜を上記トランスファ・ゲートの側面の上
記第１の絶縁膜の上にのみ残し、この第二の絶縁膜の間
を通って他の活性領域に通ずる第２のコンタクトを形成
する工程とを含むことを特徴とするものである。

【００１２】また、この発明による半導体記憶装置の製
造方法は、上記半導体基板としてシリコン半導体を用
い、上記第一の絶縁膜としてシリコン酸化膜を形成し、
上記第２の絶縁膜としてシリコン窒化膜を形成すること
を特徴とするものである。また、この発明による半導体
記憶装置の製造方法は、上記第１のコンタクトとしてビ
ット線コンタクトを形成し、上記第２のコンタクトとし
てストレージノード・コンタクトを形成することを特徴
とするものである。

【００１３】

【発明の実施の形態】以下に、この発明の実施の形態を
図を参照して説明する。なお、各図において、同一符号
はそれぞれ同一または相当部分を示す。 実施の形態１． 図１は、この発明の一実施の形態である半導体記憶装置
の構造を示す断面図である。この図１は、ＤＲＡＭのメ
モリセル部分の断面構造を示すもので、特にビット線コ
ンタクト並びにストレージノード・コンタクトの状態を
示している。図１において、１はシリコン半導体基板、
２はＬＯＣＯＳ法などによる素子分離絶縁膜（シリコン
酸化膜）、３はシリコン熱酸化膜などによるゲート絶縁
膜、４は導電性ポリシリコンなどによるトランスファ・
ゲート（同時にゲート電極）の下層膜、５はトランスフ
ァ・ゲート（ゲート電極）を低抵抗化するための高融点
金属とシリコンとの化合物によるトランスファ・ゲート
の上層膜、６は上層膜４及び下層膜５からなるトランス
ファ・ゲート（同時にゲート電極）、７はＴＥＯＳなど
ＣＶＤにより堆積させた絶縁膜（シリコン酸化膜）、８
はＴＥＯＳなどによるサイドウォールを形成する絶縁膜
（シリコン酸化膜）、９は絶縁膜（シリコン酸化膜）、
１０ａはシリコン窒化膜、１０ｂはシリコン窒化膜サイ
ドウォール、１１は低濃度不純物拡散領域、１２は高濃
度不純物拡散領域、１３は他の高濃度不純物拡散領域、
１４及び１５は層間絶縁膜（シリコン酸化膜）、１６は
導電性ポリシリコンなどによるビット線コンタクトかつ
ビット線電極の下層膜、１７は高融点金属とシリコンと
の化合物などによるビット線電極の上層膜、１８は上層
膜１６及び下層膜１７からなるビット線、１９はビット
線コンタクト（第１のコンタクト）、２０はストレージ
ノード・コンタクト（第２のコンタクト）、２１はスト
レージノードを示す。

【００１４】ここで、絶縁膜（シリコン酸化膜）７、絶
縁膜（シリコン酸化膜）８及び絶縁膜（シリコン酸化
膜）９は、全体としてトランスファ・ゲート６を覆う第
１の絶縁膜を構成している。また、シリコン窒化膜１０
ａ及びシリコン窒化膜サイドウォール１０ｂは、第一の
絶縁膜の上に形成された第２の絶縁膜を構成している。
さらに、低濃度不純物拡散領域１１、高濃度不純物拡散
領域１２及び１３は、メモリセル・トランジスタの活性
領域を構成している。なお、ここでビット線コンタクト
１９は、ビット線１８とシリコン基板１上に形成された
活性領域とを接続するために層間絶縁膜を開口したコン
タクト・ホールを指し、ストレージノード・コンタクト
２０は、同様にストレージノード２１とシリコン基板１
上に形成された活性領域とを接続するために層間絶縁膜
を開口したコンタクト・ホールを指す。

【００１５】この図１に示すように、メモリセル・トラ
ンジスタは、ゲート酸化膜３とゲート電極６と、その両
側に位置するシリコン基板１上の活性領域である低濃度
不純物拡散領域１１、高濃度不純物拡散領域１２または
他の高濃度不純物拡散領域１３をソース／ドレイン領域
として構成されている。シリコン基板１上には、このよ
うなメモリセル・トランジスタがマトリックス状に多数
配列されている。

【００１６】また、ゲート酸化膜３およびトランスファ
・ゲート６によってワード線が形成され、配線層１８に
よってビット線が形成される。ストレージノード２１の
上部にはキャパシタ誘電膜を介し対向電極となるセルプ
レートがあるが、この発明の説明には不要であるため、
図示は省略する。また、ストレージノード２１の構造
は、ここでは円筒形について図示しているが、この発明
においてはその形状は特に規定されるものではない。

【００１７】なお、高濃度不純物拡散領域１３は、スト
レージノード・コンタクト２０を開口後に、不純物イオ
ンを注入することによって形成される。また、ストレー
ジノード２１の材料が不純物を混入した導電性のポリシ
リコンであることから、このストレージノード２１自身
から拡散された不純物拡散領域であってもよい。

【００１８】このように構成した半導体記憶装置におい
て、先ずビット線コンタクト１９においては、ビット線
コンタクト１９に隣接するトランスファ・ゲート（ゲー
ト電極）６には、酸化膜サイドウォール８及び上面の酸
化膜７を覆う酸化膜９の上に、トランスファ・ゲート６
の側面から上部にまで必要な厚さに積んだ窒化膜１０ａ
を予め延在させている。従って、ビット線コンタクト１
９がずれても、層間酸化膜１４のエッチングを、窒化膜
１０ａで止めるので、トランスファ・ゲート６とビット
線１８とが接触することが防止される。

【００１９】また、このように構成した半導体記憶装置
において、データとなる電荷を蓄積するストレージノー
ド２１のストレージノード・コンタクト２０において
は、ストレージノード・コンタクト２０が基板１に近づ
くにつれて、トランスファ・ゲート６に接近してくる
が、窒化膜によるサイドウォール１０ｂがあるために、
トランスファ・ゲート６とは絶縁が保たれる。また、ス
トレージノード２１が、ビット線１８よりも上部に形成
されているため、ストレージノード・コンタクト２０は
層間酸化膜１４および１５を貫通して深く形成される必
要があるが、シリコン窒化膜がサイドウォール１０ｂと
してのみ形成されているため、ストレージノード・コン
タクト２０の形成は層間酸化膜のエッチングのみによっ
てなされるので、その形成が容易となる。

【００２０】上述のビット線およびストレージノードの
コンタクトの形状について、図２を参照してさらに詳細
に説明する。図２は、図１の半導体記憶装置（ＤＲＡ
Ｍ）のトランスファ・ゲート（ゲート電極）６とコンタ
クトを形成する部分を拡大して示した図である。簡単の
ため、この図２では図１の酸化膜９は、酸化膜７および
８に吸収して省略してある。図示右側において、ビット
線コンタクト部分における設計上の、隣り合うトランス
ファ・ゲート６の間隔ｘ３（寸法は約０．３５μｍ）と
ビット線コンタクトの径ｘ４（寸法は約０．２５μｍ）
との余裕ｘ１は０．０５μｍしかなく、写真製版の重ね
合わせ精度（約０．１μｍ以下）の約半分である。この
ため、ある確率で必ずビット線コンタクトとトランスフ
ァ・ゲート６とがショートする可能性がある。この不具
合を回避するためには、ビット線コンタクト部分のセル
フ・アラインド・コンタクトのための窒化膜１０ａはト
ランスファ・ゲート６の上側にまで延在させて厚く堆積
したまま残しておく必要がある。

【００２１】一方、図示左側において、ストレージノー
ド・コンタクトの部分では、設計上、隣り合うトランス
ファ・ゲート６の間隔ｘ５は、約０．４μｍであり、こ
の幅の間に径ｘ６（寸法は約０．３μｍ）のストレージ
ノード・コンタクトが形成されることになる。このとき
のトランスファ・ゲート６とストレージノード・コンタ
クトとの設計的な余裕ｘ２は、約０．０５μｍしかな
く、ストレージノード・コンタクトはサイド・ウォール
８を削り、写真製版の重ね合わせ精度（約０．１μｍ以
下）を考慮すると、ある確率で必ずトランスファ・ゲー
ト６とショートする可能性がある。しかし、実際には、
ストレージノード・コンタクトは径縮小開口方法を用い
て開口するので、形成されたときのストレージノード・
コンタクトの径ｘ６１は、約０．１μｍとなり、トラン
スファ・ゲート６とストレージノード・コンタクトとの
設計的な余裕は、図２中ｘ２１で示されて、約０．１５
μｍとなる。

【００２２】トランジスタのソース／ドレイン構造を大
きく変化させないためには、ストレージノード・コンタ
クト２０はサイド・ウォール８に接触しないことが必要
となる。この場合、サイド・ウォール８の幅は約０．０
５μｍであるので、ストレージノード・コンタクト２０
とサイド・ウォール８との間隔ｘ２２は約０．１μｍと
なり、写真製版の重ね合わせ精度とほぼ同程度となる。
このことから、ストレージノード・コンタクト部分のセ
ルフ・アラインド・コンタクトのための窒化膜は、トラ
ンスファ・ゲート６のサイド・ウォール８の側壁に形成
する窒化膜サイドウォール１０ｂで示される程度の膜で
十分であることが判る。

【００２３】以上のように、この実施の形態の半導体記
憶装置では、ビット線コンタクト側ではトランスファ・
ゲート６を覆う酸化膜７，８の上に、厚く積んだ窒化膜
をそのまま残してコンタクトを形成し、一方ストレージ
ノード・コンタクト側では、トランスファ・ゲート６を
覆う酸化膜サイドウォール８の上に、薄くサイドウォー
ル状の窒化膜１０ｂを残してコンタクトを形成してい
る。これにより、双方のコンタクトで、コンタクトとト
ランスファ・ゲートとが接触することのない構造とされ
ており、かつトランジスタの特性を変化させることもな
い構造となっている。

【００２４】この実施の形態の半導体記憶装置では、Ｄ
ＲＡＭのメモリセルにおいて、ビット線コンタクトは所
謂セルフアライン法を用いた構造となり、またビット線
コンタクトのエッチング・バリアとして堆積する窒化膜
が、ストレージノード・コンタクト部分では第二のサイ
ドウォールとなるように構成されている。ストレージノ
ード・コンタクトはビット線コンタクトに比べて、エッ
チングの際のアスペクト比（開口径に対するコンタクト
・ホールの深さの比）が非常に大きいために、ＲＩＥラ
グなどの影響によってコンタクト・ホールの底の部分で
はエッチング・ガスが到達しないで、コンタクトが開口
できないという不具合が起きやすい。コンタクト・ホー
ルの底の部分に層間膜とは異なる材質の膜があると、さ
らにエッチングが困難となる。例えばビット線コンタク
ト開口のための窒化膜を全面に残した場合を考えると、
ストレージノード・コンタクト部分では底の部分には窒
化膜が残り、最初のうちは酸化膜のみのエッチングであ
るが、最後にコンタクト底の窒化膜を高アスペクト比の
状態でエッチングしなければならない。この実施の形態
の構造にすれば、ストレージノード・コンタクトの底の
部分には窒化膜がないので、このような不具合を回避す
ることができる。

【００２５】実施の形態２．図３から図８は、この発明
の他の実施の形態における半導体記憶装置の製造方法を
示す図である。この実施の形態の製造方法について説明
すると、先ず図３を参照して、シリコン半導体基板１に
素子分離領域２を形成し、図示しないが、ウェル、チャ
ネル・ストッパー、チャネル・ドープなどのイオン注入
を行う。次に、ゲート酸化膜３を形成し、その上にゲー
ト電極となる導電性ポリシリコン膜４及び高融点金属と
シリコンとの化合物の膜５を形成し、その上に酸化膜７
を形成する。さらに、エッチングによりゲート電極６を
形成した後、低濃度不純物拡散領域１１をリン（Ｐ）や
砒素（Ａｓ）などのイオン注入により形成する。

【００２６】その後、ゲート電極６の側面にサイドウォ
ール８を形成した後、所望とする領域に高濃度不純物拡
散領域１２をイオン注入により形成する。この高濃度不
純物拡散領域１２は、このようなイオン注入により形成
するだけでなく、後に説明する工程において、ビット線
のドープドポリシリコン１６からの不純物の拡散により
形成するものでもよい。これらの低濃度不純物拡散領域
１１及び高濃度不純物拡散領域１２は、シリコン基板１
の主面上の活性領域となり、メモリセル・トランジスタ
のソース／ドレイン領域となる。その後、全面に膜厚が
１０〜２０ｎｍ程度の酸化膜９を堆積させる。酸化膜
７，８及び９は、全体としてトランスファ・ゲート６を
覆う第１の絶縁膜を構成する。次に、酸化膜９の上に第
２の絶縁膜として、膜厚が数１０ｎｍの窒化膜１０を堆
積させる。酸化膜９は窒化膜１０が直接活性領域である
シリコン基板１の表面に接触することによるストレスの
悪影響を防ぐはたらきをする。

【００２７】次に、図４に示すように、ビット線コンタ
クト（第１のコンタクト）を形成しようとする部分にの
み写真製版によりレジスト２２をパターンニングして残
す。このレジスト２２は、ビット線コンタクトの部分を
挟む一対のトランジスタのトランスファーゲート６の側
面から上面にまで延在するように形成する。

【００２８】次に、図４のウェーハから、窒化膜１０を
反応性イオンエッチング（ＲＩＥ）によって異方性エッ
チングする。これにより、図５に示すように、レジスト
２２でカバーされているビット線コンタクト部分では、
窒化膜１０の一部がそのまま残され、活性領域１２の領
域と、酸化膜７及び８を介してトランスファー・ゲート
６の側面から上面に延在する、膜厚が数１０ｎｍの窒化
膜１０ａとして残される。一方、ストレージノード・コ
ンタクト（第２のコンタクト）を形成しようとする部分
では、隣り合うトランスファー・ゲート６の酸化膜サイ
ドウォール（第１の絶縁膜）８の上にのみ、薄くなった
サイドウォール状の窒化膜（第２の絶縁膜）１０ｂが残
るようにする。

【００２９】次に、図５のウェーハに対して、図６に示
すように、平坦性のよい層間酸化膜１４を形成する。そ
の後、図示しないが層間酸化膜１４の上にレジストを施
し、写真製版により層間酸化膜１４のビット線コンタク
ト・ホール部分のみを選択的に異方性エッチングしビッ
ト線コンタクト用の開口を形成する。次に、この開口部
分から窒化膜１０ａのみを選択的に異方性エッチングす
ることにより、ビット線コンタクト１９を形成する。こ
のようにしてビット線コンタクトは所謂セルフアライン
法を用いて形成する。

【００３０】次に、図６のウェーハに、導電性ポリシリ
コン膜１６を堆積し、その上に、例えばタングステン
（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）などの高融
点金属とシリコンとの化合物（以下、単に「シリサイ
ド」と略す）の膜１７を堆積させる。その後、写真製
版、エッチングなどの工程を経て、図7に示すようにビ
ット線１８を形成する。さらに、その後、層間酸化膜１
４と同様に平坦性のよい層間酸化膜１５を形成する。

【００３１】次に、図７のウェーハに対し、図８に示す
ように、径縮小開口技術を用いてストレージノード・コ
ンタクト２０を開口する。その後、ストレージノード２
１となる導電性ポリシリコンを堆積する前に、イオン注
入などにより高濃度不純物領域１３を形成する。その
後、ストレージノード２１となる導電性ポリシリコンを
堆積させ、いくつかのプロセスを経て、図１に示すスト
レージノード２１等を形成し、図１に示す半導体装置の
構造を形成する。なお、ストレージノード２１の材料が
不純物を混入した導電性のポリシリコンであることか
ら、高濃度不純物領域１３はこのストレージノード２１
自身から拡散された不純物拡散領域であってもよい。

【００３２】この方法によれば、ストレージノード・コ
ンタクト２０を形成するための写真製版の重ね合せが若
干ずれても、ストレージノード・コンタクト２０を形成
するときの異方性エッチングにおいて、トランスファー
・ゲート６の酸化膜サイドウォール８は外側の窒化膜サ
イドウォール１０ｂに保護されて削られることがないの
で、トランスファー・ゲート６とストレージノード２１
とが電気的にショートするという不具合を回避できる。
また、同じ理由により、トランジスタのトランスファー
・ゲート６のエッジ付近でのソース／ドレイン領域の不
純物分布を変えることがないので、メモリセルのトラン
ジスタ特性を均一に保つことができる。

【００３３】実施の形態１において図２を参照して説明
したのと同様に、ビット線コンタクト１９とゲート電極
６との間隔のマージンは、ビット線コンタクト１９の写
真製版の重ね合わせ精度以下であるため、ある確率で必
ずゲート電極６とビット線コンタクト１９とが重なる可
能性がある。従って、ビット線コンタクトを形成する部
分に隣接するゲート電極６には、酸化膜サイドウォール
８及び上面の酸化膜７の上に、ゲート電極６の側面から
上部にまで必要な厚さに積んだ窒化膜１０ａを延在させ
ておく必要がある。このようにすれば、ビット線コンタ
クト１９がずれても、層間酸化膜１４のエッチングを、
ゲート電極６の側面から上部にまで延在させた窒化膜１
０ａで止め、然る後に窒化膜１０ａをエッチングして開
口する。この窒化膜エッチングによって、ゲートの酸化
膜サイドウォール８及びゲート電極６の上面の酸化膜７
は削られず、例えビット線コンタクト１９がずれてもゲ
ート電極６とビット線コンタクト２０とが接触すること
が防止される。

【００３４】一方、ストレージノード・コンタクト２０
は、径縮小開口方法を用いて開口した場合ホール径が縮
小されるので、ゲート電極またはトランスファー・ゲー
ト６とストレージノード・コンタクト２０との間隔のマ
ージンは、写真製版の重ね合わせの精度と同程度とな
る。従って、ストレージノード・コンタクト２０のセル
フ・アラインド・コンタクトのための窒化膜は、ゲート
電極またはトランスファー・ゲート６の酸化膜サイドウ
ォール８の側壁に形成する程度で十分である。

【００３５】このように、この実施の形態の製造方法で
は、ＤＲＡＭのメモリセルにおいて、ビット線コンタク
トは所謂セルフアライン法を用いて形成し、同時に、ビ
ット線コンククトのエッチング・バリアとして堆積する
窒化膜を、ストレージノード・コンタクト部分では第２
のサイドウォールとなるように形成する。従って、ビッ
ト線コンタクトとストレージノード・コンタクトのそれ
ぞれの開口におけるセルフ・アラインド・コンタクトの
ためのエッチング保護膜として、窒化膜を同時に堆積お
よび形成することができるために、別々に形成する場合
と比べて、工程数を削減できる。

【００３６】さらに、ストレージノード・コンタクトは
ビット線コンタクトに比べて、エッチングの際のアスペ
クト比（開口面積に対するコンタクト・ホールの深さの
比）が非常に大きいために、ＲＩＥラグなどの影響によ
ってコンタクト・ホールの底の部分ではエッチング・ガ
スが到達しないで、コンタクト・ホールが開口できない
という不具合が起きやすい。コンタクト・ホールの底の
部分に層間膜と異なる材質の膜があると、さらにエッチ
ングが困難となる。例えば、ビット線コンタクト開口の
ための窒化膜を全面に残した場合を考えると、ストレー
ジノード・コンタクト部分では底の部分に窒化膜が残
り、層間酸化膜をエッチングした後、高アスペクト比の
状態でさらに窒化膜をエッチングしなければならない。
しかし、この発明による製造方法を用いることで、スト
レージノード・コンタクトの底の部分には窒化膜が残ら
ないので、酸化膜のみをエッチングすればよく、複雑な
プロセスを必要としない。

【００３７】このように、ストレージノード・コンタク
ト部分に隣接するトランジスタの第１のサイドウォール
（酸化膜サイドウォール）に、材質の異なる第２のサイ
ドウォール（窒化膜サイドウォール）を形成することに
よって、ストレージノード・コンタクト２０のアライメ
ントずれが生じても、ストレージノード・コンタクト開
口時に酸化膜による第一のサイドウォールが削られるこ
とがなく、均一な特性のトランジスタを形成することが
でき、また、トランスファーゲートとストレージノード
とのショート等を防ぐことができる。

【００３８】

【発明の効果】以上説明したように、この発明によれ
ば、半導体記憶装置、特にＤＲＡＭのメモリセルにおい
て、ビット線コンタクトは所謂セルフアライン法を用い
て形成し、同時に、ビット線コンククトのエッチング・
バリアとして堆積する窒化膜を、ストレージノード・コ
ンタクト部分では第二のサイドウォールとなるように形
成している。これにより、双方のコンタクトで、重ね合
わせがずれても、コンタクトとトランスファ・ゲートと
を接触することなく形成し、基板活性領域に対するコン
タクトを形成することができる。さらに、この製造方法
によれば、メモリセル・トランジスタの特性を変化させ
ることもない半導体記憶装置が得られる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体装置の
構造を示す断面図である。

【図２】 この発明の実施の形態１による半導体装置の
構造を示す断面図であり、トランスファ・ゲートとコン
タクトとの関係を説明するための部分拡大図である。

【図３】 この発明の実施の形態２による半導体装置の
製造方法を示す断面図であり、トランスファ・ゲートを
形成する工程を示す。

【図４】 この発明の実施の形態２による半導体装置の
製造方法を示す断面図であり、ビット線コンタクト部の
レジストを形成する工程を示す。

【図５】 この発明の実施の形態２による半導体装置の
製造方法を示す断面図であり、ビット線コンタクト部の
窒化膜を形成する工程を示す。

【図６】 この発明の実施の形態２による半導体装置の
製造方法を示す断面図であり、ビット線コンタクトを形
成する工程を示す。

【図７】 この発明の実施の形態２による半導体装置の
製造方法を示す断面図であり、ビット線を形成する工程
を示す。

【図８】 この発明の実施の形態２による半導体装置の
製造方法を示す断面図であり、ストレージノード・コン
タクトを径縮小開口技術を用いて形成する工程を示す。

【図９】 従来の半導体装置の構造を示す断面図であ
る。

【図１０】 従来の半導体装置の構造を示す断面図であ
り、コンタクト部分の拡大図を示す。

【図１１】 従来の半導体装置の構造を示す断面図であ
り、コンタクト部分の拡大図を示す。

【符号の説明】

１ シリコン半導体基板、 ２ 素子分離絶縁膜（シリ
コン酸化膜）、 ３ゲート絶縁膜（シリコン酸化膜）、
４ ゲート電極の下層膜、 ５ ゲート電極の上層
膜、 ６ トランスファー・ゲート（ゲート電極）、
７ シリコン酸化膜（第１の絶縁膜）、 ８ シリコン
酸化膜サイドウォール（第１の絶縁膜）、 ９ シリコ
ン酸化膜（第１の絶縁膜）、 １０ａ シリコン窒化膜
（第２の絶縁膜）、 １０ｂ シリコン窒化膜サイドウ
ォール（第２の絶縁膜）、 １１低濃度不純物拡散領域
（活性領域）、 １２、１３ 高濃度不純物拡散領域
（活性領域）、 １４、１５ 層間絶縁膜（シリコン酸
化膜）、 １６ ビット線電極の下層膜、 １７ ビッ
ト線電極の上層膜、 １８ ビット線、 １９ ビット
線コンタクト（第１のコンタクト）、 ２０ ストレー
ジノード・コンタクト（第２のコンタクト）、 ２１
ストレージノード。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主面に形成され、それぞれ
   活性領域と、第一の絶縁膜で被覆されたトランスファ・
   ゲートとを有する複数のＭＯＳトランジスタを備え、 相隣るトランスファ・ゲートの間において、前記第一の
   絶縁膜と活性領域とを覆うように形成された第二の絶縁
   膜と、この第二の絶縁膜を貫いて前記活性領域に通ずる
   第１のコンタクトとが形成され、かつ、 他の相隣るトランスファ・ゲートの間において、前記ト
   ランスファ・ゲートの側面のみにおいて前記第一の絶縁
   膜を覆うように形成された第二の絶縁膜と、この絶縁膜
   の間を通って活性領域に通ずる第２のコンタクトとが形
   成されたことを特徴とする半導体記憶装置。
2. 【請求項２】 上記半導体基板がシリコン半導体で形成
   され、上記第１の絶縁膜がシリコン酸化膜で形成され、
   さらに上記第２の絶縁膜がシリコン窒化膜で形成された
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 【請求項３】 上記第１のコンタクトがビット線コンタ
   クトであり、上記第２のコンタクトがストレージノード
   ・コンタクトであることを特徴とする請求項１又は２に
   記載の半導体記憶装置。
4. 【請求項４】 半導体基板の主面に、それぞれ活性領域
   と、第一の絶縁膜で被覆されたトランスファ・ゲートと
   を有する複数のＭＯＳトランジスタを形成する工程と、 上記複数のＭＯＳトランジスタが形成された上記半導体
   基板に第２の絶縁膜を形成する工程と、 相隣るトランスファ・ゲートの間において、上記第二の
   絶縁膜を貫いて一の活性領域に通ずる第１のコンタクト
   を形成する工程と、 他の相隣るトランスファ・ゲートの間において、異方性
   エッチングにより上記第二の絶縁膜をエッチングして上
   記第二の絶縁膜を上記トランスファ・ゲートの側面の上
   記第１の絶縁膜の上にのみ残し、この第二の絶縁膜の間
   を通って他の活性領域に通ずる第２のコンタクトを形成
   する工程とを含むことを特徴とする半導体記憶装置の製
   造方法。
5. 【請求項５】 上記半導体基板としてシリコン半導体を
   用い、上記第一の絶縁膜としてシリコン酸化膜を形成
   し、上記第２の絶縁膜としてシリコン窒化膜を形成する
   ことを特徴とする請求項４に記載の半導体記憶装置の製
   造方法。
6. 【請求項６】 上記第１のコンタクトとしてビット線コ
   ンタクトを形成し、上記第２のコンタクトとしてストレ
   ージノード・コンタクトを形成することを特徴とする請
   求項４又は５に記載の半導体記憶装置の製造方法。