JP2001189392A - 半導体集積回路デバイス - Google Patents
半導体集積回路デバイスInfo
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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-
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Abstract
(57)【要約】
【課題】 通常のウィンドウ開口と自己整合接点ウィン
ドウ開口を同時に開ける方法を提供すること。 【解決手段】 フィールド酸化物領域と、そこから離間
した活性領域とを有するシリコン製基板と、フィールド
酸化物領域と、活性領域にそれぞれ関連して、第１と第
２の自己整合接点ウィンドウ開口内にそれぞれ形成され
た第１と第２の自己整合接点と、フィールド酸化物領域
の上で、かつ前記第１自己整合接点ウィンドウ開口の下
に形成されたダミーのポリシリコンランディングパッド
と、ダミーのポリシリコンランディングパッドの上に形
成された動作用ポリシリコンランディングパッドとを有
する。
ドウ開口を同時に開ける方法を提供すること。 【解決手段】 フィールド酸化物領域と、そこから離間
した活性領域とを有するシリコン製基板と、フィールド
酸化物領域と、活性領域にそれぞれ関連して、第１と第
２の自己整合接点ウィンドウ開口内にそれぞれ形成され
た第１と第２の自己整合接点と、フィールド酸化物領域
の上で、かつ前記第１自己整合接点ウィンドウ開口の下
に形成されたダミーのポリシリコンランディングパッド
と、ダミーのポリシリコンランディングパッドの上に形
成された動作用ポリシリコンランディングパッドとを有
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスに関
し、特に、メモリデバイスと論理デバイスに広く用いら
れる集積回路の自己整合接点とパッド構造の製造方法に
関する。
し、特に、メモリデバイスと論理デバイスに広く用いら
れる集積回路の自己整合接点とパッド構造の製造方法に
関する。
【０００２】
【従来の技術】自己整合接点とゲート形成技術は、集積
回路の製造に用いられ、例えばフラッシュメモリデバイ
スとして用いられるＤＲＡＭとＳＲＡＭで、通常用いら
れる。これらの半導体メモリデバイスは、ポリシリコ
ン、あるいは他の材料のプラグを受け入れ、セルトラン
ジスタのソース領域をセルキャパシタの蓄積電極に接続
する様々な接点ウィンドウを有する。この接点ウィンド
ウはまた、セルトランジスタのドレイン領域をビットラ
インに接続している。またこの種の半導体デバイスは、
フローティングゲート構造を有し、そこにデータがフロ
ーティングゲート上でチャージ（電荷）の形態で記憶さ
れる。
回路の製造に用いられ、例えばフラッシュメモリデバイ
スとして用いられるＤＲＡＭとＳＲＡＭで、通常用いら
れる。これらの半導体メモリデバイスは、ポリシリコ
ン、あるいは他の材料のプラグを受け入れ、セルトラン
ジスタのソース領域をセルキャパシタの蓄積電極に接続
する様々な接点ウィンドウを有する。この接点ウィンド
ウはまた、セルトランジスタのドレイン領域をビットラ
インに接続している。またこの種の半導体デバイスは、
フローティングゲート構造を有し、そこにデータがフロ
ーティングゲート上でチャージ（電荷）の形態で記憶さ
れる。
【０００３】接点電極は、小さな寸法でなければなら
ず、好ましくは半導体デバイスを形成するのに用いられ
る露光ツールの解像度の限界より小さいのが好ましい。
従来の接点ウィンドウの製造技術は、自己整合接点とも
称し、ワードラインとゲート構造の間にあるソース／ド
レイン領域にウィンドウ開口を形成するのに用いられ
る。自己整合の接点開口は、ワードライン構造間に存在
するスペースよりも幅が広い。そのためこの自己整合接
点ウィンドウ開口は、ソース／ドレイン領域の幅全体の
みならず、絶縁層でキャップされたポリサイド製のゲー
ト構造、あるいは他のゲート構造の上部表面の一部の露
出部分を含む。
ず、好ましくは半導体デバイスを形成するのに用いられ
る露光ツールの解像度の限界より小さいのが好ましい。
従来の接点ウィンドウの製造技術は、自己整合接点とも
称し、ワードラインとゲート構造の間にあるソース／ド
レイン領域にウィンドウ開口を形成するのに用いられ
る。自己整合の接点開口は、ワードライン構造間に存在
するスペースよりも幅が広い。そのためこの自己整合接
点ウィンドウ開口は、ソース／ドレイン領域の幅全体の
みならず、絶縁層でキャップされたポリサイド製のゲー
ト構造、あるいは他のゲート構造の上部表面の一部の露
出部分を含む。
【０００４】さらにまた、様々な特徴サイズおよび最小
スペース、あるいは設計の許容度が半導体デバイスの電
気的完全性を維持するために、半導体デバイス間で維持
されている。例えば、金属接点を半導体デバイスの拡散
領域内に形成する際の不整合は、接点と周囲のデバイ
ス、例えばポリシリコンゲートとの間にスペースが必要
とされ別の問題を引き起こす。金属接点が、例えば金属
接点とゲートとの間で整合しない場合に起こるこの種の
問題を回避するために、ランディングパッドが金属接点
とその下の拡散領域との間に形成される。このランディ
ングパッドは、ドープしたポリシリコン層から形成さ
れ、そしてこのポリシリコン層の上に珪化物層が形成さ
れ、シート抵抗を許容レベルまで減らしている。ランデ
ィングパッドにより通常セルの大きさが減少し、より大
きな不整合の問題を緩和（解決）している。
スペース、あるいは設計の許容度が半導体デバイスの電
気的完全性を維持するために、半導体デバイス間で維持
されている。例えば、金属接点を半導体デバイスの拡散
領域内に形成する際の不整合は、接点と周囲のデバイ
ス、例えばポリシリコンゲートとの間にスペースが必要
とされ別の問題を引き起こす。金属接点が、例えば金属
接点とゲートとの間で整合しない場合に起こるこの種の
問題を回避するために、ランディングパッドが金属接点
とその下の拡散領域との間に形成される。このランディ
ングパッドは、ドープしたポリシリコン層から形成さ
れ、そしてこのポリシリコン層の上に珪化物層が形成さ
れ、シート抵抗を許容レベルまで減らしている。ランデ
ィングパッドにより通常セルの大きさが減少し、より大
きな不整合の問題を緩和（解決）している。
【０００５】様々な半導体デバイスの例、および自己整
合接点および／またはランディングパッドを具備したデ
バイスの製造方法が、米国特許第５１６６７７１号、第
５８２８１３０号、第５８６６４４９号、第５８９５９
６１号、第５９０７７７９号、第５９２３９８８号の特
許に開示されている。
合接点および／またはランディングパッドを具備したデ
バイスの製造方法が、米国特許第５１６６７７１号、第
５８２８１３０号、第５８６６４４９号、第５８９５９
６１号、第５９０７７７９号、第５９２３９８８号の特
許に開示されている。
【０００６】前述したように自己整合接点の製造プロセ
スは、多くのＳＲＡＭとＤＲＡＭの製造技術で通常用い
られている。しかしこのプロセスは、別のマスクおよび
エッチングプロセスが、論理プロセスと適合性を有する
ようにする必要がある。酸化物に対し窒化物のエッチン
グ選択性が小さい第１回目のエッチングステップを実行
し、スペーサが露出しなければならない場所に、第２回
目のエッチングステップを実行する。かくして、ポリシ
リコンとシリコンの両方の上部に、接点ウィンドウ開口
と、自己整合の接点ウィンドウ開口を同時に開けること
は困難である。
スは、多くのＳＲＡＭとＤＲＡＭの製造技術で通常用い
られている。しかしこのプロセスは、別のマスクおよび
エッチングプロセスが、論理プロセスと適合性を有する
ようにする必要がある。酸化物に対し窒化物のエッチン
グ選択性が小さい第１回目のエッチングステップを実行
し、スペーサが露出しなければならない場所に、第２回
目のエッチングステップを実行する。かくして、ポリシ
リコンとシリコンの両方の上部に、接点ウィンドウ開口
と、自己整合の接点ウィンドウ開口を同時に開けること
は困難である。
【０００７】
【発明が解決しようとする課題】本発明の目的は、例え
ばメモリデバイスのフローティングゲート製造プロセス
において、通常のウィンドウ開口と自己整合接点ウィン
ドウ開口を同時に開ける方法を提供することである。
ばメモリデバイスのフローティングゲート製造プロセス
において、通常のウィンドウ開口と自己整合接点ウィン
ドウ開口を同時に開ける方法を提供することである。
【０００８】
【課題を解決するための手段】本発明の方法によれば、
１回のエッチングとレジストプロセスで済むように、実
際のポリシリコン製のランニングパッドを隆起させるた
めに、ポリシリコンプロセスにおいてフローティングゲ
ートの形成プロセスの間、ダミーのランディングパッド
を規定し、形成する。
１回のエッチングとレジストプロセスで済むように、実
際のポリシリコン製のランニングパッドを隆起させるた
めに、ポリシリコンプロセスにおいてフローティングゲ
ートの形成プロセスの間、ダミーのランディングパッド
を規定し、形成する。
【０００９】本発明の半導体集積回路は、請求項１に記
載した特徴を有する。すなわち、フィールド酸化物領域
と、そこから離間した活性領域とを有するシリコン製基
板と、フィールド酸化物領域と、活性領域にそれぞれ関
連して、第１と第２の自己整合接点ウィンドウ開口内に
それぞれ形成された第１と第２の自己整合接点と、フィ
ールド酸化物領域の上で、かつ前記第１自己整合接点ウ
ィンドウ開口の下に形成されたダミーのポリシリコンラ
ンディングパッドと、ダミーのポリシリコンランディン
グパッドの上に形成された動作用ポリシリコンランディ
ングパッドとを有することを特徴とする。
載した特徴を有する。すなわち、フィールド酸化物領域
と、そこから離間した活性領域とを有するシリコン製基
板と、フィールド酸化物領域と、活性領域にそれぞれ関
連して、第１と第２の自己整合接点ウィンドウ開口内に
それぞれ形成された第１と第２の自己整合接点と、フィ
ールド酸化物領域の上で、かつ前記第１自己整合接点ウ
ィンドウ開口の下に形成されたダミーのポリシリコンラ
ンディングパッドと、ダミーのポリシリコンランディン
グパッドの上に形成された動作用ポリシリコンランディ
ングパッドとを有することを特徴とする。
【００１０】本発明の他の態様によれば、本発明は請求
項２に記載した特徴を有する。すなわち、第２の自己整
合接点ウィンドウ開口は、第１の自己整合接点エッチン
グステップの間に形成された第１上部部分と、第２自己
整合接点エッチングステップの間に形成された第２下部
部分とを有することを特徴とする。本発明は請求項３に
記載した特徴を有する。すなわち、第１の自己整合接点
ウィンドウ開口は、第１の自己整合接点エッチングステ
ップの間に形成されることを特徴とする。本発明は請求
項４に記載した特徴を有する。すなわち、自己整合接点
エッチングステップの前に形成された窒化シリコン層を
さらに有することを特徴とする。本発明は請求項５に記
載した特徴を有する。すなわち、ダミーのポリシリコン
ランディングパッドは、フローティングゲート製造プロ
セスの間に形成されることを特徴とする。本発明は請求
項６に記載した特徴を有する。すなわち、第２の自己整
合接点ウィンドウ開口の下に配置された酸化物薄膜層を
さらに有することを特徴とする。本発明は請求項７に記
載した特徴を有する。すなわち、活性領域の部分の上に
形成されたポリシリコンランディングパッドをさらに有
することを特徴とする。本発明は請求項８に記載した特
徴を有する。すなわち、活性領域の部分の上のポリシリ
コンランディングパッドの端部に形成された側壁スペー
サをさらに有することを特徴とする。
項２に記載した特徴を有する。すなわち、第２の自己整
合接点ウィンドウ開口は、第１の自己整合接点エッチン
グステップの間に形成された第１上部部分と、第２自己
整合接点エッチングステップの間に形成された第２下部
部分とを有することを特徴とする。本発明は請求項３に
記載した特徴を有する。すなわち、第１の自己整合接点
ウィンドウ開口は、第１の自己整合接点エッチングステ
ップの間に形成されることを特徴とする。本発明は請求
項４に記載した特徴を有する。すなわち、自己整合接点
エッチングステップの前に形成された窒化シリコン層を
さらに有することを特徴とする。本発明は請求項５に記
載した特徴を有する。すなわち、ダミーのポリシリコン
ランディングパッドは、フローティングゲート製造プロ
セスの間に形成されることを特徴とする。本発明は請求
項６に記載した特徴を有する。すなわち、第２の自己整
合接点ウィンドウ開口の下に配置された酸化物薄膜層を
さらに有することを特徴とする。本発明は請求項７に記
載した特徴を有する。すなわち、活性領域の部分の上に
形成されたポリシリコンランディングパッドをさらに有
することを特徴とする。本発明は請求項８に記載した特
徴を有する。すなわち、活性領域の部分の上のポリシリ
コンランディングパッドの端部に形成された側壁スペー
サをさらに有することを特徴とする。
【００１１】本発明の方法によれば、本発明は請求項９
に記載した特徴を有する。すなわち、ポリシリコンラン
ディングパッドの端部に形成された側壁スペーサをさら
に有することを特徴とする。
に記載した特徴を有する。すなわち、ポリシリコンラン
ディングパッドの端部に形成された側壁スペーサをさら
に有することを特徴とする。
【００１２】
【発明の実施の形態】本発明は、フローティングゲート
を製造する際に、実際のポリシリコンパッドを隆起させ
るために、実際のポリ−ランディングパッド用のダミー
ランディングパッドと、自己整合接点ウィンドウ開口を
形成するのに用いられる、ポリシリコンプロセスを提供
するために利点がある。かくして、実際のポリシリコン
がダミーのポリシリコンパッドにより隆起した場合に
は、２つの接点ウィンドウ開口を同時に形成できる。か
くして、自己整合接点ウィンドウ開口は、ポリ−ランデ
ィングパッドの上部内に形成され、自己整合接点用の第
１エッチングステップの間に形成される。自己整合接点
（self-aligned contat：ＳＡＣ）製造は、多くのＳＲ
ＡＭとＤＲＡＭの技術とともに通常用いられる。しかし
自己整合接点プロセスは、論理プロセスと適合できる余
分のマスクとエッチングプロセスを必要とする。本発明
の利点は、自己整合接点をＳＲＡＭおよび／またはＤＲ
ＡＭメモリブロックと、フラッシュＦＦＬＡと、類似の
メモリブロック用のチップ内で、余分のマスクとエッチ
ングプロセスを用いずに行うことができるという点であ
る。
を製造する際に、実際のポリシリコンパッドを隆起させ
るために、実際のポリ−ランディングパッド用のダミー
ランディングパッドと、自己整合接点ウィンドウ開口を
形成するのに用いられる、ポリシリコンプロセスを提供
するために利点がある。かくして、実際のポリシリコン
がダミーのポリシリコンパッドにより隆起した場合に
は、２つの接点ウィンドウ開口を同時に形成できる。か
くして、自己整合接点ウィンドウ開口は、ポリ−ランデ
ィングパッドの上部内に形成され、自己整合接点用の第
１エッチングステップの間に形成される。自己整合接点
（self-aligned contat：ＳＡＣ）製造は、多くのＳＲ
ＡＭとＤＲＡＭの技術とともに通常用いられる。しかし
自己整合接点プロセスは、論理プロセスと適合できる余
分のマスクとエッチングプロセスを必要とする。本発明
の利点は、自己整合接点をＳＲＡＭおよび／またはＤＲ
ＡＭメモリブロックと、フラッシュＦＦＬＡと、類似の
メモリブロック用のチップ内で、余分のマスクとエッチ
ングプロセスを用いずに行うことができるという点であ
る。
【００１３】本発明によれば、ダミーポリ−ランディン
グパッド特徴がフローティングゲートのマスクに追加さ
れる。このダミーポリ−ランディングパッドの上に、自
己整合接点ウィンドウ開口用の実際のポリ−ランディン
グパッドが被せられる。このダミーポリ−ランディング
パッドは、実際のポリランディングパッドを隆起させる
ためのものであり、実際のランディングパッドがダミー
ランディングパッドにより隆起したあと、ウィンドウ開
口がこの実際のランディングパッドの上部に規定され、
一方自己整合接点ウィンドウ開口が酸化物製の薄膜層の
上部に形成される。窒化シリコン層が当業者に公知の方
法で形成される。本発明の一態様においては、このダミ
ーランディングパッドは、ダミーがフローティングゲー
トであるように絶縁された領域にフローティングゲート
製造プロセスの時に形成される。
グパッド特徴がフローティングゲートのマスクに追加さ
れる。このダミーポリ−ランディングパッドの上に、自
己整合接点ウィンドウ開口用の実際のポリ−ランディン
グパッドが被せられる。このダミーポリ−ランディング
パッドは、実際のポリランディングパッドを隆起させる
ためのものであり、実際のランディングパッドがダミー
ランディングパッドにより隆起したあと、ウィンドウ開
口がこの実際のランディングパッドの上部に規定され、
一方自己整合接点ウィンドウ開口が酸化物製の薄膜層の
上部に形成される。窒化シリコン層が当業者に公知の方
法で形成される。本発明の一態様においては、このダミ
ーランディングパッドは、ダミーがフローティングゲー
トであるように絶縁された領域にフローティングゲート
製造プロセスの時に形成される。
【００１４】図１は、従来の自己整合接点の形成段階の
素子の断面図を示し、集積回路のＭＯＳＦＥＴを形成す
るプロセスを用いて、ドープトシリコン製基板２６の上
にＰ型とＮ型のウェル２０とフィールド酸化物領域２
２、ゲート酸化物層２４を形成する。ゲート酸化物層２
４の厚さは様々であるが、通常５０Åであり、他の厚さ
も選択できる。
素子の断面図を示し、集積回路のＭＯＳＦＥＴを形成す
るプロセスを用いて、ドープトシリコン製基板２６の上
にＰ型とＮ型のウェル２０とフィールド酸化物領域２
２、ゲート酸化物層２４を形成する。ゲート酸化物層２
４の厚さは様々であるが、通常５０Åであり、他の厚さ
も選択できる。
【００１５】ポリシリコン層を最初に低圧ＣＶＤ（low
pressure chemical vapor deposition：ＬＰＣＶＤ）に
より形成され、Ｎ型不純物のような不純物が拡散ドープ
されて、所望のシート抵抗を達成する。このポリシリコ
ン層３０ａ、ポリシリコン層３０ｂは、完成した半導体
デバイスのゲートとして後で機能する。通常第１レベル
の相互接続構造（図示せず）が、メモリアレイの周辺に
配置され、そしてこれはポリシリコンのこの層から形成
される。その後酸化物層３２ａ、酸化物層３２ｂを、ポ
リシリコン層上に成長し、その後、窒化シリコン層３４
ａ、窒化シリコン層３４ｂをＬＰＣＶＤにより酸化物層
３２ａ、酸化物層３２ｂの上に形成する。
pressure chemical vapor deposition：ＬＰＣＶＤ）に
より形成され、Ｎ型不純物のような不純物が拡散ドープ
されて、所望のシート抵抗を達成する。このポリシリコ
ン層３０ａ、ポリシリコン層３０ｂは、完成した半導体
デバイスのゲートとして後で機能する。通常第１レベル
の相互接続構造（図示せず）が、メモリアレイの周辺に
配置され、そしてこれはポリシリコンのこの層から形成
される。その後酸化物層３２ａ、酸化物層３２ｂを、ポ
リシリコン層上に成長し、その後、窒化シリコン層３４
ａ、窒化シリコン層３４ｂをＬＰＣＶＤにより酸化物層
３２ａ、酸化物層３２ｂの上に形成する。
【００１６】その後ポリシリコン層３０ａ、ポリシリコ
ン層３０ｂを公知のフォトマスキングとサンドイッチエ
ッチング技術を用いて形成される。これらの技術は、窒
化シリコン層と酸化シリコン層のプラズマエッチング
と、ポリシリコン層のプラズマエッチングをするステッ
プを含み、これらの層によりカバーされたポリシリコン
ゲートを形成する。
ン層３０ｂを公知のフォトマスキングとサンドイッチエ
ッチング技術を用いて形成される。これらの技術は、窒
化シリコン層と酸化シリコン層のプラズマエッチング
と、ポリシリコン層のプラズマエッチングをするステッ
プを含み、これらの層によりカバーされたポリシリコン
ゲートを形成する。
【００１７】イオン注入によりＮ型とＰ型の薄くドープ
したドレイン／ソース３６を形成する。このドレイン／
ソース３６はウェルの導電型、あるいはウェルが存在し
ない場合には基板の導電型とは反対の導電型を有する。
ＴＥＯＳを用いて酸化シリコン層のＣＶＤの後、反応性
イオンエッチングを行って、二酸化シリコン製のゲート
側壁スペーサ３８を形成する。酸化物層を熱的に成長さ
せて、ソース領域とドレイン領域をキャップして、スペ
ーサをより酸化物にするよう高密度化する。Ｎ型とＰ型
のドレイン／ソース領域４０が、公知のマスクイオン注
入により形成され、ドーパントノードはこれらの領域の
ｃｍ3あたりのドーパント元素の量である。窒化シリコ
ン層４４をＣＶＤ等により堆積する。
したドレイン／ソース３６を形成する。このドレイン／
ソース３６はウェルの導電型、あるいはウェルが存在し
ない場合には基板の導電型とは反対の導電型を有する。
ＴＥＯＳを用いて酸化シリコン層のＣＶＤの後、反応性
イオンエッチングを行って、二酸化シリコン製のゲート
側壁スペーサ３８を形成する。酸化物層を熱的に成長さ
せて、ソース領域とドレイン領域をキャップして、スペ
ーサをより酸化物にするよう高密度化する。Ｎ型とＰ型
のドレイン／ソース領域４０が、公知のマスクイオン注
入により形成され、ドーパントノードはこれらの領域の
ｃｍ3あたりのドーパント元素の量である。窒化シリコ
ン層４４をＣＶＤ等により堆積する。
【００１８】当業者に公知の後続の処理ステップの間、
ゲート接点領域が形成され、第１レジスト層２１と第２
レジスト層２２が当業者の公知の技術により形成され
る。接点ウィンドウ開口が酸化物層と窒化物層により形
成され、電気的接触がそれぞれのポリシリコン層３０
ａ、ポリシリコン層３０ｂに対し行われる。ポリシリコ
ン製の絶縁マスクを用いて、ポリシリコン層３０ｂに接
触するようにウィンドウ開口を形成することによりゲー
トを露出させる。この露出したポリシリコン層３０ｂ
は、ゲート以上の接点サイズを有し、かくして整合の許
容度が緩やかとなる。マスクの整合が悪い場合でさえ
も、ゲートを露出するように酸化物層と窒化シリコン層
をエッチングする間、ソース領域とドレイン領域の露出
を第１レジスト層２１が阻止する。かくしてゲートへの
電気的接触が、ソースまたはドレインとゲートとの間の
短絡を引き起こさずに、ゲート下のトランジスタの活性
チャネル領域の上で形成される。
ゲート接点領域が形成され、第１レジスト層２１と第２
レジスト層２２が当業者の公知の技術により形成され
る。接点ウィンドウ開口が酸化物層と窒化物層により形
成され、電気的接触がそれぞれのポリシリコン層３０
ａ、ポリシリコン層３０ｂに対し行われる。ポリシリコ
ン製の絶縁マスクを用いて、ポリシリコン層３０ｂに接
触するようにウィンドウ開口を形成することによりゲー
トを露出させる。この露出したポリシリコン層３０ｂ
は、ゲート以上の接点サイズを有し、かくして整合の許
容度が緩やかとなる。マスクの整合が悪い場合でさえ
も、ゲートを露出するように酸化物層と窒化シリコン層
をエッチングする間、ソース領域とドレイン領域の露出
を第１レジスト層２１が阻止する。かくしてゲートへの
電気的接触が、ソースまたはドレインとゲートとの間の
短絡を引き起こさずに、ゲート下のトランジスタの活性
チャネル領域の上で形成される。
【００１９】プラズマエッチングによりレジスト層内に
形成されたウィンドウ開口により露出した領域内で、酸
化物が除去される場所のゲート接点を露出するために、
複数回のエッチングステップが行われる。第１と第２の
フォトレジスト層を除去した後、標準のウェットリン酸
エッチングが行われる。厚い酸化物層を除去すると、ゲ
ートの側上の酸化物のステップの高さが減少して、ポリ
シリコン製のゲート接点（図示せず）と、その上のポリ
シリコン層３０ｂが形成される。ソース領域とドレイン
領域への接点が、埋め込まれた接点マスクを用いて形成
され、そで、窒化シリコン層がゲートをカバーする酸化
物の一部を除去した後、その場所でゲートを保護する。
ポリシリコン層３０ａに接触するスペーサ酸化物と、保
護用の窒化シリコン層により、ソースとドレインの接触
接点用金属がその後堆積され、ゲート内のソースとドレ
インとの間の短絡を引き起こすことなくゲートを覆う。
形成されたウィンドウ開口により露出した領域内で、酸
化物が除去される場所のゲート接点を露出するために、
複数回のエッチングステップが行われる。第１と第２の
フォトレジスト層を除去した後、標準のウェットリン酸
エッチングが行われる。厚い酸化物層を除去すると、ゲ
ートの側上の酸化物のステップの高さが減少して、ポリ
シリコン製のゲート接点（図示せず）と、その上のポリ
シリコン層３０ｂが形成される。ソース領域とドレイン
領域への接点が、埋め込まれた接点マスクを用いて形成
され、そで、窒化シリコン層がゲートをカバーする酸化
物の一部を除去した後、その場所でゲートを保護する。
ポリシリコン層３０ａに接触するスペーサ酸化物と、保
護用の窒化シリコン層により、ソースとドレインの接触
接点用金属がその後堆積され、ゲート内のソースとドレ
インとの間の短絡を引き起こすことなくゲートを覆う。
【００２０】ソースとドレインとポリシリコンゲート接
点と相互接続構造により露出したシリコンは、スパッタ
チタン層を堆積し、その後急速熱アニールを用いること
により珪化物化され、これがその下のソースとドレイン
とゲート領域と相互接続構造を、後続の処理ステップの
間保護する。スパッタチタン層と、酸化物製の厚膜層
と、ポリシリコン層を含む他の層を追加することができ
る。図１とそれに関連した記載は、自己整合接点ウィン
ドウの半導体製造プロセスの一例であるが、本発明が改
良しようとする自己整合接点を形成する従来技術を記載
するものである。
点と相互接続構造により露出したシリコンは、スパッタ
チタン層を堆積し、その後急速熱アニールを用いること
により珪化物化され、これがその下のソースとドレイン
とゲート領域と相互接続構造を、後続の処理ステップの
間保護する。スパッタチタン層と、酸化物製の厚膜層
と、ポリシリコン層を含む他の層を追加することができ
る。図１とそれに関連した記載は、自己整合接点ウィン
ドウの半導体製造プロセスの一例であるが、本発明が改
良しようとする自己整合接点を形成する従来技術を記載
するものである。
【００２１】半導体デバイスの電気的完全性を維持する
ために、半導体デバイス間である特徴サイズと最小のス
ペース、あるいは設計許容値を維持しなければならな
い。様々な拡散領域への金属接点を形成する際の不整合
が、ゲート領域に接触する金属での不整合、あるいは他
のスペースの問題が発生したときに、問題を生成するこ
とがある。かくして、ランディングパッドは金属製接点
とその下の拡散領域との間に形成される。このランディ
ングパッドは通常、ドープしたポリシリコン層から形成
され、このドープしたポリシリコン層の上に珪化物層が
形成されて、シート抵抗を許容レベルまで低下させる。
このランディングパッドにより、セルが小型化され、不
整合の問題を緩和できる。通常ランディングパッドは、
ランディングパッドへの接点開口をエッチングする際に
は良好なエッチストップである。
ために、半導体デバイス間である特徴サイズと最小のス
ペース、あるいは設計許容値を維持しなければならな
い。様々な拡散領域への金属接点を形成する際の不整合
が、ゲート領域に接触する金属での不整合、あるいは他
のスペースの問題が発生したときに、問題を生成するこ
とがある。かくして、ランディングパッドは金属製接点
とその下の拡散領域との間に形成される。このランディ
ングパッドは通常、ドープしたポリシリコン層から形成
され、このドープしたポリシリコン層の上に珪化物層が
形成されて、シート抵抗を許容レベルまで低下させる。
このランディングパッドにより、セルが小型化され、不
整合の問題を緩和できる。通常ランディングパッドは、
ランディングパッドへの接点開口をエッチングする際に
は良好なエッチストップである。
【００２２】さらにまた、自己整合接点を用いることに
より、半導体チップの小型化および高性能化に寄与で
き、さらにまた光リソグラフとドライエッチングのよう
な半導体製造技術に対する前進がはかられる。自己整合
接点の技術思想は、ワードラインとゲート構造との間の
ソース／ドレイン領域への開口を用いる。自己整合接点
開口はワードライン構造間のスペースよりも幅が広くな
る。自己整合接点開口内に露出したソース／ドレイン領
域への金属構造は、ポリシリコン、または金属の珪化物
−ポリシリコン（ポリサイド）層を用いて形成される。
より、半導体チップの小型化および高性能化に寄与で
き、さらにまた光リソグラフとドライエッチングのよう
な半導体製造技術に対する前進がはかられる。自己整合
接点の技術思想は、ワードラインとゲート構造との間の
ソース／ドレイン領域への開口を用いる。自己整合接点
開口はワードライン構造間のスペースよりも幅が広くな
る。自己整合接点開口内に露出したソース／ドレイン領
域への金属構造は、ポリシリコン、または金属の珪化物
−ポリシリコン（ポリサイド）層を用いて形成される。
【００２３】図３Ａ、Ｂは、図２に示したフローティン
グゲートトランジスタ６４を用いたＮＡＮＤメモリ６０
（図３Ａ）と、ＮＯＲセル６２のフラッシュメモリセル
を示す。フローティングゲートトランジスタ６４は、フ
ローティングゲート６６上のチャージ（電荷）の形態で
データを記憶し、プログラミングの容易さおよび長期に
わたる電荷の保持のために二進情報記憶に有効である。
フローティングゲートは通常、ＳｉＯ2製の絶縁層によ
り包囲される。多くの二進のアプリケーションにおいて
は情報の蓄積は、フローティングゲート６６上に大量の
電荷を保持すること、あるいはフローティングゲート６
６から電荷を除去することにより達成される。図２に示
すように、ゼロ値用のフローティングゲート６６は、Ｎ
＋ソース６８からフローティングゲート６６への電子の
位相を示し、１の値に対しては電子の位相は、フローテ
ィングゲート６６からＮ＋ソース６８に行われる。フロ
ーティングゲートトランジスタ６４はそれぞれ、Ｎ＋ド
レイン７０と、この実施例においてはＰ型基板７２と制
御ゲート７４を有する。
グゲートトランジスタ６４を用いたＮＡＮＤメモリ６０
（図３Ａ）と、ＮＯＲセル６２のフラッシュメモリセル
を示す。フローティングゲートトランジスタ６４は、フ
ローティングゲート６６上のチャージ（電荷）の形態で
データを記憶し、プログラミングの容易さおよび長期に
わたる電荷の保持のために二進情報記憶に有効である。
フローティングゲートは通常、ＳｉＯ2製の絶縁層によ
り包囲される。多くの二進のアプリケーションにおいて
は情報の蓄積は、フローティングゲート６６上に大量の
電荷を保持すること、あるいはフローティングゲート６
６から電荷を除去することにより達成される。図２に示
すように、ゼロ値用のフローティングゲート６６は、Ｎ
＋ソース６８からフローティングゲート６６への電子の
位相を示し、１の値に対しては電子の位相は、フローテ
ィングゲート６６からＮ＋ソース６８に行われる。フロ
ーティングゲートトランジスタ６４はそれぞれ、Ｎ＋ド
レイン７０と、この実施例においてはＰ型基板７２と制
御ゲート７４を有する。
【００２４】図３Ａにおいては、ＮＡＮＤメモリ６０
は、より高密度にするためにセルを直列に接続し、一方
ＮＯＲセル６２は、より高速なアクセスのためにセルを
並列に接続している。図３Ｂは、制御ゲートとフローテ
ィングゲートのワードライン７６とドレインとソースと
ビットライン７８を示す。
は、より高密度にするためにセルを直列に接続し、一方
ＮＯＲセル６２は、より高速なアクセスのためにセルを
並列に接続している。図３Ｂは、制御ゲートとフローテ
ィングゲートのワードライン７６とドレインとソースと
ビットライン７８を示す。
【００２５】図４と図４Ａは、自己整合接点ウィンドウ
開口を用いた従来の構造を示し、シリコン製基板９０
は、ソース領域とドレイン領域（図示せず）を含む、フ
ィールド酸化物領域９１ａとそれから離間した活性領域
９１ｂと、フィールド酸化物領域９１ａの上に形成され
たポリシリコン製ランディングパッド９２を有する。同
図には通常のウィンドウ開口１００が示され、接点１０
０ａを有する。自己整合接点ウィンドウ開口１０２が図
４Ｂの酸化物薄膜層１０３の上に形成され、１０２ａを
含む。通常のウィンドウ開口１００、自己整合接点ウィ
ンドウ開口１０２は、当業者の公知の方法により形成さ
れたプラグを含む。通常のウィンドウ開口１００、自己
整合接点ウィンドウ開口１０２は、酸化物製の側壁スペ
ーサ１０５を有する。ハードマスク酸化物１０５ａと窒
化シリコン層１０５ｂが形成されている。窒化シリコン
層１０５ｂ、あるいはそれに類似して形成された層は、
本発明にとって必須のものであり、ライナーを形成す
る。
開口を用いた従来の構造を示し、シリコン製基板９０
は、ソース領域とドレイン領域（図示せず）を含む、フ
ィールド酸化物領域９１ａとそれから離間した活性領域
９１ｂと、フィールド酸化物領域９１ａの上に形成され
たポリシリコン製ランディングパッド９２を有する。同
図には通常のウィンドウ開口１００が示され、接点１０
０ａを有する。自己整合接点ウィンドウ開口１０２が図
４Ｂの酸化物薄膜層１０３の上に形成され、１０２ａを
含む。通常のウィンドウ開口１００、自己整合接点ウィ
ンドウ開口１０２は、当業者の公知の方法により形成さ
れたプラグを含む。通常のウィンドウ開口１００、自己
整合接点ウィンドウ開口１０２は、酸化物製の側壁スペ
ーサ１０５を有する。ハードマスク酸化物１０５ａと窒
化シリコン層１０５ｂが形成されている。窒化シリコン
層１０５ｂ、あるいはそれに類似して形成された層は、
本発明にとって必須のものであり、ライナーを形成す
る。
【００２６】自己整合接点ウィンドウ開口１０１は、第
１の自己整合接点エッチングステップにより形成された
第１上部部分１１０を有する。第２下部部分１１２は、
第２回目の自己整合接点エッチングステップにより形成
され、図に示した構造体を形成する。ポリシリコン製ラ
ンディングパッド構造１１４は、活性領域９１ｂの上に
形成される。図４Ｂは、ポリシリコン製ランディングパ
ッド９２と自己整合接点ウィンドウ開口１０２と通常の
ウィンドウ開口１００の平面図である。
１の自己整合接点エッチングステップにより形成された
第１上部部分１１０を有する。第２下部部分１１２は、
第２回目の自己整合接点エッチングステップにより形成
され、図に示した構造体を形成する。ポリシリコン製ラ
ンディングパッド構造１１４は、活性領域９１ｂの上に
形成される。図４Ｂは、ポリシリコン製ランディングパ
ッド９２と自己整合接点ウィンドウ開口１０２と通常の
ウィンドウ開口１００の平面図である。
【００２７】図５Ａ、Ｂは、本発明の利点を示す図で、
同図においてダミーランディングパッド１３０がフロー
ティングゲート製造プロセスの間に形成される。その結
果、通常のウィンドウ開口１００は、第１自己整合接点
１３１ａを具備した第１自己整合接点ウィンドウ開口１
３１として形成される。実際のポリシリコン製ランディ
ングパッド１３２が、この第１の自己整合接点ウィンド
ウ開口に形成され、図４Ａに示す自己整合接点ウィンド
ウ開口に対応する第２の自己整合接点ウィンドウ１４０
により持ち上げられる。図４Ａ、Ｂに示した構造体にお
いては、自己整合接点エッチングプロセスは、２回のエ
ッチングステップで実行され、第１回のステップは、酸
化物に対し窒化物のエッチング選択性が少なく、単に誘
電体を除去するものである。第２回のエッチングステッ
プは、窒化シリコン層１０５ｂに対し酸化物とシリコン
の優れたエッチング選択性を示さない。その理由はスペ
ーサを保護する必要があるからである。かくして図４
Ａ、Ｂの従来技術によれば、ポリシリコンの上部とシリ
コンの上部に通常のウィンドウ開口を形成すること、お
よび同時に自己整合接点ウィンドウ開口を形成すること
は不可能である。
同図においてダミーランディングパッド１３０がフロー
ティングゲート製造プロセスの間に形成される。その結
果、通常のウィンドウ開口１００は、第１自己整合接点
１３１ａを具備した第１自己整合接点ウィンドウ開口１
３１として形成される。実際のポリシリコン製ランディ
ングパッド１３２が、この第１の自己整合接点ウィンド
ウ開口に形成され、図４Ａに示す自己整合接点ウィンド
ウ開口に対応する第２の自己整合接点ウィンドウ１４０
により持ち上げられる。図４Ａ、Ｂに示した構造体にお
いては、自己整合接点エッチングプロセスは、２回のエ
ッチングステップで実行され、第１回のステップは、酸
化物に対し窒化物のエッチング選択性が少なく、単に誘
電体を除去するものである。第２回のエッチングステッ
プは、窒化シリコン層１０５ｂに対し酸化物とシリコン
の優れたエッチング選択性を示さない。その理由はスペ
ーサを保護する必要があるからである。かくして図４
Ａ、Ｂの従来技術によれば、ポリシリコンの上部とシリ
コンの上部に通常のウィンドウ開口を形成すること、お
よび同時に自己整合接点ウィンドウ開口を形成すること
は不可能である。
【００２８】しかし、第１自己整合接点ウィンドウ開口
１３１、第２の自己整合接点ウィンドウ１４０の両方
が、本発明によれば、実際のポリ−ランディングパッド
がダミーランディングパッド１３０により持ち上げられ
たときには同時に形成され、かくしてポリシリコン製の
ランディングパッドの上部の通常ウィンドウが、第１回
の自己整合接点エッチングステップにより形成される。
第２の自己整合接点ウィンドウ１４０は、第１回のエッ
チングステップの間に形成された上部部分１４２と第２
の下部部分１４４を有する。
１３１、第２の自己整合接点ウィンドウ１４０の両方
が、本発明によれば、実際のポリ−ランディングパッド
がダミーランディングパッド１３０により持ち上げられ
たときには同時に形成され、かくしてポリシリコン製の
ランディングパッドの上部の通常ウィンドウが、第１回
の自己整合接点エッチングステップにより形成される。
第２の自己整合接点ウィンドウ１４０は、第１回のエッ
チングステップの間に形成された上部部分１４２と第２
の下部部分１４４を有する。
【００２９】図６に本発明の半導体集積回路デバイスを
製造する基本的なステップを示すフローチャートが示さ
れている。ブロック２００に示すように、ダミーのポリ
シリコンランディングパッドがまず形成される。その
後、ポリゲート積層体、例えばゲート酸化物とポリシリ
コンとハードマスク酸化物が堆積される（２０２）。そ
の後ポリゲートが、例えばゲートリソグラフ技術と、無
線周波数プラズマエッチングにより形成される（２０
４）。スペーサ用の酸化物がＴＥＯＳフィルムにより堆
積される（２０６）。スペーサが無線周波数プラズマエ
ッチングにより形成される（２０８）。窒化シリコン
が、低圧ＣＶＤ、高密度プラズマ、あるいはＰＥＣＶＤ
で堆積される（２１０）。誘電体１が高密度プラズマ、
ＰＳＧ酸化物、またはＢＰＳＧにより堆積される（２１
２）。最後に、第１のウィンドウ自己整合接点エッチン
グが行われる（２１４）。
製造する基本的なステップを示すフローチャートが示さ
れている。ブロック２００に示すように、ダミーのポリ
シリコンランディングパッドがまず形成される。その
後、ポリゲート積層体、例えばゲート酸化物とポリシリ
コンとハードマスク酸化物が堆積される（２０２）。そ
の後ポリゲートが、例えばゲートリソグラフ技術と、無
線周波数プラズマエッチングにより形成される（２０
４）。スペーサ用の酸化物がＴＥＯＳフィルムにより堆
積される（２０６）。スペーサが無線周波数プラズマエ
ッチングにより形成される（２０８）。窒化シリコン
が、低圧ＣＶＤ、高密度プラズマ、あるいはＰＥＣＶＤ
で堆積される（２１０）。誘電体１が高密度プラズマ、
ＰＳＧ酸化物、またはＢＰＳＧにより堆積される（２１
２）。最後に、第１のウィンドウ自己整合接点エッチン
グが行われる（２１４）。
【００３０】この自己整合接点ウィンドウエッチングは
３つのステップから成り立っている。第１のエッチング
ステップは、窒化物に対し酸化物のエッチング選択性の
少ないものであるが、第２のエッチングステップは、窒
化物に対する酸化物のエッチング選択性が大きいもので
ある。その理由は、このエッチングは、シリコン窒化物
フィルム上で停止するからである。次にガスの組成をシ
リコン窒化物を除去するよう変更する。このエッチング
は、シリコン酸化物に対するシリコン窒化物のエッチン
グ選択性の大きいものである。上記の説明は、注入は自
己整合接点プロセスとは無関係であるために、トランジ
スタの形成に必要とされる注入プロセスについては含ん
でいない。
３つのステップから成り立っている。第１のエッチング
ステップは、窒化物に対し酸化物のエッチング選択性の
少ないものであるが、第２のエッチングステップは、窒
化物に対する酸化物のエッチング選択性が大きいもので
ある。その理由は、このエッチングは、シリコン窒化物
フィルム上で停止するからである。次にガスの組成をシ
リコン窒化物を除去するよう変更する。このエッチング
は、シリコン酸化物に対するシリコン窒化物のエッチン
グ選択性の大きいものである。上記の説明は、注入は自
己整合接点プロセスとは無関係であるために、トランジ
スタの形成に必要とされる注入プロセスについては含ん
でいない。
【図１】メモリデバイスの自己整合接点を形成する従来
のステップによる素子の断面図。
のステップによる素子の断面図。
【図２】フローティングゲートトランジスタデバイスの
断面図。
断面図。
【図３】Ａ：ＮＡＮＤフラッシュメモリ回路の基本的素
子の配線図。 Ｂ：ＮＯＲフラッシュメモリ回路の基本的素子の配線
図。
子の配線図。 Ｂ：ＮＯＲフラッシュメモリ回路の基本的素子の配線
図。
【図４】Ａ：従来の自己整合接点構造の断面図。 Ｂ：従来の自己整合接点構造の平面図。
【図５】Ａ：フローティングゲート製造プロセス中にダ
ミーランディングパッドが形成される、本発明の自己整
合接点構造の断面図。 Ｂ：フローティングゲート製造プロセス中にダミーラン
ディングパッドが形成される、本発明の自己整合接点構
造の平面図。
ミーランディングパッドが形成される、本発明の自己整
合接点構造の断面図。 Ｂ：フローティングゲート製造プロセス中にダミーラン
ディングパッドが形成される、本発明の自己整合接点構
造の平面図。
【図６】本発明の方法を表すフローチャート図。
２０ ウェル ２１ 第１レジスト層 ２２ フィールド酸化物領域 ２２ 第２レジスト層 ２４ ゲート酸化物層 ２６ ドープトシリコン製基板 ３０ ポリシリコン層 ３２ 酸化物層 ３４ 窒化シリコン層 ３６ ドレイン／ソース ３８ ゲート側壁スペーサ ４０ ドレイン／ソース領域 ４４ 窒化シリコン層 ６０ ＮＡＮＤメモリ ６２ ＮＯＲセル ６４ フローティングゲートトランジスタ ６６ フローティングゲート ６８ Ｎ＋ソース ７０ Ｎ＋ドレイン ７２ Ｐ型基板 ７４ 制御ゲート ７６ ワードライン ７８ ビットライン ９０ シリコン製基板 ９１ａ フィールド酸化物領域 ９１ｂ 活性領域 ９２ ポリシリコン製ランディングパッド １００ 通常のウィンドウ開口 １００ａ 接点 １０１ 自己整合接点ウィンドウ開口 １０２ 自己整合接点ウィンドウ開口 １０３ 酸化物薄膜層 １０５ 側壁スペーサ １０５ａ ハードマスク酸化物 １０５ｂ 窒化シリコン層 １１０ 第１上部部分 １１２ 第２下部部分 １１４ ポリシリコン製ランディングパッド構造 １３０ ダミーランディングパッド １３１ 第１自己整合接点ウィンドウ開口 １３１ａ 自己整合接点 １３２ 実際のポリシリコン製ランディングパッド １４０ 第２の自己整合接点ウィンドウ １４２ 上部部分 １４４ 下部部分 ２００ ダミーのポリシリコン製ランディングパッドを
形成する ２０２ ポリシリコン製ゲート積層構造を形成する ２０４ ポリシリコン製のゲートを形成する ２０６ スペーサ用酸化物を堆積する ２０８ スペーサを形成する ２１０ 窒化シリコン層を堆積する ２１２ 誘電体層１を堆積する ２１４ 第１ウィンドウ自己整合接点エッチングを実行
する
形成する ２０２ ポリシリコン製ゲート積層構造を形成する ２０４ ポリシリコン製のゲートを形成する ２０６ スペーサ用酸化物を堆積する ２０８ スペーサを形成する ２１０ 窒化シリコン層を堆積する ２１２ 誘電体層１を堆積する ２１４ 第１ウィンドウ自己整合接点エッチングを実行
する
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 スンムー チョイ アメリカ合衆国、32835 フロリダ、オー ランド、ギルズ プレイス ストリート 7927
Claims (18)
- 【請求項１】 フィールド酸化物領域と、そこから離間
した活性領域とを有するシリコン製基板と、 前記フィールド酸化物領域と活性領域にそれぞれ関連し
て、第１と第２の自己整合接点ウィンドウ開口内にそれ
ぞれ形成された第１と第２の自己整合接点と、 前記フィールド酸化物領域の上で、かつ前記第１自己整
合接点ウィンドウ開口の下に形成されたダミーのポリシ
リコンランディングパッドと、 前記ダミーのポリシリコンランディングパッドの上に形
成された動作用ポリシリコンランディングパッドと、を
有することを特徴とする半導体集積回路デバイス。 - 【請求項２】 前記第２の自己整合接点ウィンドウ開口
は、 第１の自己整合接点エッチングステップの間に形成され
た第１上部部分と、 第２自己整合接点エッチングステップの間に形成された
第２下部部分とを有することを特徴とする請求項１記載
のデバイス。 - 【請求項３】 前記第１の自己整合接点ウィンドウ開口
は、第１の自己整合接点エッチングステップの間に形成
されることを特徴とする請求項２記載のデバイス。 - 【請求項４】 自己整合接点エッチングステップの前に
形成された窒化シリコン層をさらに有することを特徴と
する請求項３記載のデバイス。 - 【請求項５】 前記ダミーのポリシリコンランディング
パッドは、フローティングゲート製造プロセスの間に形
成されることを特徴とする請求項１記載のデバイス。 - 【請求項６】 前記第２の自己整合接点ウィンドウ開口
の下に配置された酸化物薄膜層をさらに有することを特
徴とする請求項１記載のデバイス。 - 【請求項７】 活性領域の部分の上に形成されたポリシ
リコンランディングパッドをさらに有することを特徴と
する請求項１記載のデバイス。 - 【請求項８】 前記活性領域の部分の上のポリシリコン
ランディングパッドの端部に形成された側壁スペーサを
さらに有することを特徴とする請求項１記載のデバイ
ス。 - 【請求項９】 前記ポリシリコンランディングパッドの
端部に形成された側壁スペーサをさらに有することを特
徴とする請求項１記載のデバイス。 - 【請求項１０】 （Ａ）半導体基板内にフィールド酸化
物領域とそこから離間した活性領域とを形成するステッ
プと、 （Ｂ）前記フィールド酸化物領域と活性領域のそれぞれ
に関連して、第１と第２の自己整合接点ウィンドウ開口
を形成するステップと、 （Ｃ）前記フィールド酸化物領域の上で、かつ前記第１
の自己整合接点ウィンドウ開口の下にダミーのポリシリ
コンランディングパッドを形成するステップと、 （Ｄ）前記ダミーのポリシリコンランディングパッドの
上に、動作用ポリシリコンランディングパッドを形成す
るステップと、ことを特徴とする半導体集積回路デバイ
スの製造方法。 - 【請求項１１】 （Ｅ）第１の自己整合接点エッチング
ステップの間に、第２の自己整合接点ウィンドウ開口の
第１上部部分と、第２の自己整合接点エッチングステッ
プの間に第２の下部部分を形成するステップをさらに有
することを特徴とする請求項１０記載の方法。 - 【請求項１２】 （Ｆ）前記第１の自己整合接点エッチ
ングステップの間に、第１の自己整合接点ウィンドウ開
口を形成するステップをさらに有することを特徴とする
請求項１１記載の方法。 - 【請求項１３】 （Ｇ）自己整合接点エッチングステッ
プの前に、窒化シリコン層を形成するステップをさらに
有することを特徴とする請求項１２記載の方法。 - 【請求項１４】 （Ｈ）フローティングゲート製造プロ
セスの間にダミーのランディングパッドを形成するステ
ップをさらに有することを特徴とする請求項１０記載の
方法。 - 【請求項１５】 （Ｉ）第２の自己整合接点ウィンドウ
開口が酸化物製の薄膜層の上に形成されるよう、酸化物
層の薄膜層を形成するステップをさらに有することを特
徴とする請求項１０記載の方法。 - 【請求項１６】 （Ｊ）前記活性領域の部分の上に、ポ
リシリコンランディングパッドを形成するステップをさ
らに有することを特徴とする請求項１０記載の方法。 - 【請求項１７】 （Ｋ）前記活性領域の部分の上のポリ
シリコンランディングパッドの端部に、側壁スペーサを
形成するステップをさらに有することを特徴とする請求
項１０記載の方法。 - 【請求項１８】 （Ｌ）前記動作用ポリシリコンランデ
ィングパッドの端部に、側壁スペーサを形成するステッ
プをさらに有することを特徴とする請求項１０記載の方
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|---|---|---|---|---|
| KR100380348B1 (ko) * | 2001-01-11 | 2003-04-11 | 삼성전자주식회사 | 자기 정렬 콘택의 게이트 스페이서를 형성하는 방법 |
| KR20220003870A (ko) | 2020-07-02 | 2022-01-11 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122238A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 半導体装置 |
| JPH03283570A (ja) * | 1990-03-30 | 1991-12-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH05218211A (ja) * | 1991-12-13 | 1993-08-27 | Nec Corp | セルフアライン・コンタクト孔の形成方法 |
| JPH06224196A (ja) * | 1993-01-28 | 1994-08-12 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0774326A (ja) * | 1993-09-01 | 1995-03-17 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JPH1032246A (ja) * | 1996-07-17 | 1998-02-03 | Toshiba Microelectron Corp | 半導体装置およびその製造方法 |
| JPH10223867A (ja) * | 1997-02-10 | 1998-08-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH11186520A (ja) * | 1997-12-22 | 1999-07-09 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH11224909A (ja) * | 1997-12-05 | 1999-08-17 | Seiko Epson Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2000040806A (ja) * | 1998-07-11 | 2000-02-08 | Samsung Electronics Co Ltd | Ｎｏｒ型フラッシュメモリ装置の製造方法 |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2021861B (en) * | 1978-05-26 | 1982-09-29 | Rockwell International Corp | Field effect transistors |
| US4686000A (en) * | 1985-04-02 | 1987-08-11 | Heath Barbara A | Self-aligned contact process |
| US5036378A (en) | 1989-11-01 | 1991-07-30 | At&T Bell Laboratories | Memory device |
| US5166771A (en) | 1990-01-12 | 1992-11-24 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
| JPH04218918A (ja) * | 1990-04-27 | 1992-08-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5087584A (en) * | 1990-04-30 | 1992-02-11 | Intel Corporation | Process for fabricating a contactless floating gate memory array utilizing wordline trench vias |
| KR930011462B1 (ko) * | 1990-11-23 | 1993-12-08 | 현대전자산업 주식회사 | 다층배선의 단차를 완화시키는 방법 |
| US5298792A (en) * | 1992-02-03 | 1994-03-29 | Micron Technology, Inc. | Integrated circuit device with bi-level contact landing pads |
| JP2748070B2 (ja) * | 1992-05-20 | 1998-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5945738A (en) | 1994-05-31 | 1999-08-31 | Stmicroelectronics, Inc. | Dual landing pad structure in an integrated circuit |
| JPH098008A (ja) * | 1995-06-16 | 1997-01-10 | Sony Corp | 配線形成方法及び配線構造 |
| SG71683A1 (en) * | 1995-09-15 | 2000-04-18 | Chartered Semiconductor Mfg | Three-dimensional polysilicon capacitor for high density integrated circuit applications |
| WO1997014185A1 (en) | 1995-10-11 | 1997-04-17 | Paradigm Technology, Inc. | Semiconductor device with a planarized interconnect with poly-plug and self-aligned contacts |
| US5719071A (en) | 1995-12-22 | 1998-02-17 | Sgs-Thomson Microelectronics, Inc. | Method of forming a landing pad sturcture in an integrated circuit |
| JP3440671B2 (ja) * | 1996-01-18 | 2003-08-25 | ソニー株式会社 | 配線形成方法 |
| JP3941133B2 (ja) * | 1996-07-18 | 2007-07-04 | 富士通株式会社 | 半導体装置およびその製造方法 |
| US5907779A (en) | 1996-10-15 | 1999-05-25 | Samsung Electronics Co., Ltd. | Selective landing pad fabricating methods for integrated circuits |
| US5760458A (en) * | 1996-10-22 | 1998-06-02 | Foveonics, Inc. | Bipolar-based active pixel sensor cell with poly contact and increased capacitive coupling to the base region |
| JP2923912B2 (ja) * | 1996-12-25 | 1999-07-26 | 日本電気株式会社 | 半導体装置 |
| US5780339A (en) | 1997-05-02 | 1998-07-14 | Vanguard International Semiconductor Corporation | Method for fabricating a semiconductor memory cell in a DRAM |
| US5731236A (en) * | 1997-05-05 | 1998-03-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process to integrate a self-aligned contact structure, with a capacitor structure |
| US6004829A (en) * | 1997-09-12 | 1999-12-21 | Taiwan Semiconductor Manufacturing Company | Method of increasing end point detection capability of reactive ion etching by adding pad area |
| US5866449A (en) | 1997-10-27 | 1999-02-02 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of making polysilicon-via structure for four transistor, triple polysilicon layer SRAM cell including two polysilicon layer load resistor |
| US5923988A (en) | 1998-05-15 | 1999-07-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Two step thermal treatment procedure applied to polycide structures deposited using dichlorosilane as a reactant |
-
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Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122238A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 半導体装置 |
| JPH03283570A (ja) * | 1990-03-30 | 1991-12-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH05218211A (ja) * | 1991-12-13 | 1993-08-27 | Nec Corp | セルフアライン・コンタクト孔の形成方法 |
| JPH06224196A (ja) * | 1993-01-28 | 1994-08-12 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0774326A (ja) * | 1993-09-01 | 1995-03-17 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JPH1032246A (ja) * | 1996-07-17 | 1998-02-03 | Toshiba Microelectron Corp | 半導体装置およびその製造方法 |
| JPH10223867A (ja) * | 1997-02-10 | 1998-08-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH11224909A (ja) * | 1997-12-05 | 1999-08-17 | Seiko Epson Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JPH11186520A (ja) * | 1997-12-22 | 1999-07-09 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2000040806A (ja) * | 1998-07-11 | 2000-02-08 | Samsung Electronics Co Ltd | Ｎｏｒ型フラッシュメモリ装置の製造方法 |
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