JP2000040806A - Ｎｏｒ型フラッシュメモリ装置の製造方法 - Google Patents
Ｎｏｒ型フラッシュメモリ装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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Abstract
(57)【要約】
【課題】 プログラム時の放電を迅速に行い、セルアレ
イ部及び周辺回路部のコンタクト形成時の工程を単純化
し、蝕刻損傷を減らすＮＯＲ型フラッシュメモリ装置の
製造方法を提供する。 【解決手段】 ビットラインＢ／ＬとワードラインＷ／
Ｌとが直交する領域に形成される単位セルのドレインを
露出するビットラインコンタクト領域２５及びワードラ
インを露出するワードラインコンタクト領域３５を有す
るセルアレイ部を持つＮＯＲ型フラッシュメモリ装置の
製造方法において、ビットラインコンタクト領域とワー
ドラインコンタクト領域とは異なるマスクを使用して形
成する。
イ部及び周辺回路部のコンタクト形成時の工程を単純化
し、蝕刻損傷を減らすＮＯＲ型フラッシュメモリ装置の
製造方法を提供する。 【解決手段】 ビットラインＢ／ＬとワードラインＷ／
Ｌとが直交する領域に形成される単位セルのドレインを
露出するビットラインコンタクト領域２５及びワードラ
インを露出するワードラインコンタクト領域３５を有す
るセルアレイ部を持つＮＯＲ型フラッシュメモリ装置の
製造方法において、ビットラインコンタクト領域とワー
ドラインコンタクト領域とは異なるマスクを使用して形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ、中
でも特にＮＯＲ型フラッシュメモリ装置の製造方法に関
する。
でも特にＮＯＲ型フラッシュメモリ装置の製造方法に関
する。
【０００２】
【従来の技術】半導体メモリ装置には、電源切断時に記
憶データが消滅する揮発性メモリ装置と、電源切断後も
記憶データを保持する不揮発性メモリ装置とがある。不
揮発性メモリ装置の内、電気的に消去／書込（プログラ
ム）ができるフラッシュメモリ装置は、コンピュータや
メモリカード等に広く使われている。フラッシュメモリ
装置には、ＮＯＲ型とＮＡＮＤ型あるが、ここではＮＯ
Ｒ型フラッシュメモリ装置について説明する。
憶データが消滅する揮発性メモリ装置と、電源切断後も
記憶データを保持する不揮発性メモリ装置とがある。不
揮発性メモリ装置の内、電気的に消去／書込（プログラ
ム）ができるフラッシュメモリ装置は、コンピュータや
メモリカード等に広く使われている。フラッシュメモリ
装置には、ＮＯＲ型とＮＡＮＤ型あるが、ここではＮＯ
Ｒ型フラッシュメモリ装置について説明する。
【０００３】図１は従来のＮＯＲ型フラッシュメモリ装
置のセルアレイのレイアウト図であり、図２は図１のＩ
Ｉ−ＩＩに沿って切断した断面図である。
置のセルアレイのレイアウト図であり、図２は図１のＩ
Ｉ−ＩＩに沿って切断した断面図である。
【０００４】図１には、ビットラインＢ／Ｌとワードラ
インＷ／Ｌとが直交する領域にフローティングゲート７
とコントロールゲート１１とが積層された単位セルが形
成されており、二つの単位セルが一つのビットラインコ
ンタクト１３でビットラインＢ／Ｌに接続される。そし
て、ワードラインＷ／Ｌに平行なアクティブソース領域
１５とビットラインＢ／Ｌに平行なソースラインＳ／Ｌ
とを共通ソースコンタクト１７により接続する。アクテ
ィブソース領域１５は、基板１に不純物を注入した不純
物領域である。
インＷ／Ｌとが直交する領域にフローティングゲート７
とコントロールゲート１１とが積層された単位セルが形
成されており、二つの単位セルが一つのビットラインコ
ンタクト１３でビットラインＢ／Ｌに接続される。そし
て、ワードラインＷ／Ｌに平行なアクティブソース領域
１５とビットラインＢ／Ｌに平行なソースラインＳ／Ｌ
とを共通ソースコンタクト１７により接続する。アクテ
ィブソース領域１５は、基板１に不純物を注入した不純
物領域である。
【０００５】図２は、ソース領域３ａ及びドレイン領域
３ｂの形成された半導体基板１上にトンネル酸化膜５を
介在して形成されたフローティングゲート７と、フロー
ティングゲート７上に形成された絶縁膜９と、絶縁膜９
上に形成されたコントロールゲート１１で構成される。
３ｂの形成された半導体基板１上にトンネル酸化膜５を
介在して形成されたフローティングゲート７と、フロー
ティングゲート７上に形成された絶縁膜９と、絶縁膜９
上に形成されたコントロールゲート１１で構成される。
【０００６】
【発明が解決しようとする課題】従来のＮＯＲ型フラッ
シュメモリ装置は、アクティブソース領域１５を１６又
は３２ビット毎に共通ソースコンタクト１７によりソー
スラインＳ／Ｌと接続するため、集積度が上がってアク
ティブソース領域１５の幅（図１のｔ）が減少する場
合、アクティブソース領域１５の抵抗が増加し、プログ
ラム時に発生する数百μＡの電流を迅速に放電できなく
なる。
シュメモリ装置は、アクティブソース領域１５を１６又
は３２ビット毎に共通ソースコンタクト１７によりソー
スラインＳ／Ｌと接続するため、集積度が上がってアク
ティブソース領域１５の幅（図１のｔ）が減少する場
合、アクティブソース領域１５の抵抗が増加し、プログ
ラム時に発生する数百μＡの電流を迅速に放電できなく
なる。
【０００７】本発明の目的は、プログラム時の放電を迅
速に行い、セルアレイ部及び周辺回路部のコンタクト形
成時の工程を単純化し、食刻損傷を減らすＮＯＲ型フラ
ッシュメモリ装置の製造方法を提供するにある。
速に行い、セルアレイ部及び周辺回路部のコンタクト形
成時の工程を単純化し、食刻損傷を減らすＮＯＲ型フラ
ッシュメモリ装置の製造方法を提供するにある。
【０００８】
【課題を解決するための手段】以上のような課題を解決
する本発明のＮＯＲ型フラッシュメモリ製造方法は、ト
ンネル酸化膜、フローティングゲート、絶縁膜、コント
ロールゲート及び窒化膜が順次形成されたセルのスタッ
クゲートとゲート酸化膜、ゲート及び窒化膜が順次形成
されたトランジスタのゲートを半導体基板のセルアレイ
部及び周辺回路部に形成する段階と、半導体基板全面に
不純物を注入してソース及びドレイン領域を形成する段
階と、スタックゲート及びゲートの側壁にスペーサを形
成する段階と、スペーサの形成されたスタックゲート及
びゲートを覆って第１層間絶縁膜を形成する段階と、第
１層間絶縁膜上にスタックゲート間を露出するように第
１フォトレジストパターンを形成する段階と、第１フォ
トレジストパターンを食刻マスクとして第１層間絶縁膜
を食刻してスペーサにセルフアラインされるビットライ
ンコンタクト部分及びソースコンタクト部分を形成する
段階と、第１フォトレジストパターンを除去する段階
と、半導体基板の全面にフォトレジスト膜を塗布した後
パタニングしてセルアレイ部のフィールド酸化膜上に形
成されたスタックゲートと周辺回路部のアクティブ領域
及びゲートを露出する第２フォトレジストパターンを形
成する段階と、第２フォトレジストパターンをマスクと
して第１層間絶縁膜及び窒化膜を食刻してセルアレイ部
のワードラインコンタクト部分、周辺回路部のアクティ
ブコンタクト部分及びゲートコンタクト部分を形成する
段階と、ビットラインコンタクト部分、ソースコンタク
ト部分、ワードラインコンタクト部分、アクティブコン
タクト部分及びゲートコンタクト部分に金属プラグを形
成する段階と、からなることを特徴とする。また、第１
フォトレジストパターンを除去する前にビットラインコ
ンタクト部分及びソースコンタクト部分にプラグイオン
注入を行う段階をさらに備えてもよい。ここで、スペー
サは窒化膜、金属プラグはタングステンよりなる。金属
プラグを形成後に、金属プラグを露出するビアホールを
有する第２層間絶縁膜を形成する段階と、ビアホールに
金属層を形成する段階とをさらに備えてもよい。
する本発明のＮＯＲ型フラッシュメモリ製造方法は、ト
ンネル酸化膜、フローティングゲート、絶縁膜、コント
ロールゲート及び窒化膜が順次形成されたセルのスタッ
クゲートとゲート酸化膜、ゲート及び窒化膜が順次形成
されたトランジスタのゲートを半導体基板のセルアレイ
部及び周辺回路部に形成する段階と、半導体基板全面に
不純物を注入してソース及びドレイン領域を形成する段
階と、スタックゲート及びゲートの側壁にスペーサを形
成する段階と、スペーサの形成されたスタックゲート及
びゲートを覆って第１層間絶縁膜を形成する段階と、第
１層間絶縁膜上にスタックゲート間を露出するように第
１フォトレジストパターンを形成する段階と、第１フォ
トレジストパターンを食刻マスクとして第１層間絶縁膜
を食刻してスペーサにセルフアラインされるビットライ
ンコンタクト部分及びソースコンタクト部分を形成する
段階と、第１フォトレジストパターンを除去する段階
と、半導体基板の全面にフォトレジスト膜を塗布した後
パタニングしてセルアレイ部のフィールド酸化膜上に形
成されたスタックゲートと周辺回路部のアクティブ領域
及びゲートを露出する第２フォトレジストパターンを形
成する段階と、第２フォトレジストパターンをマスクと
して第１層間絶縁膜及び窒化膜を食刻してセルアレイ部
のワードラインコンタクト部分、周辺回路部のアクティ
ブコンタクト部分及びゲートコンタクト部分を形成する
段階と、ビットラインコンタクト部分、ソースコンタク
ト部分、ワードラインコンタクト部分、アクティブコン
タクト部分及びゲートコンタクト部分に金属プラグを形
成する段階と、からなることを特徴とする。また、第１
フォトレジストパターンを除去する前にビットラインコ
ンタクト部分及びソースコンタクト部分にプラグイオン
注入を行う段階をさらに備えてもよい。ここで、スペー
サは窒化膜、金属プラグはタングステンよりなる。金属
プラグを形成後に、金属プラグを露出するビアホールを
有する第２層間絶縁膜を形成する段階と、ビアホールに
金属層を形成する段階とをさらに備えてもよい。
【０００９】あるいは本発明は、ビットラインとワード
ラインとが直交する領域に形成される単位セルのドレイ
ンとビットラインとを接続するビットラインコンタクト
及びワードラインに接続されるワードラインコンタクト
を有するセルアレイ部と、半導体基板に接続されるアク
ティブコンタクト及びゲートに接続されるゲートコンタ
クトを有する周辺回路部と、を持つＮＯＲ型フラッシュ
メモリ装置の製造方法において、ビットラインコンタク
トは、ワードラインコンタクト、アクティブコンタクト
及びゲートコンタクトとは異なるマスクを使用して形成
することを特徴とする。ここで、ビットラインコンタク
トはプラグイオン注入される。また、ビットラインコン
タクト、ワードラインコンタクト、アクティブコンタク
ト及びゲートコンタクトに金属プラグが形成される。
ラインとが直交する領域に形成される単位セルのドレイ
ンとビットラインとを接続するビットラインコンタクト
及びワードラインに接続されるワードラインコンタクト
を有するセルアレイ部と、半導体基板に接続されるアク
ティブコンタクト及びゲートに接続されるゲートコンタ
クトを有する周辺回路部と、を持つＮＯＲ型フラッシュ
メモリ装置の製造方法において、ビットラインコンタク
トは、ワードラインコンタクト、アクティブコンタクト
及びゲートコンタクトとは異なるマスクを使用して形成
することを特徴とする。ここで、ビットラインコンタク
トはプラグイオン注入される。また、ビットラインコン
タクト、ワードラインコンタクト、アクティブコンタク
ト及びゲートコンタクトに金属プラグが形成される。
【００１０】さらに本発明は、ビットラインとワードラ
インとが直交する領域に形成される単位セルのドレイン
とビットラインとを接続するビットラインコンタクト及
びワードラインに接続されるワードラインコンタクトを
有するセルアレイ部を持つＮＯＲ型フラッシュメモリ装
置の製造方法において、ビットラインコンタクトとワー
ドラインコンタクトとは異なるマスクを使用して形成す
ることを特徴とする。ここで、ビットラインコンタクト
はプラグイオン注入される。また、ビットラインコンタ
クト、ワードラインコンタクト、アクティブコンタクト
及びゲートコンタクトに金属プラグが形成される。
インとが直交する領域に形成される単位セルのドレイン
とビットラインとを接続するビットラインコンタクト及
びワードラインに接続されるワードラインコンタクトを
有するセルアレイ部を持つＮＯＲ型フラッシュメモリ装
置の製造方法において、ビットラインコンタクトとワー
ドラインコンタクトとは異なるマスクを使用して形成す
ることを特徴とする。ここで、ビットラインコンタクト
はプラグイオン注入される。また、ビットラインコンタ
クト、ワードラインコンタクト、アクティブコンタクト
及びゲートコンタクトに金属プラグが形成される。
【００１１】
【発明の実施の形態】以下、添付された図面に基づき本
発明を詳しく説明する。
発明を詳しく説明する。
【００１２】図３は本発明によるＮＯＲ型フラッシュメ
モリ装置のセルアレイ部及び周辺回路部のレイアウト図
である。
モリ装置のセルアレイ部及び周辺回路部のレイアウト図
である。
【００１３】本発明のＮＯＲ型フラッシュメモリ装置の
セルアレイ部は、ビットラインＢ／ＬとワードラインＷ
／Ｌとが直交するアクティブ領域３１に、フローティン
グゲート２１とコントロールゲート２３（ワードライン
の役割）とが積層された単位セルで形成されており、二
つの単位セルが一つのビットラインコンタクト２５を介
してビットラインＢ／Ｌに接続される。そして、ビット
ラインＢ／Ｌに平行なソースラインＳ／Ｌが共通ソース
コンタクト２７及びソースコンタクト２９を介して半導
体基板上に形成されるソース領域に接続される。
セルアレイ部は、ビットラインＢ／ＬとワードラインＷ
／Ｌとが直交するアクティブ領域３１に、フローティン
グゲート２１とコントロールゲート２３（ワードライン
の役割）とが積層された単位セルで形成されており、二
つの単位セルが一つのビットラインコンタクト２５を介
してビットラインＢ／Ｌに接続される。そして、ビット
ラインＢ／Ｌに平行なソースラインＳ／Ｌが共通ソース
コンタクト２７及びソースコンタクト２９を介して半導
体基板上に形成されるソース領域に接続される。
【００１４】特に本発明では、セルのソース領域をソー
スコンタクト２９を介して金属、例えばタングステンで
接続するため、従来とは異なって抵抗の増加を防止しセ
ルプログラム時に発生する数百μＡの電流を迅速に放電
できる。そしてワードラインＷ／Ｌは、ワードラインコ
ンタクト３５を介して金属層３３に接続される。
スコンタクト２９を介して金属、例えばタングステンで
接続するため、従来とは異なって抵抗の増加を防止しセ
ルプログラム時に発生する数百μＡの電流を迅速に放電
できる。そしてワードラインＷ／Ｌは、ワードラインコ
ンタクト３５を介して金属層３３に接続される。
【００１５】また周辺回路部では、アクティブ領域３１
がアクティブコンタクト３７を介して金属層３３に接続
され、ゲート３９はゲートコンタクト４１を介して金属
層３３に接続される。図３において、番号４３は金属層
に接続されるビアコンタクトを示す。
がアクティブコンタクト３７を介して金属層３３に接続
され、ゲート３９はゲートコンタクト４１を介して金属
層３３に接続される。図３において、番号４３は金属層
に接続されるビアコンタクトを示す。
【００１６】特に本発明では、セルアレイ部のビットラ
インコンタクト２５及びソースコンタクト２９をセルア
レイ部のワードラインコンタクト３５、周辺回路部のア
クティブコンタクト３７及びゲートコンタクト４１とは
異なるマスクを使用して別に形成する。
インコンタクト２５及びソースコンタクト２９をセルア
レイ部のワードラインコンタクト３５、周辺回路部のア
クティブコンタクト３７及びゲートコンタクト４１とは
異なるマスクを使用して別に形成する。
【００１７】図４〜図１２は本発明のＮＯＲ型フラッシ
ュメモリ装置の製造方法を説明するために図３のＩＶ−
ＩＶに沿って切断した断面図である。
ュメモリ装置の製造方法を説明するために図３のＩＶ−
ＩＶに沿って切断した断面図である。
【００１８】図４では、まず半導体基板５１上にアクテ
ィブ領域を限定するためにフィールド酸化膜５３を形成
する。次に、アクティブ領域上にトンネル酸化膜５５を
１００Åの厚さで形成した後、半導体基板５１全面にフ
ローティングゲート用として第１ポリシリコン膜５７を
形成する。また第１ポリシリコン膜５７に導電性を与え
るために不純物をドープする。不純物にはＰＯＣｌ
３（phosphoryl chloride）ガス又はＰやＡｓなどのＮ
型不純物がある。
ィブ領域を限定するためにフィールド酸化膜５３を形成
する。次に、アクティブ領域上にトンネル酸化膜５５を
１００Åの厚さで形成した後、半導体基板５１全面にフ
ローティングゲート用として第１ポリシリコン膜５７を
形成する。また第１ポリシリコン膜５７に導電性を与え
るために不純物をドープする。不純物にはＰＯＣｌ
３（phosphoryl chloride）ガス又はＰやＡｓなどのＮ
型不純物がある。
【００１９】その後第１ポリシリコン膜５７をパタニン
グし、セルアレイ部内のアクティブ領域でワードライン
Ｗ／Ｌ方向に隣接するビットラインＢ／Ｌ及びフィール
ド酸化膜５３の部分に従って分離されるようにする。図
４は、図３をビットライン方向に切断した断面図なので
第１ポリシリコン膜のパタニングは示されていない。
グし、セルアレイ部内のアクティブ領域でワードライン
Ｗ／Ｌ方向に隣接するビットラインＢ／Ｌ及びフィール
ド酸化膜５３の部分に従って分離されるようにする。図
４は、図３をビットライン方向に切断した断面図なので
第１ポリシリコン膜のパタニングは示されていない。
【００２０】図５では、第１ポリシリコン膜の形成され
た半導体基板５１全面に絶縁膜としてＯＮＯ膜（酸化膜
・窒化膜・酸化膜）５８を各々６０／８０／４０Åの厚
さに形成する。
た半導体基板５１全面に絶縁膜としてＯＮＯ膜（酸化膜
・窒化膜・酸化膜）５８を各々６０／８０／４０Åの厚
さに形成する。
【００２１】次に、ＯＮＯ膜５８及び第１ポリシリコン
膜５７の形成された半導体基板５１上に周辺回路部を露
出する第１フォトレジストパタン５９を形成し、これを
食刻マスクとして周辺回路部のＯＮＯ膜５８、第１ポリ
シリコン膜５７及びトンネル酸化膜５５を除去する。
膜５７の形成された半導体基板５１上に周辺回路部を露
出する第１フォトレジストパタン５９を形成し、これを
食刻マスクとして周辺回路部のＯＮＯ膜５８、第１ポリ
シリコン膜５７及びトンネル酸化膜５５を除去する。
【００２２】図６では、第１フォトレジストパタン５９
を除去して周辺回路部にゲート酸化膜６１を形成した
後、基板５１全面にコントロールゲート用として第２ポ
リシリコン膜６３及びタングステンシリサイド膜６５を
形成する。さらに、タングステンシリサイド膜６５上に
写真工程時の乱反射を防止するために反射防止膜６７と
してＳｉＯＮ膜を蒸着した後、その上に窒化膜６９を２
０００〜４０００Åの厚さで形成する。ここで窒化膜６
９のかわりに、窒化膜と酸化膜の二重膜又は酸窒化膜を
用いてもよい。窒化膜６９は、セルアレイ内の自己整列
コンタクトの形成のために行う層間絶縁膜の乾式食刻
時、窒化膜６９の食刻速度が酸化膜に比べて遅いのでゲ
ートの露出を防止する食刻ストッパの役割をはたす。
を除去して周辺回路部にゲート酸化膜６１を形成した
後、基板５１全面にコントロールゲート用として第２ポ
リシリコン膜６３及びタングステンシリサイド膜６５を
形成する。さらに、タングステンシリサイド膜６５上に
写真工程時の乱反射を防止するために反射防止膜６７と
してＳｉＯＮ膜を蒸着した後、その上に窒化膜６９を２
０００〜４０００Åの厚さで形成する。ここで窒化膜６
９のかわりに、窒化膜と酸化膜の二重膜又は酸窒化膜を
用いてもよい。窒化膜６９は、セルアレイ内の自己整列
コンタクトの形成のために行う層間絶縁膜の乾式食刻
時、窒化膜６９の食刻速度が酸化膜に比べて遅いのでゲ
ートの露出を防止する食刻ストッパの役割をはたす。
【００２３】図７では、周辺回路部全体をマスクしてセ
ルアレイ部をパタニングするフォトレジストパタン（図
示せず）を形成した後、セルアレイ部の窒化膜６９、反
射防止膜６７、タングステンシリサイド膜６５、第２ポ
リシリコン膜６３、絶縁膜５８及び第１ポリシリコン膜
５７を写真食刻によりパタニングする。これにより、半
導体基板５１のセルアレイ部には第１ポリシリコン膜パ
タンで構成されたフローティングゲート５７ａ、絶縁膜
パタン５８ａ、タングステンシリサイド膜パタン６５ａ
と第２ポリシリコン膜パタン６３ａで形成されたコント
ロールゲート、反射防止膜パタン６７ａ及び窒化膜パタ
ン６９ａが形成されてセルのスタックゲートが完成す
る。
ルアレイ部をパタニングするフォトレジストパタン（図
示せず）を形成した後、セルアレイ部の窒化膜６９、反
射防止膜６７、タングステンシリサイド膜６５、第２ポ
リシリコン膜６３、絶縁膜５８及び第１ポリシリコン膜
５７を写真食刻によりパタニングする。これにより、半
導体基板５１のセルアレイ部には第１ポリシリコン膜パ
タンで構成されたフローティングゲート５７ａ、絶縁膜
パタン５８ａ、タングステンシリサイド膜パタン６５ａ
と第２ポリシリコン膜パタン６３ａで形成されたコント
ロールゲート、反射防止膜パタン６７ａ及び窒化膜パタ
ン６９ａが形成されてセルのスタックゲートが完成す
る。
【００２４】次に、セルアレイ部全体をマスクして周辺
回路部をパタニングするフォトレジストパタン（図示せ
ず）を形成した後、周辺回路部の窒化膜６９、反射防止
膜６７、タングステンシリサイド膜６５及び第２ポリシ
リコン膜６３を写真食刻によりパタニングする。これに
より、半導体基板５１の周辺回路部には窒化膜パタン６
９ａ、反射防止膜パタン６７ａ、第２ポリシリコン膜パ
タン６３ａ及びタングステンシリサイド膜パタン６５ａ
よりなるトランジスタのゲートが形成される。
回路部をパタニングするフォトレジストパタン（図示せ
ず）を形成した後、周辺回路部の窒化膜６９、反射防止
膜６７、タングステンシリサイド膜６５及び第２ポリシ
リコン膜６３を写真食刻によりパタニングする。これに
より、半導体基板５１の周辺回路部には窒化膜パタン６
９ａ、反射防止膜パタン６７ａ、第２ポリシリコン膜パ
タン６３ａ及びタングステンシリサイド膜パタン６５ａ
よりなるトランジスタのゲートが形成される。
【００２５】さらにＭＯＳトランジスタ形成のために、
セルアレイ部のソース７１及びドレイン７３と、周辺回
路部のソース７７及びドレイン７５とをイオン注入によ
り形成する。本例において、ソース及びドレイン用イオ
ン注入を後工程のスペーサ形成の前に行ったが、各接合
領域の構造に応じてスペーサの形成後に行ってもよい。
セルアレイ部のソース７１及びドレイン７３と、周辺回
路部のソース７７及びドレイン７５とをイオン注入によ
り形成する。本例において、ソース及びドレイン用イオ
ン注入を後工程のスペーサ形成の前に行ったが、各接合
領域の構造に応じてスペーサの形成後に行ってもよい。
【００２６】図８では、スタックゲート及びゲートの側
壁に窒化膜でスペーサ７９を形成する。スペーサ７９は
スタックゲート及びゲートの形成された半導体基板５１
の全面に窒化膜を５００〜１０００Åの厚さで形成した
後、エッチバックして形成する。次に、スペーサ７９の
形成された半導体基板５１の全面にスタックゲート及び
ゲートを十分に覆うように第１層間絶縁膜８１を形成す
る。第１層間絶縁膜８１は高温酸化膜とＢＰＳＧ膜とを
各々５００〜１０００Å、４０００〜６０００Åに形成
した後、８００℃以上で１０〜２０分間リフローして形
成する。第１層間絶縁膜８１上には、セルアレイ部のビ
ットラインコンタクト２５部分とソースコンタクト２９
部分とを限定する第２フォトレジストパタン８３を形成
する。
壁に窒化膜でスペーサ７９を形成する。スペーサ７９は
スタックゲート及びゲートの形成された半導体基板５１
の全面に窒化膜を５００〜１０００Åの厚さで形成した
後、エッチバックして形成する。次に、スペーサ７９の
形成された半導体基板５１の全面にスタックゲート及び
ゲートを十分に覆うように第１層間絶縁膜８１を形成す
る。第１層間絶縁膜８１は高温酸化膜とＢＰＳＧ膜とを
各々５００〜１０００Å、４０００〜６０００Åに形成
した後、８００℃以上で１０〜２０分間リフローして形
成する。第１層間絶縁膜８１上には、セルアレイ部のビ
ットラインコンタクト２５部分とソースコンタクト２９
部分とを限定する第２フォトレジストパタン８３を形成
する。
【００２７】図９では、第２フォトレジストパタン８３
を食刻マスクとしてセルアレイ部の第１層間絶縁膜８１
を異方性食刻し、ビットラインコンタクト部分８５とソ
ースコンタクト部分８７とを露出させる。この際、スタ
ックゲートを覆う窒化膜パタン６９ａ及びスペーサ７９
が食刻ストッパの役割をはたし、スペーサにアラインさ
れるセルフアラインコンタクト工程を用いるために、縮
小されたデザインルール下でもビットラインコンタクト
とソースコンタクトとを容易に形成できる。
を食刻マスクとしてセルアレイ部の第１層間絶縁膜８１
を異方性食刻し、ビットラインコンタクト部分８５とソ
ースコンタクト部分８７とを露出させる。この際、スタ
ックゲートを覆う窒化膜パタン６９ａ及びスペーサ７９
が食刻ストッパの役割をはたし、スペーサにアラインさ
れるセルフアラインコンタクト工程を用いるために、縮
小されたデザインルール下でもビットラインコンタクト
とソースコンタクトとを容易に形成できる。
【００２８】次に、第２フォトレジストパタン８３をイ
オン注入マスクとして、ビットラインコンタクト部分８
５及びソースコンタクト部分８７に砒素や燐を５Ｅ１３
〜１Ｅ１４イオン/cm２の濃度でプラグイオン注入す
る。プラグイオン注入はフラッシュメモリ装置が高集積
化されることによりビットラインコンタクト及びソース
コンタクトとソース及びドレイン領域の不純物領域のオ
ーバーラップ部分を大きくしてコンタクト抵抗を減らす
ために行う。
オン注入マスクとして、ビットラインコンタクト部分８
５及びソースコンタクト部分８７に砒素や燐を５Ｅ１３
〜１Ｅ１４イオン/cm２の濃度でプラグイオン注入す
る。プラグイオン注入はフラッシュメモリ装置が高集積
化されることによりビットラインコンタクト及びソース
コンタクトとソース及びドレイン領域の不純物領域のオ
ーバーラップ部分を大きくしてコンタクト抵抗を減らす
ために行う。
【００２９】図１０では、第２フォトレジストパタン８
３を除去して再び半導体基板５１全面にフォトレジスト
膜を形成した後、パタニングしてセルアレイ部のフィー
ルド酸化膜上のスタックゲートの上部、周辺回路部のド
レイン領域及び周辺回路部のゲートの上部が露出するよ
うに第３フォトレジストパタン８９を形成する。
３を除去して再び半導体基板５１全面にフォトレジスト
膜を形成した後、パタニングしてセルアレイ部のフィー
ルド酸化膜上のスタックゲートの上部、周辺回路部のド
レイン領域及び周辺回路部のゲートの上部が露出するよ
うに第３フォトレジストパタン８９を形成する。
【００３０】そして第３フォトレジストパタン８９を食
刻マスクとして第１層間絶縁膜８１、窒化膜パタン６９
ａ、反射防止膜パタン６７ａを食刻する。これにより、
ワードラインコンタクト部分９１、アクティブコンタク
ト部分９３及びゲートコンタクト部分９５が形成され
る。
刻マスクとして第１層間絶縁膜８１、窒化膜パタン６９
ａ、反射防止膜パタン６７ａを食刻する。これにより、
ワードラインコンタクト部分９１、アクティブコンタク
ト部分９３及びゲートコンタクト部分９５が形成され
る。
【００３１】特に本発明では、ワードラインコンタクト
部分９１、アクティブコンタクト部分９３及びゲートコ
ンタクト部分９５の食刻量がほぼ同じで酸化膜と窒化膜
との間の食刻選択比が優れていなくてもよい。また、セ
ルアレイ部にコンタクトを形成する際に用いたセルフア
ラインコンタクト工程とは別にコンタクト工程を進行す
るため、過度食刻により起こる損傷を防止する。
部分９１、アクティブコンタクト部分９３及びゲートコ
ンタクト部分９５の食刻量がほぼ同じで酸化膜と窒化膜
との間の食刻選択比が優れていなくてもよい。また、セ
ルアレイ部にコンタクトを形成する際に用いたセルフア
ラインコンタクト工程とは別にコンタクト工程を進行す
るため、過度食刻により起こる損傷を防止する。
【００３２】つまり、ビットラインコンタクト部分８
５、ソースコンタクト部分８７、ワードラインコンタク
ト部分９１、アクティブコンタクト部分９３及びゲート
コンタクト部分９５を一つの食刻工程で形成する場合、
セルアレイ部は周辺回路部より段差が大きく、セルアレ
イ部のビットラインコンタクト部分８５やソースコンタ
クト部分８７を基準として食刻すると、周辺回路部のア
クティブコンタクト部分９３やゲートコンタクト部分９
５が過度に食刻され、周辺回路部のソース及びドレイン
が過度食刻されたり、ゲートが完全に除去される等の損
傷が起こるが、本発明ではコンタクト形成を二回の食刻
で行うので損傷を防止できる。
５、ソースコンタクト部分８７、ワードラインコンタク
ト部分９１、アクティブコンタクト部分９３及びゲート
コンタクト部分９５を一つの食刻工程で形成する場合、
セルアレイ部は周辺回路部より段差が大きく、セルアレ
イ部のビットラインコンタクト部分８５やソースコンタ
クト部分８７を基準として食刻すると、周辺回路部のア
クティブコンタクト部分９３やゲートコンタクト部分９
５が過度に食刻され、周辺回路部のソース及びドレイン
が過度食刻されたり、ゲートが完全に除去される等の損
傷が起こるが、本発明ではコンタクト形成を二回の食刻
で行うので損傷を防止できる。
【００３３】図１１では、第３フォトレジストパタン８
９を除去した後、セルアレイ部のビットラインコンタク
ト部分８５、ソースコンタクト部分８７、ワードライン
コンタクト部分９１及び周辺回路部のアクティブコンタ
クト部分９３、ゲートコンタクト部分９５を金属プラグ
９７で埋める。特に本発明では、ソースコンタクト部分
を金属膜で形成して隣接セル間のソース領域を接続する
ので、図３に説明したようにコンタクト抵抗を減らすこ
とができる。本例において、金属プラグ９７はタングス
テン膜で形成する。次に、第１層間絶縁膜８１上に金属
プラグ９７を露出するビアホール９８を有する第２層間
絶縁膜９９を形成する。
９を除去した後、セルアレイ部のビットラインコンタク
ト部分８５、ソースコンタクト部分８７、ワードライン
コンタクト部分９１及び周辺回路部のアクティブコンタ
クト部分９３、ゲートコンタクト部分９５を金属プラグ
９７で埋める。特に本発明では、ソースコンタクト部分
を金属膜で形成して隣接セル間のソース領域を接続する
ので、図３に説明したようにコンタクト抵抗を減らすこ
とができる。本例において、金属プラグ９７はタングス
テン膜で形成する。次に、第１層間絶縁膜８１上に金属
プラグ９７を露出するビアホール９８を有する第２層間
絶縁膜９９を形成する。
【００３４】図１２では、ビアホール９８に金属膜、例
えばアルミニウム膜を形成した後、パタニングして金属
膜パタン１００を形成することによりＮＯＲ型フラッシ
ュメモリ装置が完成する。
えばアルミニウム膜を形成した後、パタニングして金属
膜パタン１００を形成することによりＮＯＲ型フラッシ
ュメモリ装置が完成する。
【００３５】
【発明の効果】本発明のＮＯＲ型フラッシュメモリ装置
の製造方法によれば、セルアレイ部のソース領域を金属
膜として接続するので抵抗が減少する。そして、セルア
レイ部のビットラインコンタクト部分とソースコンタク
ト部分とをセルフアラインコンタクト工程で形成するた
め効率よくコンタクト部分を形成できる。また、セルア
レイ部のビットラインコンタクト部分とソースコンタク
ト部分とを形成した後、セルアレイ部のワードラインコ
ンタクト部分、周辺回路部のアクティブコンタクト部分
及びゲートコンタクト部分を形成することにより食刻損
傷なくコンタクト部分を形成できる。
の製造方法によれば、セルアレイ部のソース領域を金属
膜として接続するので抵抗が減少する。そして、セルア
レイ部のビットラインコンタクト部分とソースコンタク
ト部分とをセルフアラインコンタクト工程で形成するた
め効率よくコンタクト部分を形成できる。また、セルア
レイ部のビットラインコンタクト部分とソースコンタク
ト部分とを形成した後、セルアレイ部のワードラインコ
ンタクト部分、周辺回路部のアクティブコンタクト部分
及びゲートコンタクト部分を形成することにより食刻損
傷なくコンタクト部分を形成できる。
【図１】従来のＮＯＲ型フラッシュメモリ装置のセルア
レイの一部レイアウト図。
レイの一部レイアウト図。
【図２】図１をＩＩ−ＩＩ線に沿って切断した断面図。
【図３】本発明のＮＯＲ型フラッシュメモリ装置のレイ
アウト図。
アウト図。
【図４】本発明のＮＯＲ型フラッシュメモリ装置を形成
する工程図。
する工程図。
【図５】図４に続く工程図。
【図６】図５に続く工程図。
【図７】図６に続く工程図。
【図８】図７に続く工程図。
【図９】図８に続く工程図。
【図１０】図９に続く工程図。
【図１１】図１０に続く工程図。
【図１２】図１１に続く工程図。
Ｂ／Ｌ ビットライン Ｗ／Ｌ ワードライン Ｓ／Ｌ ソースライン ２１ フローティングゲート ２３ コントロールゲート ２５ ビットラインコンタクト ２７ 共通ソースコンタクト ２９ ソースコンタクト ３１ アクティブ領域 ３３ 金属層 ３５ ワードラインコンタクト ３７ アクティブコンタクト ３９ ゲート ４１ ゲートコンタクト ４３ ビアコンタクト ５１ 半導体基板 ５３ フィールド酸化膜 ５５ トンネル酸化膜 ５７ 第１ポリシリコン膜 ５８ 絶縁膜 ５９ 第１フォトレジストパタン ６１ ゲート酸化膜 ６３ 第２ポリシリコン膜 ６５ タングステンシリサイド膜 ６７ 反射防止膜 ６９ 窒化膜 ７１、７７ ソース ７３、７５ ドレイン ７９ スペーサ ８１ 第１層間絶縁膜 ８３ 第２フォトレジストパタン ８５ ビットラインコンタクト部 ８７ ソースコンタクト部 ８９ 第３フォトレジストパタン ９１ ワードラインコンタクト部分 ９３ アクティブコンタクト部分 ９５ ゲートコンタクト部分 ９８ ビアホール ９９ 第２層間絶縁膜 １００ 金属膜パタン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年８月２５日（１９９９．８．２
５）
５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ、中
でも特にＮＯＲ型フラッシュメモリ装置の製造方法に関
する。
でも特にＮＯＲ型フラッシュメモリ装置の製造方法に関
する。
【０００２】
【従来の技術】半導体メモリ装置には、電源切断時に記
憶データが消滅する揮発性メモリ装置と、電源切断後も
記憶データを保持する不揮発性メモリ装置とがある。不
揮発性メモリ装置の内、電気的に消去／書込（プログラ
ム）ができるフラッシュメモリ装置は、コンピュータや
メモリカード等に広く使われている。フラッシュメモリ
装置には、ＮＯＲ型とＮＡＮＤ型あるが、ここではＮＯ
Ｒ型フラッシュメモリ装置について説明する。
憶データが消滅する揮発性メモリ装置と、電源切断後も
記憶データを保持する不揮発性メモリ装置とがある。不
揮発性メモリ装置の内、電気的に消去／書込（プログラ
ム）ができるフラッシュメモリ装置は、コンピュータや
メモリカード等に広く使われている。フラッシュメモリ
装置には、ＮＯＲ型とＮＡＮＤ型あるが、ここではＮＯ
Ｒ型フラッシュメモリ装置について説明する。
【０００３】図１は従来のＮＯＲ型フラッシュメモリ装
置のセルアレイのレイアウト図であり、図２は図１のＩ
Ｉ−ＩＩに沿って切断した断面図である。
置のセルアレイのレイアウト図であり、図２は図１のＩ
Ｉ−ＩＩに沿って切断した断面図である。
【０００４】図１には、ビットラインＢ／Ｌとワードラ
インＷ／Ｌとが直交する領域にフローティングゲート７
とコントロールゲート１１とが積層された単位セルが形
成されており、二つの単位セルが一つのビットラインコ
ンタクト１３でビットラインＢ／Ｌに接続される。そし
て、ワードラインＷ／Ｌに平行なアクティブソース領域
１５とビットラインＢ／Ｌに平行なソースラインＳ／Ｌ
とを共通ソースコンタクト１７により接続する。アクテ
ィブソース領域１５は、基板１に不純物を注入した不純
物領域である。
インＷ／Ｌとが直交する領域にフローティングゲート７
とコントロールゲート１１とが積層された単位セルが形
成されており、二つの単位セルが一つのビットラインコ
ンタクト１３でビットラインＢ／Ｌに接続される。そし
て、ワードラインＷ／Ｌに平行なアクティブソース領域
１５とビットラインＢ／Ｌに平行なソースラインＳ／Ｌ
とを共通ソースコンタクト１７により接続する。アクテ
ィブソース領域１５は、基板１に不純物を注入した不純
物領域である。
【０００５】図２は、ソース領域３ａ及びドレイン領域
３ｂの形成された半導体基板１上にトンネル酸化膜５を
介在して形成されたフローティングゲート７と、フロー
ティングゲート７上に形成された絶縁膜９と、絶縁膜９
上に形成されたコントロールゲート１１で構成される。
３ｂの形成された半導体基板１上にトンネル酸化膜５を
介在して形成されたフローティングゲート７と、フロー
ティングゲート７上に形成された絶縁膜９と、絶縁膜９
上に形成されたコントロールゲート１１で構成される。
【０００６】
【発明が解決しようとする課題】従来のＮＯＲ型フラッ
シュメモリ装置は、アクティブソース領域１５を１６又
は３２ビット毎に共通ソースコンタクト１７によりソー
スラインＳ／Ｌと接続するため、集積度が上がってアク
ティブソース領域１５の幅（図１のｔ）が減少する場
合、アクティブソース領域１５の抵抗が増加し、プログ
ラム時に発生する数百μＡの電流を迅速に放電できなく
なる。
シュメモリ装置は、アクティブソース領域１５を１６又
は３２ビット毎に共通ソースコンタクト１７によりソー
スラインＳ／Ｌと接続するため、集積度が上がってアク
ティブソース領域１５の幅（図１のｔ）が減少する場
合、アクティブソース領域１５の抵抗が増加し、プログ
ラム時に発生する数百μＡの電流を迅速に放電できなく
なる。
【０００７】本発明の目的は、プログラム時の放電を迅
速に行い、セルアレイ部及び周辺回路部のコンタクト形
成時の工程を単純化し、蝕刻損傷を減らすＮＯＲ型フラ
ッシュメモリ装置の製造方法を提供するにある。
速に行い、セルアレイ部及び周辺回路部のコンタクト形
成時の工程を単純化し、蝕刻損傷を減らすＮＯＲ型フラ
ッシュメモリ装置の製造方法を提供するにある。
【０００８】
【課題を解決するための手段】以上のような課題を解決
する本発明のＮＯＲ型フラッシュメモリ製造方法は、ト
ンネル酸化膜、フローティングゲート、絶縁膜、コント
ロールゲート及び蝕刻ストッパーが順次形成されたセル
のスタックゲートとゲート酸化膜、ゲート及び蝕刻スト
ッパーが順次形成されたトランジスタのゲートを半導体
基板のセルアレイ部及び周辺回路部に形成する段階と、
半導体基板全面に不純物を注入してソース及びドレイン
領域を形成する段階と、スタックゲート及びゲートの側
壁にスペーサを形成する段階と、スペーサの形成された
スタックゲート及びゲートを覆って第１層間絶縁膜を形
成する段階と、第１層間絶縁膜上にスタックゲート間を
露出するように第１フォトレジストパターンを形成する
段階と、第１フォトレジストパターンを蝕刻マスクとし
て第１層間絶縁膜を蝕刻してスペーサにセルフアライン
されるビットラインコンタクト領域及びソースコンタク
ト領域を形成する段階と、第１フォトレジストパターン
を除去する段階と、半導体基板の全面にフォトレジスト
膜を塗布した後パタニングしてセルアレイ部のフィール
ド酸化膜上に形成されたスタックゲートと周辺回路部の
アクティブ領域及びゲートを露出する第２フォトレジス
トパターンを形成する段階と、第２フォトレジストパタ
ーンをマスクとして第１層間絶縁膜及び蝕刻ストッパー
を蝕刻してセルアレイ部のワードラインコンタクト領
域、周辺回路部のアクティブコンタクト領域及びゲート
コンタクト領域を形成する段階と、ビットラインコンタ
クト領域、ソースコンタクト領域、ワードラインコンタ
クト領域、アクティブコンタクト領域及びゲートコンタ
クト領域に金属プラグを形成する段階と、からなること
を特徴とする。また、第１フォトレジストパターンを除
去する前にビットラインコンタクト領域及びソースコン
タクト領域にプラグイオン注入を行う段階をさらに備え
てもよい。ここで、スペーサは窒化膜、金属プラグはタ
ングステンよりなる。金属プラグを形成後に、金属プラ
グを露出するビアホールを有する第２層間絶縁膜を形成
する段階と、ビアホールに金属層を形成する段階とをさ
らに備えてもよい。
する本発明のＮＯＲ型フラッシュメモリ製造方法は、ト
ンネル酸化膜、フローティングゲート、絶縁膜、コント
ロールゲート及び蝕刻ストッパーが順次形成されたセル
のスタックゲートとゲート酸化膜、ゲート及び蝕刻スト
ッパーが順次形成されたトランジスタのゲートを半導体
基板のセルアレイ部及び周辺回路部に形成する段階と、
半導体基板全面に不純物を注入してソース及びドレイン
領域を形成する段階と、スタックゲート及びゲートの側
壁にスペーサを形成する段階と、スペーサの形成された
スタックゲート及びゲートを覆って第１層間絶縁膜を形
成する段階と、第１層間絶縁膜上にスタックゲート間を
露出するように第１フォトレジストパターンを形成する
段階と、第１フォトレジストパターンを蝕刻マスクとし
て第１層間絶縁膜を蝕刻してスペーサにセルフアライン
されるビットラインコンタクト領域及びソースコンタク
ト領域を形成する段階と、第１フォトレジストパターン
を除去する段階と、半導体基板の全面にフォトレジスト
膜を塗布した後パタニングしてセルアレイ部のフィール
ド酸化膜上に形成されたスタックゲートと周辺回路部の
アクティブ領域及びゲートを露出する第２フォトレジス
トパターンを形成する段階と、第２フォトレジストパタ
ーンをマスクとして第１層間絶縁膜及び蝕刻ストッパー
を蝕刻してセルアレイ部のワードラインコンタクト領
域、周辺回路部のアクティブコンタクト領域及びゲート
コンタクト領域を形成する段階と、ビットラインコンタ
クト領域、ソースコンタクト領域、ワードラインコンタ
クト領域、アクティブコンタクト領域及びゲートコンタ
クト領域に金属プラグを形成する段階と、からなること
を特徴とする。また、第１フォトレジストパターンを除
去する前にビットラインコンタクト領域及びソースコン
タクト領域にプラグイオン注入を行う段階をさらに備え
てもよい。ここで、スペーサは窒化膜、金属プラグはタ
ングステンよりなる。金属プラグを形成後に、金属プラ
グを露出するビアホールを有する第２層間絶縁膜を形成
する段階と、ビアホールに金属層を形成する段階とをさ
らに備えてもよい。
【０００９】あるいは本発明は、ビットラインとワード
ラインとが直交する領域に形成される単位セルのドレイ
ンを露出するビットラインコンタクト領域及びワードラ
インを露出するワードラインコンタクト領域を有するセ
ルアレイ部と、半導体基板を露出するアクティブコンタ
クト領域及びゲートを露出するゲートコンタクト領域を
有する周辺回路部と、を持つＮＯＲ型フラッシュメモリ
装置の製造方法において、ビットラインコンタクト領域
は、ワードラインコンタクト領域、アクティブコンタク
ト領域及びゲートコンタクト領域とは異なるマスクを使
用して形成することを特徴とする。ここで、ビットライ
ンコンタクト領域はプラグイオン注入される。また、ビ
ットラインコンタクト領域、ワードラインコンタクト領
域、アクティブコンタクト領域及びゲートコンタクト領
域に金属プラグが形成される。
ラインとが直交する領域に形成される単位セルのドレイ
ンを露出するビットラインコンタクト領域及びワードラ
インを露出するワードラインコンタクト領域を有するセ
ルアレイ部と、半導体基板を露出するアクティブコンタ
クト領域及びゲートを露出するゲートコンタクト領域を
有する周辺回路部と、を持つＮＯＲ型フラッシュメモリ
装置の製造方法において、ビットラインコンタクト領域
は、ワードラインコンタクト領域、アクティブコンタク
ト領域及びゲートコンタクト領域とは異なるマスクを使
用して形成することを特徴とする。ここで、ビットライ
ンコンタクト領域はプラグイオン注入される。また、ビ
ットラインコンタクト領域、ワードラインコンタクト領
域、アクティブコンタクト領域及びゲートコンタクト領
域に金属プラグが形成される。
【００１０】さらに本発明は、ビットラインとワードラ
インとが直交する領域に形成される単位セルのドレイン
を露出するビットラインコンタクト領域及びワードライ
ンを露出するワードラインコンタクト領域を有するセル
アレイ部を持つＮＯＲ型フラッシュメモリ装置の製造方
法において、ビットラインコンタクト領域とワードライ
ンコンタクト領域とは異なるマスクを使用して形成する
ことを特徴とする。ここで、ビットラインコンタクト領
域はプラグイオン注入される。また、ビットラインコン
タクト領域、ワードラインコンタクト領域、アクティブ
コンタクト領域及びゲートコンタクト領域に金属プラグ
が形成される。
インとが直交する領域に形成される単位セルのドレイン
を露出するビットラインコンタクト領域及びワードライ
ンを露出するワードラインコンタクト領域を有するセル
アレイ部を持つＮＯＲ型フラッシュメモリ装置の製造方
法において、ビットラインコンタクト領域とワードライ
ンコンタクト領域とは異なるマスクを使用して形成する
ことを特徴とする。ここで、ビットラインコンタクト領
域はプラグイオン注入される。また、ビットラインコン
タクト領域、ワードラインコンタクト領域、アクティブ
コンタクト領域及びゲートコンタクト領域に金属プラグ
が形成される。
【００１１】
【発明の実施の形態】以下、添付された図面に基づき本
発明を詳しく説明する。
発明を詳しく説明する。
【００１２】図３は本発明によるＮＯＲ型フラッシュメ
モリ装置のセルアレイ部及び周辺回路部のレイアウト図
である。
モリ装置のセルアレイ部及び周辺回路部のレイアウト図
である。
【００１３】本発明のＮＯＲ型フラッシュメモリ装置の
セルアレイ部は、ビットラインＢ／ＬとワードラインＷ
／Ｌとが直交するアクティブ領域３１に、フローティン
グゲート２１とコントロールゲート２３（ワードライン
の役割）とが積層された単位セルで形成されており、二
つの単位セルが一つのビットラインコンタクト領域２５
を介してビットラインＢ／Ｌに接続される。そして、ビ
ットラインＢ／Ｌに平行なソースラインＳ／Ｌが共通ソ
ースコンタクト領域２７及びソースコンタクト領域２９
を介して半導体基板上に形成されるソース領域に接続さ
れる。
セルアレイ部は、ビットラインＢ／ＬとワードラインＷ
／Ｌとが直交するアクティブ領域３１に、フローティン
グゲート２１とコントロールゲート２３（ワードライン
の役割）とが積層された単位セルで形成されており、二
つの単位セルが一つのビットラインコンタクト領域２５
を介してビットラインＢ／Ｌに接続される。そして、ビ
ットラインＢ／Ｌに平行なソースラインＳ／Ｌが共通ソ
ースコンタクト領域２７及びソースコンタクト領域２９
を介して半導体基板上に形成されるソース領域に接続さ
れる。
【００１４】特に本発明では、セルのソース領域をソー
スコンタクト領域２９に形成された金属プラグ（図示せ
ず）、例えばタングステンプラグで接続するため、従来
とは異なって抵抗の増加を防止しセルプログラム時に発
生する数百μＡの電流を迅速に放電できる。そしてワー
ドラインＷ／Ｌは、ワードラインコンタクト領域３５に
形成された金属プラグ（図示せず）を介して金属層３３
に接続される。
スコンタクト領域２９に形成された金属プラグ（図示せ
ず）、例えばタングステンプラグで接続するため、従来
とは異なって抵抗の増加を防止しセルプログラム時に発
生する数百μＡの電流を迅速に放電できる。そしてワー
ドラインＷ／Ｌは、ワードラインコンタクト領域３５に
形成された金属プラグ（図示せず）を介して金属層３３
に接続される。
【００１５】また周辺回路部では、アクティブ領域３１
がアクティブコンタクト領域３７に形成された金属プラ
グ（図示せず）を介して金属層３３に接続され、ゲート
３９はゲートコンタクト領域４１に形成された金属プラ
グ（図示せず）を介して金属層３３に接続される。図３
において、番号４３は金属層、ビットライン、ソースラ
インに接続されるビアコンタクトを示す。
がアクティブコンタクト領域３７に形成された金属プラ
グ（図示せず）を介して金属層３３に接続され、ゲート
３９はゲートコンタクト領域４１に形成された金属プラ
グ（図示せず）を介して金属層３３に接続される。図３
において、番号４３は金属層、ビットライン、ソースラ
インに接続されるビアコンタクトを示す。
【００１６】特に本発明では、セルアレイ部のビットラ
インコンタクト領域２５及びソースコンタクト領域２９
をセルアレイ部のワードラインコンタクト領域３５、周
辺回路部のアクティブコンタクト領域３７及びゲートコ
ンタクト領域４１とは異なるマスクを使用して別に形成
する。
インコンタクト領域２５及びソースコンタクト領域２９
をセルアレイ部のワードラインコンタクト領域３５、周
辺回路部のアクティブコンタクト領域３７及びゲートコ
ンタクト領域４１とは異なるマスクを使用して別に形成
する。
【００１７】図４〜図１２は本発明のＮＯＲ型フラッシ
ュメモリ装置の製造方法を説明するために図３のＩＶ−
ＩＶに沿って切断した断面図である。
ュメモリ装置の製造方法を説明するために図３のＩＶ−
ＩＶに沿って切断した断面図である。
【００１８】図４では、まず半導体基板５１上にアクテ
ィブ領域を限定するためにフィールド酸化膜５３を形成
する。次に、アクティブ領域上にトンネル酸化膜５５を
１００Åの厚さで形成した後、半導体基板５１全面にフ
ローティングゲート用として第１ポリシリコン膜５７を
形成する。また第１ポリシリコン膜５７に導電性を与え
るために不純物をドープする。不純物にはＰＯＣｌ
３（phosphoryl chloride）ガス又はＰやＡｓなどのＮ
型不純物がある。
ィブ領域を限定するためにフィールド酸化膜５３を形成
する。次に、アクティブ領域上にトンネル酸化膜５５を
１００Åの厚さで形成した後、半導体基板５１全面にフ
ローティングゲート用として第１ポリシリコン膜５７を
形成する。また第１ポリシリコン膜５７に導電性を与え
るために不純物をドープする。不純物にはＰＯＣｌ
３（phosphoryl chloride）ガス又はＰやＡｓなどのＮ
型不純物がある。
【００１９】その後第１ポリシリコン膜５７をパタニン
グし、セルアレイ部内のアクティブ領域（図３の３１）
と隣接するフィールド酸化膜５３の一部にかかり、ビッ
トライン方向には伸長するとともにワードライン方向に
は一定間隔で分離された第１ポリシリコン膜パターン
を、形成する。図４は、図３をビットライン方向に切断
した断面図なので第１ポリシリコン膜のパタニングは示
されていない。
グし、セルアレイ部内のアクティブ領域（図３の３１）
と隣接するフィールド酸化膜５３の一部にかかり、ビッ
トライン方向には伸長するとともにワードライン方向に
は一定間隔で分離された第１ポリシリコン膜パターン
を、形成する。図４は、図３をビットライン方向に切断
した断面図なので第１ポリシリコン膜のパタニングは示
されていない。
【００２０】図５では、第１ポリシリコン膜の形成され
た半導体基板５１全面に絶縁膜としてＯＮＯ膜（酸化膜
・窒化膜・酸化膜）５８を各々６０／８０／４０Åの厚
さに形成する。
た半導体基板５１全面に絶縁膜としてＯＮＯ膜（酸化膜
・窒化膜・酸化膜）５８を各々６０／８０／４０Åの厚
さに形成する。
【００２１】次に、ＯＮＯ膜５８及び第１ポリシリコン
膜５７の形成された半導体基板５１上に周辺回路部を露
出する第１フォトレジストパタン５９を形成し、これを
蝕刻マスクとして周辺回路部のＯＮＯ膜５８、第１ポリ
シリコン膜５７及びトンネル酸化膜５５を除去する。
膜５７の形成された半導体基板５１上に周辺回路部を露
出する第１フォトレジストパタン５９を形成し、これを
蝕刻マスクとして周辺回路部のＯＮＯ膜５８、第１ポリ
シリコン膜５７及びトンネル酸化膜５５を除去する。
【００２２】図６では、第１フォトレジストパタン５９
を除去して周辺回路部にゲート酸化膜６１を形成した
後、基板５１全面にコントロールゲート用として第２ポ
リシリコン膜６３及びタングステンシリサイド膜６５を
形成する。さらに、タングステンシリサイド膜６５上に
写真工程時の乱反射を防止するために反射防止膜６７と
してＳｉＯＮ膜を蒸着した後、その上に窒化膜６９を２
０００〜４０００Åの厚さで形成する。ここで窒化膜６
９のかわりに、窒化膜と酸化膜の二重膜又は酸窒化膜を
用いてもよい。窒化膜６９は、セルアレイ内の自己整列
コンタクトの形成のために行う層間絶縁膜の乾式蝕刻
時、窒化膜６９の蝕刻速度が酸化膜に比べて遅いのでゲ
ートの露出を防止する蝕刻ストッパの役割をはたす。
を除去して周辺回路部にゲート酸化膜６１を形成した
後、基板５１全面にコントロールゲート用として第２ポ
リシリコン膜６３及びタングステンシリサイド膜６５を
形成する。さらに、タングステンシリサイド膜６５上に
写真工程時の乱反射を防止するために反射防止膜６７と
してＳｉＯＮ膜を蒸着した後、その上に窒化膜６９を２
０００〜４０００Åの厚さで形成する。ここで窒化膜６
９のかわりに、窒化膜と酸化膜の二重膜又は酸窒化膜を
用いてもよい。窒化膜６９は、セルアレイ内の自己整列
コンタクトの形成のために行う層間絶縁膜の乾式蝕刻
時、窒化膜６９の蝕刻速度が酸化膜に比べて遅いのでゲ
ートの露出を防止する蝕刻ストッパの役割をはたす。
【００２３】図７では、周辺回路部全体をマスクしてセ
ルアレイ部をパタニングするフォトレジストパタン（図
示せず）を形成した後、セルアレイ部の窒化膜６９、反
射防止膜６７、タングステンシリサイド膜６５、第２ポ
リシリコン膜６３、絶縁膜５８及び第１ポリシリコン膜
５７を写真蝕刻によりパタニングする。これにより、半
導体基板５１のセルアレイ部には第１ポリシリコン膜パ
タンで構成されたフローティングゲート５７ａ、絶縁膜
パタン５８ａ、タングステンシリサイド膜パタン６５ａ
と第２ポリシリコン膜パタン６３ａで形成されたコント
ロールゲート、反射防止膜パタン６７ａ及び蝕刻ストッ
パーパタン６９ａが形成されてセルのスタックゲートが
完成する。
ルアレイ部をパタニングするフォトレジストパタン（図
示せず）を形成した後、セルアレイ部の窒化膜６９、反
射防止膜６７、タングステンシリサイド膜６５、第２ポ
リシリコン膜６３、絶縁膜５８及び第１ポリシリコン膜
５７を写真蝕刻によりパタニングする。これにより、半
導体基板５１のセルアレイ部には第１ポリシリコン膜パ
タンで構成されたフローティングゲート５７ａ、絶縁膜
パタン５８ａ、タングステンシリサイド膜パタン６５ａ
と第２ポリシリコン膜パタン６３ａで形成されたコント
ロールゲート、反射防止膜パタン６７ａ及び蝕刻ストッ
パーパタン６９ａが形成されてセルのスタックゲートが
完成する。
【００２４】次に、セルアレイ部全体をマスクして周辺
回路部をパタニングするフォトレジストパタン（図示せ
ず）を形成した後、周辺回路部の窒化膜６９、反射防止
膜６７、タングステンシリサイド膜６５及び第２ポリシ
リコン膜６３を写真蝕刻によりパタニングする。これに
より、半導体基板５１の周辺回路部には蝕刻ストッパ−
パタン６９ａ、反射防止膜パタン６７ａ、第２ポリシリ
コン膜パタン６３ａ及びタングステンシリサイド膜パタ
ン６５ａよりなるトランジスタのゲートが形成される。
回路部をパタニングするフォトレジストパタン（図示せ
ず）を形成した後、周辺回路部の窒化膜６９、反射防止
膜６７、タングステンシリサイド膜６５及び第２ポリシ
リコン膜６３を写真蝕刻によりパタニングする。これに
より、半導体基板５１の周辺回路部には蝕刻ストッパ−
パタン６９ａ、反射防止膜パタン６７ａ、第２ポリシリ
コン膜パタン６３ａ及びタングステンシリサイド膜パタ
ン６５ａよりなるトランジスタのゲートが形成される。
【００２５】さらにＭＯＳトランジスタ形成のために、
セルアレイ部のソース７１及びドレイン７３と、周辺回
路部のソース７７及びドレイン７５とをイオン注入によ
り形成する。本例において、ソース及びドレイン用イオ
ン注入を後工程のスペーサ形成の前に行ったが、各接合
領域の構造に応じてスペーサの形成後に行ってもよい。
セルアレイ部のソース７１及びドレイン７３と、周辺回
路部のソース７７及びドレイン７５とをイオン注入によ
り形成する。本例において、ソース及びドレイン用イオ
ン注入を後工程のスペーサ形成の前に行ったが、各接合
領域の構造に応じてスペーサの形成後に行ってもよい。
【００２６】図８では、スタックゲート及びゲートの側
壁に窒化膜でスペーサ７９を形成する。スペーサ７９は
スタックゲート及びゲートの形成された半導体基板５１
の全面に窒化膜を５００〜１０００Åの厚さで形成した
後、エッチバックして形成する。次に、スペーサ７９の
形成された半導体基板５１の全面にスタックゲート及び
ゲートを十分に覆うように第１層間絶縁膜８１を形成す
る。第１層間絶縁膜８１は高温酸化膜とＢＰＳＧ膜とを
各々５００〜１０００Å、４０００〜６０００Åに形成
した後、８００℃以上で１０〜２０分間リフローして形
成する。第１層間絶縁膜８１上には、セルアレイ部のビ
ットラインコンタクト領域２５とソースコンタクト領域
２９とを限定する第２フォトレジストパタン８３を形成
する。
壁に窒化膜でスペーサ７９を形成する。スペーサ７９は
スタックゲート及びゲートの形成された半導体基板５１
の全面に窒化膜を５００〜１０００Åの厚さで形成した
後、エッチバックして形成する。次に、スペーサ７９の
形成された半導体基板５１の全面にスタックゲート及び
ゲートを十分に覆うように第１層間絶縁膜８１を形成す
る。第１層間絶縁膜８１は高温酸化膜とＢＰＳＧ膜とを
各々５００〜１０００Å、４０００〜６０００Åに形成
した後、８００℃以上で１０〜２０分間リフローして形
成する。第１層間絶縁膜８１上には、セルアレイ部のビ
ットラインコンタクト領域２５とソースコンタクト領域
２９とを限定する第２フォトレジストパタン８３を形成
する。
【００２７】図９では、第２フォトレジストパタン８３
を蝕刻マスクとしてセルアレイ部の第１層間絶縁膜８１
を異方性蝕刻し、ビットラインコンタクト領域８５とソ
ースコンタクト領域８７とを露出させる。この際、スタ
ックゲートを覆う蝕刻ストッパーパタン６９ａ及びスペ
ーサ７９が蝕刻ストッパの役割をはたし、スペーサにア
ラインされるセルフアラインコンタクト工程を用いるた
めに、縮小されたデザインルール下でもビットラインコ
ンタクトとソースコンタクトとを容易に形成できる。
を蝕刻マスクとしてセルアレイ部の第１層間絶縁膜８１
を異方性蝕刻し、ビットラインコンタクト領域８５とソ
ースコンタクト領域８７とを露出させる。この際、スタ
ックゲートを覆う蝕刻ストッパーパタン６９ａ及びスペ
ーサ７９が蝕刻ストッパの役割をはたし、スペーサにア
ラインされるセルフアラインコンタクト工程を用いるた
めに、縮小されたデザインルール下でもビットラインコ
ンタクトとソースコンタクトとを容易に形成できる。
【００２８】次に、第２フォトレジストパタン８３をイ
オン注入マスクとして、ビットラインコンタクト領域８
５及びソースコンタクト領域８７に砒素や燐を５Ｅ１３
〜１Ｅ１４イオン/cm２の濃度でプラグイオン注入す
る。プラグイオン注入はフラッシュメモリ装置が高集積
化されることによりビットラインコンタクト領域及びソ
ースコンタクト領域とソース及びドレイン領域の不純物
領域のオーバーラップ部分を大きくしてコンタクト抵抗
を減らすために行う。
オン注入マスクとして、ビットラインコンタクト領域８
５及びソースコンタクト領域８７に砒素や燐を５Ｅ１３
〜１Ｅ１４イオン/cm２の濃度でプラグイオン注入す
る。プラグイオン注入はフラッシュメモリ装置が高集積
化されることによりビットラインコンタクト領域及びソ
ースコンタクト領域とソース及びドレイン領域の不純物
領域のオーバーラップ部分を大きくしてコンタクト抵抗
を減らすために行う。
【００２９】図１０では、第２フォトレジストパタン８
３を除去して再び半導体基板５１全面にフォトレジスト
膜を形成した後、パタニングしてセルアレイ部のフィー
ルド酸化膜上のスタックゲートの上部、周辺回路部のド
レイン領域及び周辺回路部のゲートの表面を露出するよ
うに第３フォトレジストパタン８９を形成する。
３を除去して再び半導体基板５１全面にフォトレジスト
膜を形成した後、パタニングしてセルアレイ部のフィー
ルド酸化膜上のスタックゲートの上部、周辺回路部のド
レイン領域及び周辺回路部のゲートの表面を露出するよ
うに第３フォトレジストパタン８９を形成する。
【００３０】そして第３フォトレジストパタン８９を蝕
刻マスクとして第１層間絶縁膜８１、蝕刻ストッパーパ
タン６９ａ、反射防止膜パタン６７ａを蝕刻する。これ
により、ワードラインコンタクト領域９１、アクティブ
コンタクト領域９３及びゲートコンタクト領域９５が形
成される。
刻マスクとして第１層間絶縁膜８１、蝕刻ストッパーパ
タン６９ａ、反射防止膜パタン６７ａを蝕刻する。これ
により、ワードラインコンタクト領域９１、アクティブ
コンタクト領域９３及びゲートコンタクト領域９５が形
成される。
【００３１】特に本発明では、ワードラインコンタクト
領域９１、アクティブコンタクト領域９３及びゲートコ
ンタクト領域９５の蝕刻量がほぼ同じで酸化膜と窒化膜
との間の蝕刻選択比が優れていなくてもよい。また、セ
ルアレイ部にコンタクトを形成する際に用いたセルフア
ラインコンタクト工程とは別にコンタクト工程を進行す
るため、過度蝕刻により起こる損傷を防止する。
領域９１、アクティブコンタクト領域９３及びゲートコ
ンタクト領域９５の蝕刻量がほぼ同じで酸化膜と窒化膜
との間の蝕刻選択比が優れていなくてもよい。また、セ
ルアレイ部にコンタクトを形成する際に用いたセルフア
ラインコンタクト工程とは別にコンタクト工程を進行す
るため、過度蝕刻により起こる損傷を防止する。
【００３２】つまり、ビットラインコンタクト領域８
５、ソースコンタクト領域８７、ワードラインコンタク
ト領域９１、アクティブコンタクト領域９３及びゲート
コンタクト領域９５を一つの蝕刻工程で形成する場合、
セルアレイ部は周辺回路部より段差が大きく、セルアレ
イ部のビットラインコンタクト領域８５やソースコンタ
クト領域８７を基準として蝕刻すると、周辺回路部のア
クティブコンタクト領域９３やゲートコンタクト領域９
５が過度に蝕刻され、周辺回路部のソース及びドレイン
が過度蝕刻されたり、ゲートが完全に除去される等の損
傷が起こるが、本発明ではコンタクト形成を二回の蝕刻
で行うので損傷を防止できる。
５、ソースコンタクト領域８７、ワードラインコンタク
ト領域９１、アクティブコンタクト領域９３及びゲート
コンタクト領域９５を一つの蝕刻工程で形成する場合、
セルアレイ部は周辺回路部より段差が大きく、セルアレ
イ部のビットラインコンタクト領域８５やソースコンタ
クト領域８７を基準として蝕刻すると、周辺回路部のア
クティブコンタクト領域９３やゲートコンタクト領域９
５が過度に蝕刻され、周辺回路部のソース及びドレイン
が過度蝕刻されたり、ゲートが完全に除去される等の損
傷が起こるが、本発明ではコンタクト形成を二回の蝕刻
で行うので損傷を防止できる。
【００３３】図１１では、第３フォトレジストパタン８
９を除去した後、セルアレイ部のビットラインコンタク
ト領域８５、ソースコンタクト領域８７、ワードライン
コンタクト領域９１及び周辺回路部のアクティブコンタ
クト領域９３、ゲートコンタクト領域９５を金属プラグ
９７で埋める。特に本発明では、ソースコンタクト領域
を金属膜で形成して隣接セル間のソース領域を接続する
ので、図３に説明したようにコンタクト抵抗を減らすこ
とができる。本例において、金属プラグ９７はタングス
テン膜で形成する。次に、第１層間絶縁膜８１上に金属
プラグ９７を露出するビアホール９８を有する第２層間
絶縁膜９９を形成する。
９を除去した後、セルアレイ部のビットラインコンタク
ト領域８５、ソースコンタクト領域８７、ワードライン
コンタクト領域９１及び周辺回路部のアクティブコンタ
クト領域９３、ゲートコンタクト領域９５を金属プラグ
９７で埋める。特に本発明では、ソースコンタクト領域
を金属膜で形成して隣接セル間のソース領域を接続する
ので、図３に説明したようにコンタクト抵抗を減らすこ
とができる。本例において、金属プラグ９７はタングス
テン膜で形成する。次に、第１層間絶縁膜８１上に金属
プラグ９７を露出するビアホール９８を有する第２層間
絶縁膜９９を形成する。
【００３４】図１２では、ビアホール９８に金属膜、例
えばアルミニウム膜を形成した後、パタニングして金属
膜パタン１００を形成することによりＮＯＲ型フラッシ
ュメモリ装置が完成する。
えばアルミニウム膜を形成した後、パタニングして金属
膜パタン１００を形成することによりＮＯＲ型フラッシ
ュメモリ装置が完成する。
【００３５】
【発明の効果】本発明のＮＯＲ型フラッシュメモリ装置
の製造方法によれば、セルアレイ部のソース領域を金属
膜として接続するので抵抗が減少する。そして、セルア
レイ部のビットラインコンタクト領域とソースコンタク
ト領域とをセルフアラインコンタクト工程で形成するた
め効率よくコンタクト領域を形成できる。また、セルア
レイ部のビットラインコンタクト領域とソースコンタク
ト領域とを形成した後、セルアレイ部のワードラインコ
ンタクト領域、周辺回路部のアクティブコンタクト領域
及びゲートコンタクト領域を形成することにより蝕刻損
傷なくコンタクト領域を形成できる。
の製造方法によれば、セルアレイ部のソース領域を金属
膜として接続するので抵抗が減少する。そして、セルア
レイ部のビットラインコンタクト領域とソースコンタク
ト領域とをセルフアラインコンタクト工程で形成するた
め効率よくコンタクト領域を形成できる。また、セルア
レイ部のビットラインコンタクト領域とソースコンタク
ト領域とを形成した後、セルアレイ部のワードラインコ
ンタクト領域、周辺回路部のアクティブコンタクト領域
及びゲートコンタクト領域を形成することにより蝕刻損
傷なくコンタクト領域を形成できる。
【図面の簡単な説明】
【図１】従来のＮＯＲ型フラッシュメモリ装置のセルア
レイの一部レイアウト図。
レイの一部レイアウト図。
【図２】図１をＩＩ−ＩＩ線に沿って切断した断面図。
【図３】本発明のＮＯＲ型フラッシュメモリ装置のレイ
アウト図。
アウト図。
【図４】本発明のＮＯＲ型フラッシュメモリ装置を形成
する工程図。
する工程図。
【図５】図４に続く工程図。
【図６】図５に続く工程図。
【図７】図６に続く工程図。
【図８】図７に続く工程図。
【図９】図８に続く工程図。
【図１０】図９に続く工程図。
【図１１】図１０に続く工程図。
【図１２】図１１に続く工程図。
【符号の説明】 Ｂ／Ｌ ビットライン Ｗ／Ｌ ワードライン Ｓ／Ｌ ソースライン ２１ フローティングゲート ２３ コントロールゲート ２５ ビットラインコンタクト領域 ２７ 共通ソースコンタクト領域 ２９ ソースコンタクト領域 ３１ アクティブ領域 ３３ 金属層 ３５ ワードラインコンタクト ３７ アクティブコンタクト ３９ ゲート ４１ ゲートコンタクト ４３ ビアコンタクト ５１ 半導体基板 ５３ フィールド酸化膜 ５５ トンネル酸化膜 ５７ 第１ポリシリコン膜 ５８ 絶縁膜 ５９ 第１フォトレジストパタン ６１ ゲート酸化膜 ６３ 第２ポリシリコン膜 ６５ タングステンシリサイド膜 ６７ 反射防止膜 ６９ 窒化膜 ７１、７７ ソース ７３、７５ ドレイン ７９ スペーサ ８１ 第１層間絶縁膜 ８３ 第２フォトレジストパタン ８５ ビットラインコンタクト部 ８７ ソースコンタクト部 ８９ 第３フォトレジストパタン ９１ ワードラインコンタクト領域 ９３ アクティブコンタクト領域 ９５ ゲートコンタクト領域 ９８ ビアホール ９９ 第２層間絶縁膜 １００ 金属膜パタン
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正書】
【提出日】平成１１年９月９日（１９９９．９．９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 ＮＯＲ型フラッシュメモリ装置の製造
方法
方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ、中
でも特にＮＯＲ型フラッシュメモリ装置の製造方法に関
する。
でも特にＮＯＲ型フラッシュメモリ装置の製造方法に関
する。
【０００２】
【従来の技術】半導体メモリ装置には、電源切断時に記
憶データが消滅する揮発性メモリ装置と、電源切断後も
記憶データを保持する不揮発性メモリ装置とがある。不
揮発性メモリ装置の内、電気的に消去／書込（プログラ
ム）ができるフラッシュメモリ装置は、コンピュータや
メモリカード等に広く使われている。フラッシュメモリ
装置には、ＮＯＲ型とＮＡＮＤ型あるが、ここではＮＯ
Ｒ型フラッシュメモリ装置について説明する。
憶データが消滅する揮発性メモリ装置と、電源切断後も
記憶データを保持する不揮発性メモリ装置とがある。不
揮発性メモリ装置の内、電気的に消去／書込（プログラ
ム）ができるフラッシュメモリ装置は、コンピュータや
メモリカード等に広く使われている。フラッシュメモリ
装置には、ＮＯＲ型とＮＡＮＤ型あるが、ここではＮＯ
Ｒ型フラッシュメモリ装置について説明する。
【０００３】図１は従来のＮＯＲ型フラッシュメモリ装
置のセルアレイのレイアウト図であり、図２は図１のＩ
Ｉ−ＩＩに沿って切断した断面図である。
置のセルアレイのレイアウト図であり、図２は図１のＩ
Ｉ−ＩＩに沿って切断した断面図である。
【０００４】図１には、ビットラインＢ／Ｌとワードラ
インＷ／Ｌとが直交する領域にフローティングゲート７
とコントロールゲート１１とが積層された単位セルが形
成されており、二つの単位セルが一つのビットラインコ
ンタクト１３でビットラインＢ／Ｌに接続される。そし
て、ワードラインＷ／Ｌに平行なアクティブソース領域
１５とビットラインＢ／Ｌに平行なソースラインＳ／Ｌ
とを共通ソースコンタクト１７により接続する。アクテ
ィブソース領域１５は、基板１に不純物を注入した不純
物領域である。
インＷ／Ｌとが直交する領域にフローティングゲート７
とコントロールゲート１１とが積層された単位セルが形
成されており、二つの単位セルが一つのビットラインコ
ンタクト１３でビットラインＢ／Ｌに接続される。そし
て、ワードラインＷ／Ｌに平行なアクティブソース領域
１５とビットラインＢ／Ｌに平行なソースラインＳ／Ｌ
とを共通ソースコンタクト１７により接続する。アクテ
ィブソース領域１５は、基板１に不純物を注入した不純
物領域である。
【０００５】図２は、ソース領域３ａ及びドレイン領域
３ｂの形成された半導体基板１上にトンネル酸化膜５を
介在して形成されたフローティングゲート７と、フロー
ティングゲート７上に形成された絶縁膜９と、絶縁膜９
上に形成されたコントロールゲート１１で構成される。
３ｂの形成された半導体基板１上にトンネル酸化膜５を
介在して形成されたフローティングゲート７と、フロー
ティングゲート７上に形成された絶縁膜９と、絶縁膜９
上に形成されたコントロールゲート１１で構成される。
【０００６】
【発明が解決しようとする課題】従来のＮＯＲ型フラッ
シュメモリ装置は、アクティブソース領域１５を１６又
は３２ビット毎に共通ソースコンタクト１７によりソー
スラインＳ／Ｌと接続するため、集積度が上がってアク
ティブソース領域１５の幅（図１のｔ）が減少する場
合、アクティブソース領域１５の抵抗が増加し、プログ
ラム時に発生する数百μＡの電流を迅速に放電できなく
なる。
シュメモリ装置は、アクティブソース領域１５を１６又
は３２ビット毎に共通ソースコンタクト１７によりソー
スラインＳ／Ｌと接続するため、集積度が上がってアク
ティブソース領域１５の幅（図１のｔ）が減少する場
合、アクティブソース領域１５の抵抗が増加し、プログ
ラム時に発生する数百μＡの電流を迅速に放電できなく
なる。
【０００７】本発明の目的は、プログラム時の放電を迅
速に行い、セルアレイ部及び周辺回路部のコンタクト形
成時の工程を単純化し、蝕刻損傷を減らすＮＯＲ型フラ
ッシュメモリ装置の製造方法を提供するにある。
速に行い、セルアレイ部及び周辺回路部のコンタクト形
成時の工程を単純化し、蝕刻損傷を減らすＮＯＲ型フラ
ッシュメモリ装置の製造方法を提供するにある。
【０００８】
【課題を解決するための手段】以上のような課題を解決
する本発明のＮＯＲ型フラッシュメモリ製造方法は、ト
ンネル酸化膜、フローティングゲート、絶縁膜、コント
ロールゲート及び蝕刻ストッパーが順次形成されたセル
のスタックゲートとゲート酸化膜、ゲート及び蝕刻スト
ッパーが順次形成されたトランジスタのゲートを半導体
基板のセルアレイ部及び周辺回路部に形成する段階と、
半導体基板全面に不純物を注入してソース及びドレイン
領域を形成する段階と、スタックゲート及びゲートの側
壁にスペーサを形成する段階と、スペーサの形成された
スタックゲート及びゲートを覆って第１層間絶縁膜を形
成する段階と、第１層間絶縁膜上にスタックゲート間を
露出するように第１フォトレジストパターンを形成する
段階と、第１フォトレジストパターンを蝕刻マスクとし
て第１層間絶縁膜を蝕刻してスペーサにセルフアライン
されるビットラインコンタクト領域及びソースコンタク
ト領域を形成する段階と、第１フォトレジストパターン
を除去する段階と、半導体基板の全面にフォトレジスト
膜を塗布した後パタニングしてセルアレイ部のフィール
ド酸化膜上に形成されたスタックゲートと周辺回路部の
アクティブ領域及びゲートを露出する第２フォトレジス
トパターンを形成する段階と、第２フォトレジストパタ
ーンをマスクとして第１層間絶縁膜及び蝕刻ストッパー
を蝕刻してセルアレイ部のワードラインコンタクト領
域、周辺回路部のアクティブコンタクト領域及びゲート
コンタクト領域を形成する段階と、ビットラインコンタ
クト領域、ソースコンタクト領域、ワードラインコンタ
クト領域、アクティブコンタクト領域及びゲートコンタ
クト領域に金属プラグを形成する段階と、からなること
を特徴とする。また、第１フォトレジストパターンを除
去する前にビットラインコンタクト領域及びソースコン
タクト領域にプラグイオン注入を行う段階をさらに備え
てもよい。ここで、スペーサは窒化膜、金属プラグはタ
ングステンよりなる。金属プラグを形成後に、金属プラ
グを露出するビアホールを有する第２層間絶縁膜を形成
する段階と、ビアホールに金属層を形成する段階とをさ
らに備えてもよい。
する本発明のＮＯＲ型フラッシュメモリ製造方法は、ト
ンネル酸化膜、フローティングゲート、絶縁膜、コント
ロールゲート及び蝕刻ストッパーが順次形成されたセル
のスタックゲートとゲート酸化膜、ゲート及び蝕刻スト
ッパーが順次形成されたトランジスタのゲートを半導体
基板のセルアレイ部及び周辺回路部に形成する段階と、
半導体基板全面に不純物を注入してソース及びドレイン
領域を形成する段階と、スタックゲート及びゲートの側
壁にスペーサを形成する段階と、スペーサの形成された
スタックゲート及びゲートを覆って第１層間絶縁膜を形
成する段階と、第１層間絶縁膜上にスタックゲート間を
露出するように第１フォトレジストパターンを形成する
段階と、第１フォトレジストパターンを蝕刻マスクとし
て第１層間絶縁膜を蝕刻してスペーサにセルフアライン
されるビットラインコンタクト領域及びソースコンタク
ト領域を形成する段階と、第１フォトレジストパターン
を除去する段階と、半導体基板の全面にフォトレジスト
膜を塗布した後パタニングしてセルアレイ部のフィール
ド酸化膜上に形成されたスタックゲートと周辺回路部の
アクティブ領域及びゲートを露出する第２フォトレジス
トパターンを形成する段階と、第２フォトレジストパタ
ーンをマスクとして第１層間絶縁膜及び蝕刻ストッパー
を蝕刻してセルアレイ部のワードラインコンタクト領
域、周辺回路部のアクティブコンタクト領域及びゲート
コンタクト領域を形成する段階と、ビットラインコンタ
クト領域、ソースコンタクト領域、ワードラインコンタ
クト領域、アクティブコンタクト領域及びゲートコンタ
クト領域に金属プラグを形成する段階と、からなること
を特徴とする。また、第１フォトレジストパターンを除
去する前にビットラインコンタクト領域及びソースコン
タクト領域にプラグイオン注入を行う段階をさらに備え
てもよい。ここで、スペーサは窒化膜、金属プラグはタ
ングステンよりなる。金属プラグを形成後に、金属プラ
グを露出するビアホールを有する第２層間絶縁膜を形成
する段階と、ビアホールに金属層を形成する段階とをさ
らに備えてもよい。
【０００９】あるいは本発明は、ビットラインとワード
ラインとが直交する領域に形成される単位セルのドレイ
ンを露出するビットラインコンタクト領域及びワードラ
インを露出するワードラインコンタクト領域を有するセ
ルアレイ部と、半導体基板を露出するアクティブコンタ
クト領域及びゲートを露出するゲートコンタクト領域を
有する周辺回路部と、を持つＮＯＲ型フラッシュメモリ
装置の製造方法において、ビットラインコンタクト領域
は、ワードラインコンタクト領域、アクティブコンタク
ト領域及びゲートコンタクト領域とは異なるマスクを使
用して形成することを特徴とする。ここで、ビットライ
ンコンタクト領域はプラグイオン注入される。また、ビ
ットラインコンタクト領域、ワードラインコンタクト領
域、アクティブコンタクト領域及びゲートコンタクト領
域に金属プラグが形成される。
ラインとが直交する領域に形成される単位セルのドレイ
ンを露出するビットラインコンタクト領域及びワードラ
インを露出するワードラインコンタクト領域を有するセ
ルアレイ部と、半導体基板を露出するアクティブコンタ
クト領域及びゲートを露出するゲートコンタクト領域を
有する周辺回路部と、を持つＮＯＲ型フラッシュメモリ
装置の製造方法において、ビットラインコンタクト領域
は、ワードラインコンタクト領域、アクティブコンタク
ト領域及びゲートコンタクト領域とは異なるマスクを使
用して形成することを特徴とする。ここで、ビットライ
ンコンタクト領域はプラグイオン注入される。また、ビ
ットラインコンタクト領域、ワードラインコンタクト領
域、アクティブコンタクト領域及びゲートコンタクト領
域に金属プラグが形成される。
【００１０】さらに本発明は、ビットラインとワードラ
インとが直交する領域に形成される単位セルのドレイン
を露出するビットラインコンタクト領域及びワードライ
ンを露出するワードラインコンタクト領域を有するセル
アレイ部を持つＮＯＲ型フラッシュメモリ装置の製造方
法において、ビットラインコンタクト領域とワードライ
ンコンタクト領域とは異なるマスクを使用して形成する
ことを特徴とする。ここで、ビットラインコンタクト領
域はプラグイオン注入される。また、ビットラインコン
タクト領域、ワードラインコンタクト領域、アクティブ
コンタクト領域及びゲートコンタクト領域に金属プラグ
が形成される。
インとが直交する領域に形成される単位セルのドレイン
を露出するビットラインコンタクト領域及びワードライ
ンを露出するワードラインコンタクト領域を有するセル
アレイ部を持つＮＯＲ型フラッシュメモリ装置の製造方
法において、ビットラインコンタクト領域とワードライ
ンコンタクト領域とは異なるマスクを使用して形成する
ことを特徴とする。ここで、ビットラインコンタクト領
域はプラグイオン注入される。また、ビットラインコン
タクト領域、ワードラインコンタクト領域、アクティブ
コンタクト領域及びゲートコンタクト領域に金属プラグ
が形成される。
【００１１】
【発明の実施の形態】以下、添付された図面に基づき本
発明を詳しく説明する。
発明を詳しく説明する。
【００１２】図３は本発明によるＮＯＲ型フラッシュメ
モリ装置のセルアレイ部及び周辺回路部のレイアウト図
である。
モリ装置のセルアレイ部及び周辺回路部のレイアウト図
である。
【００１３】本発明のＮＯＲ型フラッシュメモリ装置の
セルアレイ部は、ビットラインＢ／ＬとワードラインＷ
／Ｌとが直交するアクティブ領域３１に、フローティン
グゲート２１とコントロールゲート２３（ワードライン
の役割）とが積層された単位セルで形成されており、二
つの単位セルが一つのビットラインコンタクト領域２５
を介してビットラインＢ／Ｌに接続される。そして、ビ
ットラインＢ／Ｌに平行なソースラインＳ／Ｌが共通ソ
ースコンタクト領域２７及びソースコンタクト領域２９
を介して半導体基板上に形成されるソース領域に接続さ
れる。
セルアレイ部は、ビットラインＢ／ＬとワードラインＷ
／Ｌとが直交するアクティブ領域３１に、フローティン
グゲート２１とコントロールゲート２３（ワードライン
の役割）とが積層された単位セルで形成されており、二
つの単位セルが一つのビットラインコンタクト領域２５
を介してビットラインＢ／Ｌに接続される。そして、ビ
ットラインＢ／Ｌに平行なソースラインＳ／Ｌが共通ソ
ースコンタクト領域２７及びソースコンタクト領域２９
を介して半導体基板上に形成されるソース領域に接続さ
れる。
【００１４】特に本発明では、セルのソース領域をソー
スコンタクト領域２９に形成された金属プラグ（図示せ
ず）、例えばタングステンプラグで接続するため、従来
とは異なって抵抗の増加を防止しセルプログラム時に発
生する数百μＡの電流を迅速に放電できる。そしてワー
ドラインＷ／Ｌは、ワードラインコンタクト領域３５に
形成された金属プラグ（図示せず）を介して金属層３３
に接続される。
スコンタクト領域２９に形成された金属プラグ（図示せ
ず）、例えばタングステンプラグで接続するため、従来
とは異なって抵抗の増加を防止しセルプログラム時に発
生する数百μＡの電流を迅速に放電できる。そしてワー
ドラインＷ／Ｌは、ワードラインコンタクト領域３５に
形成された金属プラグ（図示せず）を介して金属層３３
に接続される。
【００１５】また周辺回路部では、アクティブ領域３１
がアクティブコンタクト領域３７に形成された金属プラ
グ（図示せず）を介して金属層３３に接続され、ゲート
３９はゲートコンタクト領域４１に形成された金属プラ
グ（図示せず）を介して金属層３３に接続される。図３
において、番号４３は金属層、ビットライン、ソースラ
インに接続されるビアコンタクトを示す。
がアクティブコンタクト領域３７に形成された金属プラ
グ（図示せず）を介して金属層３３に接続され、ゲート
３９はゲートコンタクト領域４１に形成された金属プラ
グ（図示せず）を介して金属層３３に接続される。図３
において、番号４３は金属層、ビットライン、ソースラ
インに接続されるビアコンタクトを示す。
【００１６】特に本発明では、セルアレイ部のビットラ
インコンタクト領域２５及びソースコンタクト領域２９
をセルアレイ部のワードラインコンタクト領域３５、周
辺回路部のアクティブコンタクト領域３７及びゲートコ
ンタクト領域４１とは異なるマスクを使用して別に形成
する。
インコンタクト領域２５及びソースコンタクト領域２９
をセルアレイ部のワードラインコンタクト領域３５、周
辺回路部のアクティブコンタクト領域３７及びゲートコ
ンタクト領域４１とは異なるマスクを使用して別に形成
する。
【００１７】図４〜図１２は本発明のＮＯＲ型フラッシ
ュメモリ装置の製造方法を説明するために図３のＩＶ−
ＩＶに沿って切断した断面図である。
ュメモリ装置の製造方法を説明するために図３のＩＶ−
ＩＶに沿って切断した断面図である。
【００１８】図４では、まず半導体基板５１上にアクテ
ィブ領域を限定するためにフィールド酸化膜５３を形成
する。次に、アクティブ領域上にトンネル酸化膜５５を
１００Åの厚さで形成した後、半導体基板５１全面にフ
ローティングゲート用として第１ポリシリコン膜５７を
形成する。また第１ポリシリコン膜５７に導電性を与え
るために不純物をドープする。不純物にはＰＯＣｌ
３（phosphoryl chloride）ガス又はＰやＡｓなどのＮ
型不純物がある。
ィブ領域を限定するためにフィールド酸化膜５３を形成
する。次に、アクティブ領域上にトンネル酸化膜５５を
１００Åの厚さで形成した後、半導体基板５１全面にフ
ローティングゲート用として第１ポリシリコン膜５７を
形成する。また第１ポリシリコン膜５７に導電性を与え
るために不純物をドープする。不純物にはＰＯＣｌ
３（phosphoryl chloride）ガス又はＰやＡｓなどのＮ
型不純物がある。
【００１９】その後第１ポリシリコン膜５７をパタニン
グし、セルアレイ部内のアクティブ領域（図３の３１）
と隣接するフィールド酸化膜５３の一部にかかり、ビッ
トライン方向には伸長するとともにワードライン方向に
は一定間隔で分離された第１ポリシリコン膜パターン
を、形成する。図４は、図３をビットライン方向に切断
した断面図なので第１ポリシリコン膜のパタニングは示
されていない。
グし、セルアレイ部内のアクティブ領域（図３の３１）
と隣接するフィールド酸化膜５３の一部にかかり、ビッ
トライン方向には伸長するとともにワードライン方向に
は一定間隔で分離された第１ポリシリコン膜パターン
を、形成する。図４は、図３をビットライン方向に切断
した断面図なので第１ポリシリコン膜のパタニングは示
されていない。
【００２０】図５では、第１ポリシリコン膜の形成され
た半導体基板５１全面に絶縁膜としてＯＮＯ膜（酸化膜
・窒化膜・酸化膜）５８を各々６０／８０／４０Åの厚
さに形成する。
た半導体基板５１全面に絶縁膜としてＯＮＯ膜（酸化膜
・窒化膜・酸化膜）５８を各々６０／８０／４０Åの厚
さに形成する。
【００２１】次に、ＯＮＯ膜５８及び第１ポリシリコン
膜５７の形成された半導体基板５１上に周辺回路部を露
出する第１フォトレジストパタン５９を形成し、これを
蝕刻マスクとして周辺回路部のＯＮＯ膜５８、第１ポリ
シリコン膜５７及びトンネル酸化膜５５を除去する。
膜５７の形成された半導体基板５１上に周辺回路部を露
出する第１フォトレジストパタン５９を形成し、これを
蝕刻マスクとして周辺回路部のＯＮＯ膜５８、第１ポリ
シリコン膜５７及びトンネル酸化膜５５を除去する。
【００２２】図６では、第１フォトレジストパタン５９
を除去して周辺回路部にゲート酸化膜６１を形成した
後、基板５１全面にコントロールゲート用として第２ポ
リシリコン膜６３及びタングステンシリサイド膜６５を
形成する。さらに、タングステンシリサイド膜６５上に
写真工程時の乱反射を防止するために反射防止膜６７と
してＳｉＯＮ膜を蒸着した後、その上に窒化膜６９を２
０００〜４０００Åの厚さで形成する。ここで窒化膜６
９のかわりに、窒化膜と酸化膜の二重膜又は酸窒化膜を
用いてもよい。窒化膜６９は、セルアレイ内の自己整列
コンタクトの形成のために行う層間絶縁膜の乾式蝕刻
時、窒化膜６９の蝕刻速度が酸化膜に比べて遅いのでゲ
ートの露出を防止する蝕刻ストッパの役割をはたす。
を除去して周辺回路部にゲート酸化膜６１を形成した
後、基板５１全面にコントロールゲート用として第２ポ
リシリコン膜６３及びタングステンシリサイド膜６５を
形成する。さらに、タングステンシリサイド膜６５上に
写真工程時の乱反射を防止するために反射防止膜６７と
してＳｉＯＮ膜を蒸着した後、その上に窒化膜６９を２
０００〜４０００Åの厚さで形成する。ここで窒化膜６
９のかわりに、窒化膜と酸化膜の二重膜又は酸窒化膜を
用いてもよい。窒化膜６９は、セルアレイ内の自己整列
コンタクトの形成のために行う層間絶縁膜の乾式蝕刻
時、窒化膜６９の蝕刻速度が酸化膜に比べて遅いのでゲ
ートの露出を防止する蝕刻ストッパの役割をはたす。
【００２３】図７では、周辺回路部全体をマスクしてセ
ルアレイ部をパタニングするフォトレジストパタン（図
示せず）を形成した後、セルアレイ部の窒化膜６９、反
射防止膜６７、タングステンシリサイド膜６５、第２ポ
リシリコン膜６３、絶縁膜５８及び第１ポリシリコン膜
５７を写真蝕刻によりパタニングする。これにより、半
導体基板５１のセルアレイ部には第１ポリシリコン膜パ
タンで構成されたフローティングゲート５７ａ、絶縁膜
パタン５８ａ、タングステンシリサイド膜パタン６５ａ
と第２ポリシリコン膜パタン６３ａで形成されたコント
ロールゲート、反射防止膜パタン６７ａ及び蝕刻ストッ
パーパタン６９ａが形成されてセルのスタックゲートが
完成する。
ルアレイ部をパタニングするフォトレジストパタン（図
示せず）を形成した後、セルアレイ部の窒化膜６９、反
射防止膜６７、タングステンシリサイド膜６５、第２ポ
リシリコン膜６３、絶縁膜５８及び第１ポリシリコン膜
５７を写真蝕刻によりパタニングする。これにより、半
導体基板５１のセルアレイ部には第１ポリシリコン膜パ
タンで構成されたフローティングゲート５７ａ、絶縁膜
パタン５８ａ、タングステンシリサイド膜パタン６５ａ
と第２ポリシリコン膜パタン６３ａで形成されたコント
ロールゲート、反射防止膜パタン６７ａ及び蝕刻ストッ
パーパタン６９ａが形成されてセルのスタックゲートが
完成する。
【００２４】次に、セルアレイ部全体をマスクして周辺
回路部をパタニングするフォトレジストパタン（図示せ
ず）を形成した後、周辺回路部の窒化膜６９、反射防止
膜６７、タングステンシリサイド膜６５及び第２ポリシ
リコン膜６３を写真蝕刻によりパタニングする。これに
より、半導体基板５１の周辺回路部には蝕刻ストッパ−
パタン６９ａ、反射防止膜パタン６７ａ、第２ポリシリ
コン膜パタン６３ａ及びタングステンシリサイド膜パタ
ン６５ａよりなるトランジスタのゲートが形成される。
回路部をパタニングするフォトレジストパタン（図示せ
ず）を形成した後、周辺回路部の窒化膜６９、反射防止
膜６７、タングステンシリサイド膜６５及び第２ポリシ
リコン膜６３を写真蝕刻によりパタニングする。これに
より、半導体基板５１の周辺回路部には蝕刻ストッパ−
パタン６９ａ、反射防止膜パタン６７ａ、第２ポリシリ
コン膜パタン６３ａ及びタングステンシリサイド膜パタ
ン６５ａよりなるトランジスタのゲートが形成される。
【００２５】さらにＭＯＳトランジスタ形成のために、
セルアレイ部のソース７１及びドレイン７３と、周辺回
路部のソース７７及びドレイン７５とをイオン注入によ
り形成する。本例において、ソース及びドレイン用イオ
ン注入を後工程のスペーサ形成の前に行ったが、各接合
領域の構造に応じてスペーサの形成後に行ってもよい。
セルアレイ部のソース７１及びドレイン７３と、周辺回
路部のソース７７及びドレイン７５とをイオン注入によ
り形成する。本例において、ソース及びドレイン用イオ
ン注入を後工程のスペーサ形成の前に行ったが、各接合
領域の構造に応じてスペーサの形成後に行ってもよい。
【００２６】図８では、スタックゲート及びゲートの側
壁に窒化膜でスペーサ７９を形成する。スペーサ７９は
スタックゲート及びゲートの形成された半導体基板５１
の全面に窒化膜を５００〜１０００Åの厚さで形成した
後、エッチバックして形成する。次に、スペーサ７９の
形成された半導体基板５１の全面にスタックゲート及び
ゲートを十分に覆うように第１層間絶縁膜８１を形成す
る。第１層間絶縁膜８１は高温酸化膜とＢＰＳＧ膜とを
各々５００〜１０００Å、４０００〜６０００Åに形成
した後、８００℃以上で１０〜２０分間リフローして形
成する。第１層間絶縁膜８１上には、セルアレイ部のビ
ットラインコンタクト領域２５とソースコンタクト領域
２９とを限定する第２フォトレジストパタン８３を形成
する。
壁に窒化膜でスペーサ７９を形成する。スペーサ７９は
スタックゲート及びゲートの形成された半導体基板５１
の全面に窒化膜を５００〜１０００Åの厚さで形成した
後、エッチバックして形成する。次に、スペーサ７９の
形成された半導体基板５１の全面にスタックゲート及び
ゲートを十分に覆うように第１層間絶縁膜８１を形成す
る。第１層間絶縁膜８１は高温酸化膜とＢＰＳＧ膜とを
各々５００〜１０００Å、４０００〜６０００Åに形成
した後、８００℃以上で１０〜２０分間リフローして形
成する。第１層間絶縁膜８１上には、セルアレイ部のビ
ットラインコンタクト領域２５とソースコンタクト領域
２９とを限定する第２フォトレジストパタン８３を形成
する。
【００２７】図９では、第２フォトレジストパタン８３
を蝕刻マスクとしてセルアレイ部の第１層間絶縁膜８１
を異方性蝕刻し、ビットラインコンタクト領域８５とソ
ースコンタクト領域８７とを露出させる。この際、スタ
ックゲートを覆う蝕刻ストッパーパタン６９ａ及びスペ
ーサ７９が蝕刻ストッパの役割をはたし、スペーサにア
ラインされるセルフアラインコンタクト工程を用いるた
めに、縮小されたデザインルール下でもビットラインコ
ンタクトとソースコンタクトとを容易に形成できる。
を蝕刻マスクとしてセルアレイ部の第１層間絶縁膜８１
を異方性蝕刻し、ビットラインコンタクト領域８５とソ
ースコンタクト領域８７とを露出させる。この際、スタ
ックゲートを覆う蝕刻ストッパーパタン６９ａ及びスペ
ーサ７９が蝕刻ストッパの役割をはたし、スペーサにア
ラインされるセルフアラインコンタクト工程を用いるた
めに、縮小されたデザインルール下でもビットラインコ
ンタクトとソースコンタクトとを容易に形成できる。
【００２８】次に、第２フォトレジストパタン８３をイ
オン注入マスクとして、ビットラインコンタクト領域８
５及びソースコンタクト領域８７に砒素や燐を５Ｅ１３
〜１Ｅ１４イオン/cm２の濃度でプラグイオン注入す
る。プラグイオン注入はフラッシュメモリ装置が高集積
化されることによりビットラインコンタクト領域及びソ
ースコンタクト領域とソース及びドレイン領域の不純物
領域のオーバーラップ部分を大きくしてコンタクト抵抗
を減らすために行う。
オン注入マスクとして、ビットラインコンタクト領域８
５及びソースコンタクト領域８７に砒素や燐を５Ｅ１３
〜１Ｅ１４イオン/cm２の濃度でプラグイオン注入す
る。プラグイオン注入はフラッシュメモリ装置が高集積
化されることによりビットラインコンタクト領域及びソ
ースコンタクト領域とソース及びドレイン領域の不純物
領域のオーバーラップ部分を大きくしてコンタクト抵抗
を減らすために行う。
【００２９】図１０では、第２フォトレジストパタン８
３を除去して再び半導体基板５１全面にフォトレジスト
膜を形成した後、パタニングしてセルアレイ部のフィー
ルド酸化膜上のスタックゲートの上部、周辺回路部のド
レイン領域及び周辺回路部のゲートの表面を露出するよ
うに第３フォトレジストパタン８９を形成する。
３を除去して再び半導体基板５１全面にフォトレジスト
膜を形成した後、パタニングしてセルアレイ部のフィー
ルド酸化膜上のスタックゲートの上部、周辺回路部のド
レイン領域及び周辺回路部のゲートの表面を露出するよ
うに第３フォトレジストパタン８９を形成する。
【００３０】そして第３フォトレジストパタン８９を蝕
刻マスクとして第１層間絶縁膜８１、蝕刻ストッパーパ
タン６９ａ、反射防止膜パタン６７ａを蝕刻する。これ
により、ワードラインコンタクト領域９１、アクティブ
コンタクト領域９３及びゲートコンタクト領域９５が形
成される。
刻マスクとして第１層間絶縁膜８１、蝕刻ストッパーパ
タン６９ａ、反射防止膜パタン６７ａを蝕刻する。これ
により、ワードラインコンタクト領域９１、アクティブ
コンタクト領域９３及びゲートコンタクト領域９５が形
成される。
【００３１】特に本発明では、ワードラインコンタクト
領域９１、アクティブコンタクト領域９３及びゲートコ
ンタクト領域９５の蝕刻量がほぼ同じで酸化膜と窒化膜
との間の蝕刻選択比が優れていなくてもよい。また、セ
ルアレイ部にコンタクトを形成する際に用いたセルフア
ラインコンタクト工程とは別にコンタクト工程を進行す
るため、過度蝕刻により起こる損傷を防止する。
領域９１、アクティブコンタクト領域９３及びゲートコ
ンタクト領域９５の蝕刻量がほぼ同じで酸化膜と窒化膜
との間の蝕刻選択比が優れていなくてもよい。また、セ
ルアレイ部にコンタクトを形成する際に用いたセルフア
ラインコンタクト工程とは別にコンタクト工程を進行す
るため、過度蝕刻により起こる損傷を防止する。
【００３２】つまり、ビットラインコンタクト領域８
５、ソースコンタクト領域８７、ワードラインコンタク
ト領域９１、アクティブコンタクト領域９３及びゲート
コンタクト領域９５を一つの蝕刻工程で形成する場合、
セルアレイ部は周辺回路部より段差が大きく、セルアレ
イ部のビットラインコンタクト領域８５やソースコンタ
クト領域８７を基準として蝕刻すると、周辺回路部のア
クティブコンタクト領域９３やゲートコンタクト領域９
５が過度に蝕刻され、周辺回路部のソース及びドレイン
が過度蝕刻されたり、ゲートが完全に除去される等の損
傷が起こるが、本発明ではコンタクト形成を二回の蝕刻
で行うので損傷を防止できる。
５、ソースコンタクト領域８７、ワードラインコンタク
ト領域９１、アクティブコンタクト領域９３及びゲート
コンタクト領域９５を一つの蝕刻工程で形成する場合、
セルアレイ部は周辺回路部より段差が大きく、セルアレ
イ部のビットラインコンタクト領域８５やソースコンタ
クト領域８７を基準として蝕刻すると、周辺回路部のア
クティブコンタクト領域９３やゲートコンタクト領域９
５が過度に蝕刻され、周辺回路部のソース及びドレイン
が過度蝕刻されたり、ゲートが完全に除去される等の損
傷が起こるが、本発明ではコンタクト形成を二回の蝕刻
で行うので損傷を防止できる。
【００３３】図１１では、第３フォトレジストパタン８
９を除去した後、セルアレイ部のビットラインコンタク
ト領域８５、ソースコンタクト領域８７、ワードライン
コンタクト領域９１及び周辺回路部のアクティブコンタ
クト領域９３、ゲートコンタクト領域９５を金属プラグ
９７で埋める。特に本発明では、ソースコンタクト領域
を金属膜で形成して隣接セル間のソース領域を接続する
ので、図３に説明したようにコンタクト抵抗を減らすこ
とができる。本例において、金属プラグ９７はタングス
テン膜で形成する。次に、第１層間絶縁膜８１上に金属
プラグ９７を露出するビアホール９８を有する第２層間
絶縁膜９９を形成する。
９を除去した後、セルアレイ部のビットラインコンタク
ト領域８５、ソースコンタクト領域８７、ワードライン
コンタクト領域９１及び周辺回路部のアクティブコンタ
クト領域９３、ゲートコンタクト領域９５を金属プラグ
９７で埋める。特に本発明では、ソースコンタクト領域
を金属膜で形成して隣接セル間のソース領域を接続する
ので、図３に説明したようにコンタクト抵抗を減らすこ
とができる。本例において、金属プラグ９７はタングス
テン膜で形成する。次に、第１層間絶縁膜８１上に金属
プラグ９７を露出するビアホール９８を有する第２層間
絶縁膜９９を形成する。
【００３４】図１２では、ビアホール９８に金属膜、例
えばアルミニウム膜を形成した後、パタニングして金属
膜パタン１００を形成することによりＮＯＲ型フラッシ
ュメモリ装置が完成する。
えばアルミニウム膜を形成した後、パタニングして金属
膜パタン１００を形成することによりＮＯＲ型フラッシ
ュメモリ装置が完成する。
【００３５】
【発明の効果】本発明のＮＯＲ型フラッシュメモリ装置
の製造方法によれば、セルアレイ部のソース領域を金属
膜として接続するので抵抗が減少する。そして、セルア
レイ部のビットラインコンタクト領域とソースコンタク
ト領域とをセルフアラインコンタクト工程で形成するた
め効率よくコンタクト領域を形成できる。また、セルア
レイ部のビットラインコンタクト領域とソースコンタク
ト領域とを形成した後、セルアレイ部のワードラインコ
ンタクト領域、周辺回路部のアクティブコンタクト領域
及びゲートコンタクト領域を形成することにより蝕刻損
傷なくコンタクト領域を形成できる。
の製造方法によれば、セルアレイ部のソース領域を金属
膜として接続するので抵抗が減少する。そして、セルア
レイ部のビットラインコンタクト領域とソースコンタク
ト領域とをセルフアラインコンタクト工程で形成するた
め効率よくコンタクト領域を形成できる。また、セルア
レイ部のビットラインコンタクト領域とソースコンタク
ト領域とを形成した後、セルアレイ部のワードラインコ
ンタクト領域、周辺回路部のアクティブコンタクト領域
及びゲートコンタクト領域を形成することにより蝕刻損
傷なくコンタクト領域を形成できる。
【図面の簡単な説明】
【図１】従来のＮＯＲ型フラッシュメモリ装置のセルア
レイの一部レイアウト図。
レイの一部レイアウト図。
【図２】図１をＩＩ−ＩＩ線に沿って切断した断面図。
【図３】本発明のＮＯＲ型フラッシュメモリ装置のレイ
アウト図。
アウト図。
【図４】本発明のＮＯＲ型フラッシュメモリ装置を形成
する工程図。
する工程図。
【図５】図４に続く工程図。
【図６】図５に続く工程図。
【図７】図６に続く工程図。
【図８】図７に続く工程図。
【図９】図８に続く工程図。
【図１０】図９に続く工程図。
【図１１】図１０に続く工程図。
【図１２】図１１に続く工程図。
【符号の説明】 Ｂ／Ｌ ビットライン Ｗ／Ｌ ワードライン Ｓ／Ｌ ソースライン ２１ フローティングゲート ２３ コントロールゲート ２５ ビットラインコンタクト領域 ２７ 共通ソースコンタクト領域 ２９ ソースコンタクト領域 ３１ アクティブ領域 ３３ 金属層 ３５ ワードラインコンタクト ３７ アクティブコンタクト ３９ ゲート ４１ ゲートコンタクト ４３ ビアコンタクト ５１ 半導体基板 ５３ フィールド酸化膜 ５５ トンネル酸化膜 ５７ 第１ポリシリコン膜 ５８ 絶縁膜 ５９ 第１フォトレジストパタン ６１ ゲート酸化膜 ６３ 第２ポリシリコン膜 ６５ タングステンシリサイド膜 ６７ 反射防止膜 ６９ 窒化膜 ７１、７７ ソース ７３、７５ ドレイン ７９ スペーサ ８１ 第１層間絶縁膜 ８３ 第２フォトレジストパタン ８５ ビットラインコンタクト部 ８７ ソースコンタクト部 ８９ 第３フォトレジストパタン ９１ ワードラインコンタクト領域 ９３ アクティブコンタクト領域 ９５ ゲートコンタクト領域 ９８ ビアホール ９９ 第２層間絶縁膜 １００ 金属膜パタン
Claims (11)
- 【請求項１】 トンネル酸化膜、フローティングゲー
ト、絶縁膜、コントロールゲート及び窒化膜が順次形成
されたセルのスタックゲートとゲート酸化膜、ゲート及
び窒化膜が順次形成されたトランジスタのゲートを半導
体基板のセルアレイ部及び周辺回路部に形成する段階
と、半導体基板全面に不純物を注入してソース及びドレ
イン領域を形成する段階と、スタックゲート及びゲート
の側壁にスペーサを形成する段階と、スペーサの形成さ
れたスタックゲート及びゲートを覆って第１層間絶縁膜
を形成する段階と、第１層間絶縁膜上にスタックゲート
間を露出するように第１フォトレジストパターンを形成
する段階と、第１フォトレジストパターンを食刻マスク
として第１層間絶縁膜を食刻してスペーサにセルフアラ
インされるビットラインコンタクト部分及びソースコン
タクト部分を形成する段階と、第１フォトレジストパタ
ーンを除去する段階と、半導体基板の全面にフォトレジ
スト膜を塗布した後パタニングしてセルアレイ部のフィ
ールド酸化膜上に形成されたスタックゲートと周辺回路
部のアクティブ領域及びゲートを露出する第２フォトレ
ジストパターンを形成する段階と、第２フォトレジスト
パターンをマスクとして第１層間絶縁膜及び窒化膜を食
刻してセルアレイ部のワードラインコンタクト部分、周
辺回路部のアクティブコンタクト部分及びゲートコンタ
クト部分を形成する段階と、ビットラインコンタクト部
分、ソースコンタクト部分、ワードラインコンタクト部
分、アクティブコンタクト部分及びゲートコンタクト部
分に金属プラグを形成する段階と、を含むことを特徴と
するＮＯＲ型フラッシュメモリ装置の製造方法。 - 【請求項２】 第１フォトレジストパターンを除去する
前にビットラインコンタクト部分及びソースコンタクト
部分にプラグイオン注入を行う段階をさらに備える請求
項１に記載のＮＯＲ型フラッシュメモリ装置の製造方
法。 - 【請求項３】 スペーサは窒化膜よりなる請求項１に記
載のＮＯＲ型フラッシュメモリ装置の製造方法。 - 【請求項４】 金属プラグはタングステンよりなる請求
項１に記載のＮＯＲ型フラッシュメモリ装置の製造方
法。 - 【請求項５】 金属プラグを形成後に、金属プラグを露
出するビアホールを有する第２層間絶縁膜を形成する段
階と、ビアホールに金属層を形成する段階とをさらに備
える請求項１〜４のいずれか１項に記載のＮＯＲ型フラ
ッシュメモリ装置の製造方法。 - 【請求項６】 ビットラインとワードラインとが直交す
る領域に形成される単位セルのドレインとビットライン
とを接続するビットラインコンタクト及びワードライン
に接続されるワードラインコンタクトを有するセルアレ
イ部と、半導体基板に接続されるアクティブコンタクト
及びゲートに接続されるゲートコンタクトを有する周辺
回路部と、を持つＮＯＲ型フラッシュメモリ装置の製造
方法において、 ビットラインコンタクトは、ワードラインコンタクト、
アクティブコンタクト及びゲートコンタクトとは異なる
マスクを使用して形成することを特徴とするＮＯＲ型フ
ラッシュメモリ装置の製造方法。 - 【請求項７】 ビットラインコンタクトはプラグイオン
注入される請求項６に記載のＮＯＲ型フラッシュメモリ
装置の製造方法。 - 【請求項８】 ビットラインコンタクト、ワードライン
コンタクト、アクティブコンタクト及びゲートコンタク
トには金属プラグが形成される請求項６に記載のＮＯＲ
型フラッシュメモリ装置の製造方法。 - 【請求項９】 ビットラインとワードラインとが直交す
る領域に形成される単位セルのドレインとビットライン
とを接続するビットラインコンタクト及びワードライン
に接続されるワードラインコンタクトを有するセルアレ
イ部を持つＮＯＲ型フラッシュメモリ装置の製造方法に
おいて、 ビットラインコンタクトとワードラインコンタクトとは
異なるマスクを使用して形成することを特徴とするＮＯ
Ｒ型フラッシュメモリ装置の製造方法。 - 【請求項１０】 ビットラインコンタクトはプラグイオ
ン注入される請求項９に記載のＮＯＲ型フラッシュメモ
リ装置の製造方法。 - 【請求項１１】 ビットラインコンタクト、ワードライ
ンコンタクト、アクティブコンタクト及びゲートコンタ
クトには金属プラグが形成される請求項９に記載のＮＯ
Ｒ型フラッシュメモリ装置の製造方法。
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|---|---|---|---|
| KR1019980028037A KR100275735B1 (ko) | 1998-07-11 | 1998-07-11 | 노아형 플래쉬 메모리장치의 제조방법 |
| KR1998P28037 | 1998-07-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000040806A true JP2000040806A (ja) | 2000-02-08 |
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ID=19543882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35251298A Pending JP2000040806A (ja) | 1998-07-11 | 1998-12-11 | Ｎｏｒ型フラッシュメモリ装置の製造方法 |
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| Country | Link |
|---|---|
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| KR (1) | KR100275735B1 (ja) |
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001189392A (ja) * | 1999-11-30 | 2001-07-10 | Lucent Technol Inc | 半導体集積回路デバイス |
| JP2001223284A (ja) * | 2000-02-11 | 2001-08-17 | Samsung Electronics Co Ltd | フラッシュメモリ装置及びその形成方法 |
| JP2003142656A (ja) * | 2001-08-09 | 2003-05-16 | Samsung Electronics Co Ltd | 浮遊トラップ型セルを有する不揮発性半導体メモリ装置及びその製造方法 |
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| WO2005024957A1 (ja) * | 2003-08-29 | 2005-03-17 | Fujitsu Limited | 半導体装置とその製造方法 |
| JP2008060340A (ja) * | 2006-08-31 | 2008-03-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2009158590A (ja) * | 2007-12-25 | 2009-07-16 | Toshiba Corp | 半導体装置及びその製造方法 |
| CN110634878A (zh) * | 2019-09-26 | 2019-12-31 | 上海华虹宏力半导体制造有限公司 | 一种闪存及其制备方法 |
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-
1998
- 1998-07-11 KR KR1019980028037A patent/KR100275735B1/ko not_active IP Right Cessation
- 1998-12-11 JP JP35251298A patent/JP2000040806A/ja active Pending
-
1999
- 1999-07-07 TW TW088111534A patent/TW439229B/zh not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN110634878B (zh) * | 2019-09-26 | 2021-09-17 | 上海华虹宏力半导体制造有限公司 | 一种闪存及其制备方法 |
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| Publication number | Publication date |
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