JP4282775B2 - 不揮発性メモリ素子及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリ素子及びその製造方法に係り、特に集積度を向上させる不揮発性メモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
フラッシュメモリ（flesh memory）のような不揮発性メモリにおいて、一般にソ−ス／ドレイン及び浮遊ゲ−トと制御ゲ−トを有するゲ−ト電極より構成される一つのトランジスタは一つのメモリセルトランジスタを構成する。ここで、浮遊ゲ−トはデ−タを貯蔵する役割を行い、制御ゲ−トはその浮遊ゲ−トを制御する役割を果たす。
【０００３】
このようなフラッシュメモリに対する技術は、Ｒ．Ｓｈｉｒｏｔａなどにより１９９０年 ＩＥＤＭの１０３ペ−ジ〜１０６ペ−ジに記載された“ A 2.5 μm2 Memory Cell Structure for 16Mb NAND EEPROMs ”に詳細に開示されている。
セルトランジスタの動作は、浮遊ゲ−トからソ−ス、ドレイン及びバルク（チャンネル）に電子を引き出してセルのスレショルド電圧を低下させる消去動作、ソ−ス電位より高いゲ−ト電位とドレイン電位を用いてチャンネルホット電子を浮遊ゲ−トに注射させることによりセルのスレショルド電圧を増やすプログラム動作及びセルの消去状態とプログラム状態を読む読み取り動作よりなる。
【０００４】
図１は従来の方法により製造された不揮発性メモリ素子を示した断面図である。
図１を参照すれば、不揮発性メモリの単位セルトランジスタは、半導体基板１に形成されたソ−ス１１及びドレイン１２、この間の半導体基板上に形成されて浮遊ゲ−ト５と制御ゲ−ト９よりなるゲ−ト電極、ソ−ス１１上に形成された共通ソ−ス線１５、ドレイン１２上に形成されたパッド層１６及び埋め込まれたタングステン１９を通してパッド層１６と連結されたビットライン２１より構成されている。
【０００５】
この際、前記ソ−ス１１及びドレイン１２は第１方向に隣接するセルトランジスタと共有されており、前記浮遊ゲ−ト５は各セルトランジスタに限定されており、前記制御ゲ−ト９は第２方向に隣接するセルトランジスタと共有されており、前記共通ソ−ス線１５は第２方向に隣接するセルトランジスタのソ−スと共有されており、前記パッド層１６は各セルトランジスタに限定されており、前記ビットライン２１は第１方向に隣接するセルトランジスタのドレインと共有されている。共通ソ−ス線１５とパッド層１６は自己整合接触（self-align contact; ＳＡＣ）技法を用いて形成されており、ビットライン２１とドレイン１２を連結するコンタクトホ−ル２３はタングステン１９により埋め込まれている。
【０００６】
前記従来の方法により製造された不揮発性メモリ素子は、自己整合接触技法を用いて共通ソ−ス線１５とパッド層１６を形成することによりメモリセルの集積度の向上を図るが、第一、共通ソ−ス線１５とパッド層１６は同一な写真食刻で形成されるので、この間隔はデザインル−ルにより限定される。即ち、メモリ素子の集積度を向上させるためには単位セルトランジスタ間の間隔及び要素間の間隔を出来るかぎり縮めるべきであるが、同一な写真食刻工程で形成される共通ソ−ス線１５とパッド層１６との間隔を縮めるには制限がある。
【０００７】
第二、パッド層１６上にビットライン２１とドレイン１２を接続させるためのコンタクトホ−ル２３を形成するとき、形成されるべきコンタクトホ−ルが深いので（図１参照）、コンタクトホ−ル２３が完全に開放されない場合が生じうる。これは接続失敗を誘発してメモリ素子の誤動作をもたらす。
第三、タングステンにてコンタクトホ−ル２３を埋め込むために、タングステンを過度に蒸着するので、パチクルの発生による良好な収率が得にくく、埋め込まれたタングステン１９によりセルトランジスタに印加される物理的なストレスによるセルトランジスタの特性低下の恐れがある。
【０００８】
【発明が解決しようとする課題】
本発明の目的は前記従来の問題点を解決する不揮発性メモリ素子を提供するにある。
本発明の他の目的は前記不揮発性メモリ素子の製造において好適な製造方法を提供するにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するために本発明による不揮発性メモリ素子は、第１方向に隣接するセルトランジスタと共有するソ−ス及びドレイン、各セルトランジスタに限定される浮遊ゲ−ト及び第２方向に隣接するセルトランジスタと共有する制御ゲ−トより構成されるセルトランジスタと、第２方向に隣接するセルトランジスタのソ−スが互いに連結されるように、前記第２方向に長棒状で形成された第１埋没導電層と、各セルトランジスタのドレインとそれぞれ接続されている第２埋没導電層と、前記第１埋没導電層上に、前記第１埋没導電層と接続されるように第２方向に長棒状で形成された共通ソ−ス線と、前記第２埋没導電層上に、各セルトランジスタに限定されるように形成されたパッド層と、コンタクトホ−ルを通して前記パット層と連結されるビットラインとを含むことを特徴とする。
【００１０】
本発明による不揮発性メモリ素子において、前記第１及び第２埋没導電層は不純物のド−プされた多結晶シリコンで形成し、前記共通ソ−ス線とパッド層はシリサイドで形成することが望ましい。この際、前記シリサイドはタングステンシリサイドであることが望ましい。
本発明による不揮発性メモリ素子において、前記ドレインは、第２導電型の第１高濃度不純物層と、前記第２導電型の第１高濃度不純物を取り囲む第１導電型の低濃度不純物層で形成されていることが望ましく、前記ソ−スは、第２導電型の低濃度不純物層と、前記第２導電型の低濃度不純物層と部分的に重畳される第２導電型の第２高濃度不純物層で形成されていることが望ましい。
【００１１】
前記他の目的を達成するために本発明の一実施例による不揮発性メモリ素子の製造方法は、第１方向に隣接するセルトランジスタと共有するソース及びドレイン、各セルトランジスタに限定される浮遊ゲート及び第２方向に隣接するセルトランジスタと共有する制御ゲートより構成されたセルトランジスタを形成する第１段階と、前記第１段階後の結果物上に各セルトランジスタの積層された前記浮遊ゲート及び前記制御ゲートの側壁に形成された絶縁膜からなるスペーサとスペーサとの間の前記ソース及び前記ドレインが露出している溝を埋め込むように第１導電層を形成する第２段階と、前記第１導電層をエッチバックして前記溝にのみ第１導電層を埋め込む第３段階と、前記第３段階後の結果物上に第２導電層を形成する第４段階と、前記第２導電層上に第１絶縁膜を形成する第５段階と、前記第１絶縁膜をパタニングすることにより第２方向に隣接するセルトランジスタのソース上方を覆うように第２方向に長棒状の第１絶縁膜パターンを形成する第６段階と、各セルトランジスタのドレイン上に、隣接するセルトランジスタとは分離される形態の第１感光膜パターンを形成する第７段階と、前記第１絶縁膜パタ−ン及び第１感光膜パターンを食刻マスクとして前記第１導電層及び第２導電層を食刻することにより前記第２方向に隣接するセルトランジスタのソースを連結させる前記第１導電層よりなる第１埋没導電層と、前記第１埋没導電層と平行な前記第２導電層よりなる共通ソース線と、各セルトランジスタのドレインとそれぞれ接続する前記第１導電層よりなる第２埋没導電層及び前記第２埋没導電層と接続する前記第２導電層よりなるパッド層を形成する第８段階とを含むことを特徴とする。
【００１２】
本発明による不揮発性メモリ素子の製造方法において、前記第８段階以後に層間絶縁層を形成する第９段階、前記パッド層を露出させるコンタクトホ−ルを前記層間絶縁層に形成する第１０段階及びコンタクトホ−ルを通して前記パッド層と接続するビットラインを形成する第１１段階を追加することが望ましい。
本発明による不揮発性メモリ素子の製造方法において、前記第１導電層として不純物のド−プされた多結晶シリコンを使用し、前記第２導電層としてはシリサイド物質を使用するこが望ましく、この際、前記シリサイド物質としてはタングステンシリサイドを使用することが望ましい。
【００１３】
本発明による不揮発性メモリ素子の製造方法において、前記第１段階は、半導体基板を活性領域と非活性領域に分けるフィ−ルド酸化膜を形成する段階と、前記活性領域の半導体基板上にゲ−ト絶縁膜を形成する段階と、前記ゲ−ト絶縁膜を含む結果物上に第３導電層を形成する段階と、前記第３導電層をパタニングすることにより、第１方向に長棒状の浮遊ゲ−トパタ−ンを形成する段階と、浮遊ゲ−トパタ−ンが形成された結果物の全面に誘電体膜、第４導電層及び第５導電層を順次に積層する段階と、前記浮遊ゲ−トパタ−ン、誘電体膜、第４導電層及び第５導電層を第２方向に長棒状でパタニングすることにより、各セルトランジスタに限定された浮遊ゲ−トと第２方向に隣接するセルトランジスタと共有される制御ゲ−トを形成する段階と、ドレインが形成される領域の半導体基板を露出させる第２感光膜パタ−ンを形成する段階と、第１導電型の不純物を低濃度で注入した後、第２導電型の不純物を第１高濃度で注入することにより第１方向に隣接するセルトランジスタと共有される、第２導電型の第１高濃度不純物層と前記第２導電型の第１高濃度不純物層を取り囲む第１導電型の低濃度不純物層より構成されるドレインを形成する段階と、前記第２感光膜パタ−ンを取り除く段階と、前記第２感光膜パタ−ンを取り除いた半導体基板の全面に第２導電型の不純物を低濃度で注入する段階と、低濃度不純物を注入した結果物の全面に第２絶縁膜を形成した後、これを異方性食刻することにより各セルトランジスタのゲ−ト側壁にスペ−サを形成する段階と、スペ−サが形成されている半導体の全面に第２導電型の不純物を第２高濃度で注入することにより第１方向に隣接するセルと共有される、第２導電型の第２高濃度不純物層と前記第２導電型の第２高濃度不純物と部分的に重畳される第２導電型の低濃度不純物層より構成されるソ−スを形成する段階とを含めてなることが望ましい。
【００１４】
前記第３及び第４導電層として不純物のド−プされた多結晶シリコン層を使用し、前記第５導電層としてタングステンシリサイドを使用することが望ましい。
前記第１導電型の不純物はＰ型の不純物であり、前記第２導電型の不純物はＮ型の不純物であることが望ましい。
この際、ドレインを形成する前記段階中、第１導電型の不純物イオンを低濃度で注入する前記段階では、ボロンイオンを１．０Ｅ１３〜１．０Ｅ１４イオン／cm2のド−ズ、約５０〜１５０ｋｅＶのエネルギ−で注入し、第２導電型の不純物を第１高濃度で注入する前記段階では、砒素イオンを１．０Ｅ１５〜６．０Ｅ１４イオン／cm2のド−ズ、略３０〜８０ｋｅＶのエネルギ−で注入することが望ましい。
【００１５】
ソ−スを形成する前記段階中、第２導電型の不純物を低濃度で注入する前記段階では、燐イオンを１．０Ｅ１３〜５．０Ｅ１３イオン／cm2のド−ズ、略３０〜８０ｋｅＶのエネルギ−で注入し、第２導電型の不純物を第２高濃度で注入する前記段階では、砒素イオンを６．０Ｅ１５イオン／cm2のド−ズ、略３０〜１００ｋｅＶのエネルギ−で注入することが望ましい。
【００１６】
本発明による不揮発性メモリ素子の製造方法において、前記浮遊ゲ−トパタ−ン、誘電型膜、第４導電層及び第５導電層をパタニングする前記段階は、前記第５導電層上に第３絶縁膜を形成する段階と、前記第３絶縁膜上に感光膜を塗布した後、写真工程を行い第２方向に長棒状の制御ゲ−トの形成のための第３感光膜パタ−ンを形成する段階と、前記第３感光膜パタ−ンを食刻マスクとして前記第３絶縁膜を異方食刻することにより制御ゲ−ト形成のための第３絶縁膜パタ−ンを形成する段階と、前記第３絶縁膜パタ−ンを食刻マスクとして前記第５導電層、第４導電層、誘電型膜、第３導電層を異方性食刻する段階とより行われることが望ましい。
【００１７】
前記他の目的を達成するために本発明の他の実施例による不揮発性メモリ素子の製造方法は、第１方向に隣接するセルトランジスタと共有するソース及びドレイン、セルトランジスタに限定された浮遊ゲート及び第２方向に隣接するセルトランジスタと共有する制御ゲートより構成されるセルトランジスタを形成する第１段階と、前記セルトランジスタを形成した後の結果物上に各セルトランジスタの積層された前記浮遊ゲート及び前記制御ゲートの側壁に形成された絶縁膜からなるスペーサとスペーサとの間の前記ソース及び前記ドレインが露出している溝を埋め込むように第１導電層を形成する第２段階と、前記第１導電層をエッチバックして前記溝にのみ第１導電層を埋め込む第３段階と、前記埋め込む段階後の結果物上に第２導電層を形成する第４段階と、前記第２導電層上に第１絶縁膜を形成する第５段階と、前記第１絶縁膜を食刻することにより各セルトランジスタのドレイン上に各セルトランジスタに限定される第１絶縁膜パターンを形成する第６段階と、前記第１絶縁膜パターンが形成された結果物の全面上に感光膜を塗布する第７段階と、第２方向に隣接するソース上方を覆うように第２方向に長棒状の第１感光膜パターンを形成する第８段階と、前記第１絶縁膜パターン及び第１感光膜パターンを食刻マスクとして前記第２導電層及び第１導電層を食刻することにより第２方向に隣接するセルトランジスタのソースを連結する前記第１導電層よりなる第１埋没導電層と、前記第１埋没導電層と平行な前記第２導電層よりなる共通ソース線、各セルトランジスタのドレインと接続する前記第１導電層よりなる第２埋没導電層及び前記第２埋没導電層と接続する前記第２導電層よりなるパッド層を形成する第９段階とを含むことを特徴とする。
【００１８】
【発明の実施の形態】
以下、添付した図面に基づき本発明をさらに詳細に説明する。
図２において、一点鎖線で示されたＹ軸に長い長方形は半導体基板を活性領域及び非活性領域に限定するフィ−ルド酸化膜形成のためのマスクパタ−ン１１０を、二線鎖線で示されたＹ軸に長い長方形は浮遊ゲ−トパタ−ンパタ−ン形成のためのマスクパタ−ン１２０を、点線で示されたＸ軸に長い長方形は制御ゲ−ト形成のためのマスクパタ−ン１３０を、そして、実線で示されたＸ軸に長い長方形はドレイン形成のためのマスクパタ−ン１４０をそれぞれ示す。前記図２において、マスリックス状の太い点線に限定された長方形（Ｆ）は浮遊ゲ−トを示す。
【００１９】
図３において、一点鎖線で示されたＸ軸に長い長方形（Ｇ）は埋め込まれた導電層を示し、実線で示されたＸ軸に長い長方形は共通ソ−ス線形成のためのマスクパタ−ン１５０を示す。
図４において、実線で示されてその内部に斜線の引かれた四角形はパッド層の形成のためのマスクパタ−ン１６０を示す。
【００２０】
図５において、一点鎖線で示されてその内部に対角線の引かれた四角形はコンタクトホ−ル形成のためのマスクパタ−ン１７０を示し、実線で示されたＹ軸に長い長方形はビットライン形成のためのマスクパタ−ン１８０を示す。
図６及び図７は本発明の第１実施例により製造された不揮発性メモリ素子を示した断面図であり、前記図６は図５のＡＡ′線による断面図であり、前記図７は図５のＢ−Ｃ−Ｄ−Ｅ線による断面図である。
【００２１】
ゲ−ト電極は各セルトランジスタに限定された浮遊ゲ−ト４６とＸ軸方向に隣接するセルトランジスタと共有される制御ゲ−ト５０より構成され、ドレイン３００はＰ型の低濃度不純物層５６とＮ型の第１高濃度不純物層５８より構成され、ソ−ス４００はＮ型の低濃度不純物層６０とＮ型の第２高濃度不純物層６４より構成される。この際、前記ソ−ス４００及びドレイン３００はＹ軸方向に隣接するセルトランジスタと共有される。
【００２２】
第１埋没導電層６６はＸ方向に隣接するセルトランジスタ４００と共有されるようにＸ方向に長棒状で形成されており、第２埋没導電層６９は各セルトランジスタのドレイン３００とそれぞれ接続するように各セルトランジスタごとに一つずつ形成されている。
かつ、共通ソ−ス線７１はＸ方向に隣接するセルトランジスタと共有されるように前記第１埋没導電層６６上に形成されており、パッド層７３は各セルトランジスタの前記第２埋没導電層６９と接続されるように各セルトランジスタごとに一つずつ形成されている。ビットライン８０はコンタクトホ−ル７９を通して前記パッド層７３と接続する。
【００２３】
図面符号３０はＰ型の半導体基板を、３２はＮ型のウェルを、３４はＰ型のポケットウェルを、４３はフィ−ルド酸化膜を、４４はゲ−ト絶縁膜を示す。
本発明による不揮発性メモリ素子によれば、共通ソ−ス線７１は絶縁膜７２を食刻マスクとした食刻工程で形成され、パッド層７３は感光膜パタ−ン（図示せず）を食刻マスクとする食刻工程で形成される。したがって、前記共通ソ−ス線７１とパッド層７３との間隔はデザインル−ルにより限定されないので、メモリセルの縮小が容易になる。
【００２４】
かつ、各セルトランジスタの間、即ち、ソ−ス４００及びドレイン３００上には第１及び第２埋没導電層６６，６９が形成されている。これはビットライン８０をドレイン３００に接続させるためのコンタクトホ−ル７９を形成するとき、コンタクトホ−ル７９の深さを浅くするので、誤接続などの問題を引き起こさない。
【００２５】
【第１実施例】
前記図２乃至図５、前記図８乃至図２２及び図９乃至図２３に基づき本発明の第１実施例の方法を説明する。
まず、図８及び図９は半導体基板３０を活性領域及び非活性領域に限定するためのフィ−ルド酸化膜（図示せず）を形成する段階を示したものであり、これは第１導電型の半導体基板３０に第２導電型のウェル３２を形成する第１段階、前記第２導電型のウェル３２内に第１導電型のポケット−ウェル３４を形成する第２段階、前記第２段階後の結果物上にパッド酸化膜３６、多結晶シリコン膜３８及び窒化膜４０を積層する第３段階、前記窒化膜４０上に感光膜を塗布した後、前記図２のマスクパタ−ン１１０を用いた写真工程を行うことにより活性領域となる領域のみを覆う第１感光膜パタ−ン４２を形成する第４段階、前記第１感光膜パタ−ン４２を食刻マスクとして露出された前記窒化膜４０を完全に取り除く第５段階及び前記第１感光膜パタ−ン４２を食刻マスクとして露出された前記多結晶シリコン３８を所定の深さで食刻する第６段階とを含む。
【００２６】
本発明の一実施例による不揮発性メモリ素子のセルアレイはＰ型のポケット−ウェル３４、Ｎ型のウェル３２及びＰ型の半導体基板３０より構成される三重ウェル内に位置する。Ｎ型のウェル３２はＰ型の半導体基板３０に６μｍ〜８μｍの深さに形成され、前記Ｐ型の半導体基板３０とは電気的に分離されたＰ型のポケット−ウェル３４はＮ型のウェル３２に３μｍ〜４μｍの深さに形成される。
【００２７】
前記三重ウェルの形成方法は一般に普遍化された技術なので、具体的な説明は省く。Ｐ型のポケット−ウェル３４はメモリ素子の消去動作時、高電圧が印加されるので、Ｐ型の半導体基板３０とは電気的に分離されなければならない。
また、フィ−ルド酸化膜は一般に緩衝されたＬＯＣＯＳ（buffered local-oxide-on-silicon)工程を用いて形成される。
【００２８】
本発明の一実施例では、前記パッド酸化膜３６を２４０Å程度の厚さに形成し、前記多結晶シリコン３８を１０００Å程度の厚さに形成し、前記窒化膜４０を１５００Å程度の厚さに形成した。
前記第６段階後、第１感光膜パタ−ン４２を取り除く第７段階、前記第１感光膜パタ−ンの取り除かれた半導体基板の全面に、例えば、ボロンイオンのようなＮ型の不純物イオンを、１．０Ｅ１３〜１．０Ｅ１４イオン／cm2のド−ズに、５０ｋｅＶのエネルギ−で注入してＮチャンネルストッパ（図示せず）を形成する第８段階及び酸化雰囲気中、約６０００Å程度厚さのフィ−ルド酸化膜（図１１の４３）を形成する第９段階を行う。
【００２９】
図８乃至図２２に示された方位表示“丸”は紙面の下側から紙面の上側への方向（即ち、Ｘ方向）を示し、“→”は紙面の左側から紙面の右側への方向（即ち、Ｙ方向）を示し、図２乃至図５に示された方位表示と一致する。即ち、図８乃至図２２におけるＸ軸方向は図２乃至図５のＸ軸方向と一致する。
図１０及び図１１はゲ−ト絶縁膜４４、浮遊ゲ−ト４６、誘電体膜４８、制御ゲ−ト５０およびドレイン３００を形成する段階を示したものであり、これはフィ−ルド酸化膜４３を形成した後、半導体基板３０上に積層されている物質を除く第１段階、ゲ−ト絶縁膜４４を形成する第２段階、前記ゲ−ト絶縁膜４４上に第１導電層（以後の工程により浮遊ゲ−トパタ−ンとなる）を形成する第３工程、図２のマスクパタ−ン１２０を用いた写真食刻工程で前記第１導電層を食刻することにより浮遊ゲ−トパタ−ン（以後の工程により浮遊ゲ−ト４６となる）を形成する第４段階、前記第４段階から得た結果物の全面に誘電体物質層（以後の工程により誘電体膜４８となる）を形成する第５段階、前記誘電体物質層上に第２及び第３導電層（以後の工程により制御ゲ−ト５０となる）を順次に積層する第６段階、前記第３導電層上に第１絶縁膜５２を形成する第７段階、図２のマスクパタ−ン１３０を用いた写真食刻工程で前記第１絶縁膜、第３及び第２導電層、誘電物質層及び浮遊ゲ−トパタ−ンを食刻することにより浮遊ゲ−ト４６、誘電体膜４８及び制御ゲ−ト５０を形成する第８段階、前記第８段階から得られた結果物の全面に感光膜を塗布する第９段階、図２のマスクパタ−ン１４０を用いた写真工程によりドレインが形成される領域の半導体基板を露出させる第２感光膜パタ−ン５４を形成する第１０段階及び第１導電型の不純物を低濃度でド−プして第１導電型の低濃度不純物層５６を形成した後、第２導電型の不純物を第１高濃度でド−プして第２導電型の第１高濃度不純物層５８を形成することによりドレイン３００を形成する第１１段階とを含む。
【００３０】
ＬＯＣＯＳ工程に用いられる窒化膜は燐酸を使用した湿式食刻で取り除き、多結晶シリコンは乾式食刻し、パッド酸化膜は湿式食刻する。
前記第１段階後、後続く段階で形成されるゲ−ト絶縁膜４４の膜質を改善するために、約５００Å程度の厚さの犠牲酸化膜を成長させた後、湿式食刻でこれを取り除く段階を行うこともできる。
【００３１】
前記ゲ−ト絶縁膜４４は酸化膜を約１００Å程度の厚さに成長させて形成する。前記第１導電層は多結晶シリコンを約１５００Å程度の厚さに堆積して形成する。この際、前記多結晶シリコンはバルク抵抗を減らすためにＰＯＣｌ3 でド−プされる。ＰＯＣｌ3 のド−プされた多結晶シリコンの抵抗は約５０Ω／□となる。
【００３２】
浮遊ゲ−トパタ−ンはＹ軸方向、即ち、活性領域上に長棒状で形成される。かつ、前記活性領域を完全に覆うだけでなく、前記フィ−ルド酸化膜４３とは部分的に重畳されて形成される。
誘電体膜４８は約１００Å程度厚さの酸化膜、約１５０Å程度厚さの窒化膜及び３０〜５０Å程度厚さの酸化膜を順次に積層して形成する。
【００３３】
第２導電型としては５０Ω／□の抵抗を有するようにＰＯＣｌ3 を堆積した多結晶シリコンが使用され、第３導電層としてはシリサイド、例えば、タングステンシリサイド（ＷＳｉ2 ）を用いる。前記第２及び第３導電層は、それぞれ例えば、１５００Å程度厚さに形成する。したがって、制御ゲ−ト５０は多結晶シリコンとタングステンシリサイドが積層されたポリサイド構造を有する。
【００３４】
また、前記制御ゲ−ト５０はＸ軸方向に長棒状で形成される。即ち、Ｘ軸方向に配置された隣接するセルトランジスタと共有される。この際、浮遊ゲ−ト４６は、前記図２の図面符号Ｆを参照すれば、各セルトランジスタに限定されていることがわかる。
前記第８段階（自己整合食刻工程）は、前記第１絶縁膜を食刻して第１絶縁膜パタ−ン５２を形成する段階及び前記第１絶縁膜パタ−ン５２を食刻マスクとして第３及び第２導電層、誘電物質層及び浮遊ゲ−トパタ−ンを食刻する段階に分けて行える。この際、前記第１絶縁膜は約３０００Å程度の厚さに形成することが望ましい。
【００３５】
前記第１導電型の低濃度不純物層５６は、例えばボロンのようなＰ型の不純物を１．０Ｅ１３〜１．０Ｅ１４イオン／cm2ド−ズ、５０〜１５０ｋｅＶのエネルギ−で注入して形成され、前記第２導電型の第１高濃度不純物層５８は、例えば、砒素のようなＮ型の不純物を１．０Ｅ１５〜６．０Ｅ１５イオン／cm2ド−ズ、３０〜８０ｋｅＶのエネルギ−で注入して形成される。
【００３６】
前記第１１段階後、約８５０〜９５０℃で熱処理を行うことにより、前記第１導電型の低濃度不純物層５６が第２導電型の高濃度不純物層５８を取り囲むドレイン構造を形成する。前記ドレイン３００はプログラム動作時、ホット電子を多く発生させる。
また、前記熱処理工程時、約１００〜２００Å程度厚さの酸化膜を成長させて浮遊ゲ−ト４６とドレイン３００の重畳部位にあるゲ−ト絶縁膜４４を些か厚く成長させることにより、セル動作時に生じる電圧のストレスを緩和させる。
【００３７】
図１４及び図１５はソース４００及びスペーサ６２を形成する工程を示したものであり、これは第２感光膜パターン５４を取り除く第１段階、第２導電型の不純物を低濃度でド−プして第２導電型の低濃度不純物層６０を形成する第２段階、第２絶縁膜（以後の工程によりスペーサ６２となる）を前記第２導電型の低濃度不純物層６０が形成されている半導体基板の全面に形成する第３段階と、ポケット−ウェル３４が露出されるように前記第２絶縁膜を乾式食刻することによりゲート電極４６〜５０の側壁にスペーサ６２を形成する第４段階及び第２導電型の不純物を第２高濃度でド−プして第２導電型の第２高濃度不純物層６４を形成することにより前記ソース４００を完成する第５段階とを含む。
【００３８】
前記第２導電型の低濃度不純物層６０は、例えば、燐のようなＮ型の不純物を１．０Ｅ１３〜５．０Ｅ１３イオン／cm2のド−ズ、３０〜８０ｋｅＶのエネルギ−で注入して形成し、前記第２導電型の第２高濃度不純物層６４は、例えば、砒素のようなＮ型の不純物を約６．０Ｅ１５イオン／cm2のド−ズ、３０〜１００ｋｅＶのエネルギ−で注入して形成される。
【００３９】
第２絶縁膜は酸化膜を約２０００Å程度の厚さに積層して形成する。
前記第２乃至第５段階により、メモリセルトランジスタのソ−スはＬＤＤ構造を有する。
図１６及び図１７は埋没導電層６６，６８を形成する工程を示したものであり、これはスペ−サ６２が形成されている結果物の全面に、第４導電層６４をスペ−サ間の溝を完全に埋め込む程度の厚さに形成する第１段階及び前記第４導電層をエッチバックしてスペ−サ間の溝を埋め込む程度に第４導電層を残すことにより埋没導電層６６，６８を形成する第２段階を含む。
【００４０】
前記第４導電層６４としては不純物のド−プされた多結晶シリコンを使用する。この際、第４導電層６４の厚さはスペ−サ間の間隔の１／２より大きくなければならない。
前記埋没導電層６６，６８は、ビットライン（図示せず）とドレイン３００を接続させるためのコンタクトホ−ルの形成時（以後に行われる）、コンタクトホ−ルの深さを著しく縮めて誤接続を防止する役割を果たす。
【００４１】
前記埋没導電層６６，６８は、図３を参照するとき、Ｘ軸方向に長棒状で形成されていることがわかる。即ち、ソ−ス４００上に形成された埋没導電層６６はＸ軸方向に隣接するセルトランジスタのソ−ス（図示せず）と連結されており、ドレイン３００上に形成された埋没導電層６８はＸ軸方向に隣接するセルトランジスタのドレイン（図示せず）と連結されている（図３の図面符号Ｇ参照）。
【００４２】
図１８及び図１９は共通ソース線（図示せず）形成のための第３絶縁膜パタ−ン７２を形成する工程を示したものであり、これは埋没導電層６６，６８が形成されている半導体基板の全面に第５導電層７０を形成する第１段階と、前記第５導電層７０（以後の工程により共通ソース線及びパッド層（図２０の図面符号７１，７３）となる）上に第３絶縁膜を形成する第２段階、前記第３絶縁膜上に感光膜を塗布する第３段階、図３のマスクパターン１５０を用いた写真工程を行って共通ソース線形成のための第３感光膜パターン７４を形成する第４段階、前記第３感光膜パターン７４を食刻マスクとし、第３絶縁膜を食刻対象物とする乾式食刻を行って第３絶縁膜パターン７２を形成する第５段階とを含む。
【００４３】
第５導電層７０としてはシリサイドを用いる。本発明ではタングステンシリサイド（ＷＳｉ2 ）を約１５００Å程度の厚さに堆積して前記第５導電層７０を形成した。
第３絶縁膜として約１５００Å程度の厚さの酸化膜を使用する。酸化膜の代わりに窒化膜を使用する場合もある。即ち、前記第３絶縁膜を構成する物質としては、任意の食刻工程に対して前記第５導電層７０を構成する物質とは異なる食刻率を有する絶縁物質ならいずれもよい。
【００４４】
前記第３絶縁膜パタ−ン７２はＸ軸方向に長棒状で形成される。即ち、ソ−ス４００上に形成された埋没導電層６６と平行に形成される。
図２０及び図２１は共通ソ−ス線７１及びパッド層７３を形成する工程を示したものであり、これは第３感光膜パタ−ン（図１８の図面符号７４）を取り除く第１段階、前記第３感光膜パタ−ンを取り除いた半導体基板の全面に感光膜を再塗布する第２段階、図４のマスクパタ−ン１６０を用いた写真工程を行い、パッド層７３の形成のための第４感光膜パタ−ン７６を形成する第３段階、前記第３絶縁膜パタ−ン７２及び第４感光膜パタ−ン７６を食刻マスクとして第５導電層（図１８の図面符号７０）及び埋没導電層（図１８の図面符号６６，６８）を乾式食刻するので、第１埋没導電層６６，第２埋没導電層６９、共通ソ−ス線７１及びパッド層７３を形成する第４段階とを含む。
【００４５】
第１埋没導電層６６は図３に示したように（図３の図面符号Ｇ）、Ｘ軸方向に長棒状であり、第２埋没導電層６９は各セルトランジスタのドレインとそれぞれ接続し、各セルトランジスタに限定される（図４のマスクパタ−ン１６０とＸ軸方向の長さが同一である）。
共通ソ−ス線７１は前記第１埋没導電層６６と平行に配置され、前記第１埋没導電層６６を完全に覆うように形成される。また、前記第１埋没導電層６６を通してソ−ス４００と接続される。
【００４６】
パッド層７３は前記第２埋没導電層６９と平行に配置され、前記第２埋没導電層６９を完全に覆うように形成される。また、前記第２埋没導電層６９を通してドレイン３００と接続される。
図４に示したように、共通ソ−ス線７１及び第１埋没導電層６６はＸ軸方向に隣接するセルトランジスタのソ−スと共有されるが、パッド層７３及び第２埋没導電層６９は各セルトランジスタに限定される。
【００４７】
図１８と図１９、図２０と図２１を参照すれば、共通ソ−ス線７１とパッド層７３は相異なる写真食刻により形成される。即ち、共通ソ−ス線７１は第３絶縁膜パタ−ン７２を食刻マスクとする食刻工程により形成されるが、パッド層７３は第４感光膜パタ−ン７６を食刻マスクとする食刻工程により形成される。この際、前記第３絶縁膜パタ−ン７２と第４感光膜パタ−ン７６は二回の相異なる写真工程で形成される。
【００４８】
したがって、前記工程により形成された共通ソ−ス線７１とパッド層７３との間隔はデザインル−ルにより限定されない。即ち、共通ソ−ス線７１とパッド層７３との間隔はミスアライン（misalign) 限界まで縮ませる。
図２２及び図２３はビットライン８０を形成する工程を示したものであり、これは共通ソ−ス線７１及びパッド層７３が形成されている半導体基板の全面に例えば、酸化膜及びボロン−燐イオンがド−プされているシリコン（ＢＰＳＧ）を蒸着して層間絶縁層７８を形成する第１段階、図５のマスクパタ−ン１７０を用いた写真食刻工程で前記層間絶縁層を部分的に食刻することによりパッド層７３を露出させるコンタクトホ−ル７９を形成する第２段階及び結果物の全面に前記コンタクトホ−ル７９を埋め込むように第６導電層（以後の工程によりビットライン８０となる）を蒸着した後、これを図５のマスクパタ−ン１８０を用いた写真食刻工程でパタニングすることによりビットライン８０を形成する第３段階とを含む。
【００４９】
ボロン−燐イオンのド−ピングされたシリコンは段差塗布性を良好にするために、９５０℃で約３０分間、窒素（Ｎ2 ）雰囲気で熱処理してリフロ−させる。
第６導電層として、例えば、アルミニウムを使用する。
ビットライン８０はＹ軸方向に長棒状で形成され、Ｙ軸方向に隣接するセルトランジスタのドレイン（図示せず）と共有される。
【００５０】
【第２実施例】
図２４乃至図２８は前記図３乃至図５のＡＡ′線による断面図であり、本発明の第２実施例の方法を説明するために示したものである。
図２５乃至図２９は前記図３ないし図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第２実施例の方法を説明するために示したものである。
【００５１】
第１実施例では、共通ソ−ス線７１とパッド層７３を形成するために、第５導電層（図１８の図面符号７０）の上に、共通ソ−ス線形成のための第３絶縁膜パタ−ン（図１８の図面符号７２）を先に形成した後、パッド層形成のための第４感光膜パタ−ン（図２０の図面符号７６）を形成したが、本実施例では第５導電層上にパッド層形成のための絶縁膜パタ−ン７２ａを先に形成した後（図２４及び図２５参照）、共通ソ−ス線形成のための感光膜パタ−ン７７を形成した（図２６及び図２７参照）。
【００５２】
前記第１実施例の方法によれば、絶縁膜パタ−ン７２ａが共通ソ−ス線７１の上に形成されるが（図２２参照）、本実施例の方法によれば、絶縁膜パタ−ン７２ａがパッド層７３の上に形成される（図２８参照）ということがわかる。
【００５３】
【第３実施例】
図３０は本発明の第３実施例による不揮発性メモリ素子の製造に使用されるレイアウト図である。
図３１は前記図３０のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第３実施例の方法を説明するために示したものである。
【００５４】
本実施例は不揮発性メモリセルのゲ−ト電極の側壁に形成されるスペ−サに関する。第１実施例の場合、スペ−サを形成するための別途のマスクパタ−ンが不要であるが（図３２及び図３３参照）、本実施例ではスペ−サ形成のための別途のマスクパタ−ン１９０を使用した。
本実施例では、スペ−サ８２形成のための食刻工程時、フィ−ルド酸化膜上に感光膜よりなる食刻マスク８４を形成した。したがって、活性領域側には前記図３２のようなスペ−サ６２が形成され、フィ−ルド酸化膜側には図３１のような絶縁膜パタ−ン８２が形成された。
【００５５】
本実施例は段差を改善するために提案された方法であって、後続く工程時にフィ−ルド酸化膜側は絶縁膜パタ−ン８２により段差が減る効果がある。
【００５６】
【第４実施例】
図３２は本発明の第４の他の実施例による不揮発性メモリ素子の製造に使用されるレイアウト図である。
図３３は前記図３２のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明のさらに他の実施例の方法を説明するために示したものである。
【００５７】
本実施例は前記第３実施例と同一な効果を達成するためのものであり、メモリセルトランジスタのドレインとドレインと間のフィ−ルド酸化膜とを覆うマスクパタ−ン２００を用いる。
本実施例によれば、ドレインとドレインとの間のフィ−ルド酸化膜とを覆う感光膜パタ−ン９４を用いた食刻工程を行うことにより、フィ−ルド酸化膜４３の上には絶縁膜パタ−ン９２が残存し、フィ−ルド参加膜４３上の感光膜パタ−ン９２により覆われない不揮発性メモリのゲ−ト電極の他の側壁にのみスペ−サ６２が形成される。
【００５８】
【発明の効果】
したがって、本発明による不揮発性メモリ装置及びその製造方法によれば、第一、共通ソ−ス線とパッド層は相異なる写真食刻工程により形成されるので、両子間の間隔を縮めるに制限がなくて集積度の向上が容易である。第二、各セルのゲ−ト電極間のソ−ス／ドレイン上に形成された溝に埋没導電層を埋め込んだ後、ビットラインをドレインに接続させるためのコンタクトホ−ルを形成するので、コンタクトホ−ルの深さを低めて誤接続を防止する。第三、タングステンをコンタクトホ−ルに埋め込む工程がないので、埋め込まれたタングステンにより生じる問題も防止する。
【００５９】
本発明は前記実施例に限定されず、多くの変形が本発明の技術的な思想内で当分野での通常の知識を持つ者により可能なのは明白である。
【図面の簡単な説明】
【図１】従来の方法により製造された不揮発性メモリ素子を示した断面図である。
【図２】本発明の第１及び第２実施例による不揮発性メモリ素子の製造に使用されるレイアウト図である。
【図３】本発明の第１及び第２実施例による不揮発性メモリ素子の製造に使用されるレイアウト図である。
【図４】本発明の第１及び第２実施例による不揮発性メモリ素子の製造に使用されるレイアウト図である。
【図５】本発明の第１及び第２実施例による不揮発性メモリ素子の製造に使用されるレイアウト図である。
【図６】 本発明の第１実施例により製造された不揮発性メモリ素子の断面図である。
【図７】 本発明の第１実施例により製造された不揮発性メモリ素子の断面図である。
【図８】 前記図２乃至図５のＡＡ′線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図９】 前記図２乃至図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図１０】 前記図２乃至図５のＡＡ′線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図１１】 前記図２乃至図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図１２】 前記図２乃至図５のＡＡ′線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図１３】 前記図２乃至図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図１４】 前記図２乃至図５のＡＡ′線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図１５】 前記図２乃至図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図１６】 前記図２乃至図５のＡＡ′線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図１７】 前記図２乃至図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図１８】 前記図２乃至図５のＡＡ′線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図１９】 前記図２乃至図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図２０】 前記図２乃至図５のＡＡ′線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図２１】 前記図２乃至図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図２２】 前記図２乃至図５のＡＡ′線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図２３】 前記図２乃至図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図２４】 前記図３乃至図５のＡＡ′線による断面図であり、本発明の第２実施例の方法を説明するためのものである。
【図２５】 前記図３乃至図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第２実施例の方法を説明するために示したものである。
【図２６】 前記図３乃至図５のＡＡ′線による断面図であり、本発明の第２実施例の方法を説明するためのものである。
【図２７】 前記図３乃至図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第２実施例の方法を説明するために示したものである。
【図２８】 前記図３乃至図５のＡＡ′線による断面図であり、本発明の第２実施例の方法を説明するためのものである。
【図２９】 前記図３乃至図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第２実施例の方法を説明するために示したものである。
【図３０】 本発明の第３実施例による不揮発性メモリ素子の製造に使用されるレイアウト図である。
【図３１】 前記図３０のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第３実施例の方法を説明するために示したものである。
【図３２】本発明の第４実施例による不揮発性メモリ素子の製造に使用されるレイアウト図である。
【図３３】前記図３２のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第４実施例の方法を説明するために示したものである。
【符号の説明】
６６ 第一埋没導電層
６９ 第二埋没導電層
３００ ドレイン
４００ ソース
【発明の属する技術分野】
本発明は不揮発性メモリ素子及びその製造方法に係り、特に集積度を向上させる不揮発性メモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
フラッシュメモリ（flesh memory）のような不揮発性メモリにおいて、一般にソ−ス／ドレイン及び浮遊ゲ−トと制御ゲ−トを有するゲ−ト電極より構成される一つのトランジスタは一つのメモリセルトランジスタを構成する。ここで、浮遊ゲ−トはデ−タを貯蔵する役割を行い、制御ゲ−トはその浮遊ゲ−トを制御する役割を果たす。
【０００３】
このようなフラッシュメモリに対する技術は、Ｒ．Ｓｈｉｒｏｔａなどにより１９９０年 ＩＥＤＭの１０３ペ−ジ〜１０６ペ−ジに記載された“ A 2.5 μm2 Memory Cell Structure for 16Mb NAND EEPROMs ”に詳細に開示されている。
セルトランジスタの動作は、浮遊ゲ−トからソ−ス、ドレイン及びバルク（チャンネル）に電子を引き出してセルのスレショルド電圧を低下させる消去動作、ソ−ス電位より高いゲ−ト電位とドレイン電位を用いてチャンネルホット電子を浮遊ゲ−トに注射させることによりセルのスレショルド電圧を増やすプログラム動作及びセルの消去状態とプログラム状態を読む読み取り動作よりなる。
【０００４】
図１は従来の方法により製造された不揮発性メモリ素子を示した断面図である。
図１を参照すれば、不揮発性メモリの単位セルトランジスタは、半導体基板１に形成されたソ−ス１１及びドレイン１２、この間の半導体基板上に形成されて浮遊ゲ−ト５と制御ゲ−ト９よりなるゲ−ト電極、ソ−ス１１上に形成された共通ソ−ス線１５、ドレイン１２上に形成されたパッド層１６及び埋め込まれたタングステン１９を通してパッド層１６と連結されたビットライン２１より構成されている。
【０００５】
この際、前記ソ−ス１１及びドレイン１２は第１方向に隣接するセルトランジスタと共有されており、前記浮遊ゲ−ト５は各セルトランジスタに限定されており、前記制御ゲ−ト９は第２方向に隣接するセルトランジスタと共有されており、前記共通ソ−ス線１５は第２方向に隣接するセルトランジスタのソ−スと共有されており、前記パッド層１６は各セルトランジスタに限定されており、前記ビットライン２１は第１方向に隣接するセルトランジスタのドレインと共有されている。共通ソ−ス線１５とパッド層１６は自己整合接触（self-align contact; ＳＡＣ）技法を用いて形成されており、ビットライン２１とドレイン１２を連結するコンタクトホ−ル２３はタングステン１９により埋め込まれている。
【０００６】
前記従来の方法により製造された不揮発性メモリ素子は、自己整合接触技法を用いて共通ソ−ス線１５とパッド層１６を形成することによりメモリセルの集積度の向上を図るが、第一、共通ソ−ス線１５とパッド層１６は同一な写真食刻で形成されるので、この間隔はデザインル−ルにより限定される。即ち、メモリ素子の集積度を向上させるためには単位セルトランジスタ間の間隔及び要素間の間隔を出来るかぎり縮めるべきであるが、同一な写真食刻工程で形成される共通ソ−ス線１５とパッド層１６との間隔を縮めるには制限がある。
【０００７】
第二、パッド層１６上にビットライン２１とドレイン１２を接続させるためのコンタクトホ−ル２３を形成するとき、形成されるべきコンタクトホ−ルが深いので（図１参照）、コンタクトホ−ル２３が完全に開放されない場合が生じうる。これは接続失敗を誘発してメモリ素子の誤動作をもたらす。
第三、タングステンにてコンタクトホ−ル２３を埋め込むために、タングステンを過度に蒸着するので、パチクルの発生による良好な収率が得にくく、埋め込まれたタングステン１９によりセルトランジスタに印加される物理的なストレスによるセルトランジスタの特性低下の恐れがある。
【０００８】
【発明が解決しようとする課題】
本発明の目的は前記従来の問題点を解決する不揮発性メモリ素子を提供するにある。
本発明の他の目的は前記不揮発性メモリ素子の製造において好適な製造方法を提供するにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するために本発明による不揮発性メモリ素子は、第１方向に隣接するセルトランジスタと共有するソ−ス及びドレイン、各セルトランジスタに限定される浮遊ゲ−ト及び第２方向に隣接するセルトランジスタと共有する制御ゲ−トより構成されるセルトランジスタと、第２方向に隣接するセルトランジスタのソ−スが互いに連結されるように、前記第２方向に長棒状で形成された第１埋没導電層と、各セルトランジスタのドレインとそれぞれ接続されている第２埋没導電層と、前記第１埋没導電層上に、前記第１埋没導電層と接続されるように第２方向に長棒状で形成された共通ソ−ス線と、前記第２埋没導電層上に、各セルトランジスタに限定されるように形成されたパッド層と、コンタクトホ−ルを通して前記パット層と連結されるビットラインとを含むことを特徴とする。
【００１０】
本発明による不揮発性メモリ素子において、前記第１及び第２埋没導電層は不純物のド−プされた多結晶シリコンで形成し、前記共通ソ−ス線とパッド層はシリサイドで形成することが望ましい。この際、前記シリサイドはタングステンシリサイドであることが望ましい。
本発明による不揮発性メモリ素子において、前記ドレインは、第２導電型の第１高濃度不純物層と、前記第２導電型の第１高濃度不純物を取り囲む第１導電型の低濃度不純物層で形成されていることが望ましく、前記ソ−スは、第２導電型の低濃度不純物層と、前記第２導電型の低濃度不純物層と部分的に重畳される第２導電型の第２高濃度不純物層で形成されていることが望ましい。
【００１１】
前記他の目的を達成するために本発明の一実施例による不揮発性メモリ素子の製造方法は、第１方向に隣接するセルトランジスタと共有するソース及びドレイン、各セルトランジスタに限定される浮遊ゲート及び第２方向に隣接するセルトランジスタと共有する制御ゲートより構成されたセルトランジスタを形成する第１段階と、前記第１段階後の結果物上に各セルトランジスタの積層された前記浮遊ゲート及び前記制御ゲートの側壁に形成された絶縁膜からなるスペーサとスペーサとの間の前記ソース及び前記ドレインが露出している溝を埋め込むように第１導電層を形成する第２段階と、前記第１導電層をエッチバックして前記溝にのみ第１導電層を埋め込む第３段階と、前記第３段階後の結果物上に第２導電層を形成する第４段階と、前記第２導電層上に第１絶縁膜を形成する第５段階と、前記第１絶縁膜をパタニングすることにより第２方向に隣接するセルトランジスタのソース上方を覆うように第２方向に長棒状の第１絶縁膜パターンを形成する第６段階と、各セルトランジスタのドレイン上に、隣接するセルトランジスタとは分離される形態の第１感光膜パターンを形成する第７段階と、前記第１絶縁膜パタ−ン及び第１感光膜パターンを食刻マスクとして前記第１導電層及び第２導電層を食刻することにより前記第２方向に隣接するセルトランジスタのソースを連結させる前記第１導電層よりなる第１埋没導電層と、前記第１埋没導電層と平行な前記第２導電層よりなる共通ソース線と、各セルトランジスタのドレインとそれぞれ接続する前記第１導電層よりなる第２埋没導電層及び前記第２埋没導電層と接続する前記第２導電層よりなるパッド層を形成する第８段階とを含むことを特徴とする。
【００１２】
本発明による不揮発性メモリ素子の製造方法において、前記第８段階以後に層間絶縁層を形成する第９段階、前記パッド層を露出させるコンタクトホ−ルを前記層間絶縁層に形成する第１０段階及びコンタクトホ−ルを通して前記パッド層と接続するビットラインを形成する第１１段階を追加することが望ましい。
本発明による不揮発性メモリ素子の製造方法において、前記第１導電層として不純物のド−プされた多結晶シリコンを使用し、前記第２導電層としてはシリサイド物質を使用するこが望ましく、この際、前記シリサイド物質としてはタングステンシリサイドを使用することが望ましい。
【００１３】
本発明による不揮発性メモリ素子の製造方法において、前記第１段階は、半導体基板を活性領域と非活性領域に分けるフィ−ルド酸化膜を形成する段階と、前記活性領域の半導体基板上にゲ−ト絶縁膜を形成する段階と、前記ゲ−ト絶縁膜を含む結果物上に第３導電層を形成する段階と、前記第３導電層をパタニングすることにより、第１方向に長棒状の浮遊ゲ−トパタ−ンを形成する段階と、浮遊ゲ−トパタ−ンが形成された結果物の全面に誘電体膜、第４導電層及び第５導電層を順次に積層する段階と、前記浮遊ゲ−トパタ−ン、誘電体膜、第４導電層及び第５導電層を第２方向に長棒状でパタニングすることにより、各セルトランジスタに限定された浮遊ゲ−トと第２方向に隣接するセルトランジスタと共有される制御ゲ−トを形成する段階と、ドレインが形成される領域の半導体基板を露出させる第２感光膜パタ−ンを形成する段階と、第１導電型の不純物を低濃度で注入した後、第２導電型の不純物を第１高濃度で注入することにより第１方向に隣接するセルトランジスタと共有される、第２導電型の第１高濃度不純物層と前記第２導電型の第１高濃度不純物層を取り囲む第１導電型の低濃度不純物層より構成されるドレインを形成する段階と、前記第２感光膜パタ−ンを取り除く段階と、前記第２感光膜パタ−ンを取り除いた半導体基板の全面に第２導電型の不純物を低濃度で注入する段階と、低濃度不純物を注入した結果物の全面に第２絶縁膜を形成した後、これを異方性食刻することにより各セルトランジスタのゲ−ト側壁にスペ−サを形成する段階と、スペ−サが形成されている半導体の全面に第２導電型の不純物を第２高濃度で注入することにより第１方向に隣接するセルと共有される、第２導電型の第２高濃度不純物層と前記第２導電型の第２高濃度不純物と部分的に重畳される第２導電型の低濃度不純物層より構成されるソ−スを形成する段階とを含めてなることが望ましい。
【００１４】
前記第３及び第４導電層として不純物のド−プされた多結晶シリコン層を使用し、前記第５導電層としてタングステンシリサイドを使用することが望ましい。
前記第１導電型の不純物はＰ型の不純物であり、前記第２導電型の不純物はＮ型の不純物であることが望ましい。
この際、ドレインを形成する前記段階中、第１導電型の不純物イオンを低濃度で注入する前記段階では、ボロンイオンを１．０Ｅ１３〜１．０Ｅ１４イオン／cm2のド−ズ、約５０〜１５０ｋｅＶのエネルギ−で注入し、第２導電型の不純物を第１高濃度で注入する前記段階では、砒素イオンを１．０Ｅ１５〜６．０Ｅ１４イオン／cm2のド−ズ、略３０〜８０ｋｅＶのエネルギ−で注入することが望ましい。
【００１５】
ソ−スを形成する前記段階中、第２導電型の不純物を低濃度で注入する前記段階では、燐イオンを１．０Ｅ１３〜５．０Ｅ１３イオン／cm2のド−ズ、略３０〜８０ｋｅＶのエネルギ−で注入し、第２導電型の不純物を第２高濃度で注入する前記段階では、砒素イオンを６．０Ｅ１５イオン／cm2のド−ズ、略３０〜１００ｋｅＶのエネルギ−で注入することが望ましい。
【００１６】
本発明による不揮発性メモリ素子の製造方法において、前記浮遊ゲ−トパタ−ン、誘電型膜、第４導電層及び第５導電層をパタニングする前記段階は、前記第５導電層上に第３絶縁膜を形成する段階と、前記第３絶縁膜上に感光膜を塗布した後、写真工程を行い第２方向に長棒状の制御ゲ−トの形成のための第３感光膜パタ−ンを形成する段階と、前記第３感光膜パタ−ンを食刻マスクとして前記第３絶縁膜を異方食刻することにより制御ゲ−ト形成のための第３絶縁膜パタ−ンを形成する段階と、前記第３絶縁膜パタ−ンを食刻マスクとして前記第５導電層、第４導電層、誘電型膜、第３導電層を異方性食刻する段階とより行われることが望ましい。
【００１７】
前記他の目的を達成するために本発明の他の実施例による不揮発性メモリ素子の製造方法は、第１方向に隣接するセルトランジスタと共有するソース及びドレイン、セルトランジスタに限定された浮遊ゲート及び第２方向に隣接するセルトランジスタと共有する制御ゲートより構成されるセルトランジスタを形成する第１段階と、前記セルトランジスタを形成した後の結果物上に各セルトランジスタの積層された前記浮遊ゲート及び前記制御ゲートの側壁に形成された絶縁膜からなるスペーサとスペーサとの間の前記ソース及び前記ドレインが露出している溝を埋め込むように第１導電層を形成する第２段階と、前記第１導電層をエッチバックして前記溝にのみ第１導電層を埋め込む第３段階と、前記埋め込む段階後の結果物上に第２導電層を形成する第４段階と、前記第２導電層上に第１絶縁膜を形成する第５段階と、前記第１絶縁膜を食刻することにより各セルトランジスタのドレイン上に各セルトランジスタに限定される第１絶縁膜パターンを形成する第６段階と、前記第１絶縁膜パターンが形成された結果物の全面上に感光膜を塗布する第７段階と、第２方向に隣接するソース上方を覆うように第２方向に長棒状の第１感光膜パターンを形成する第８段階と、前記第１絶縁膜パターン及び第１感光膜パターンを食刻マスクとして前記第２導電層及び第１導電層を食刻することにより第２方向に隣接するセルトランジスタのソースを連結する前記第１導電層よりなる第１埋没導電層と、前記第１埋没導電層と平行な前記第２導電層よりなる共通ソース線、各セルトランジスタのドレインと接続する前記第１導電層よりなる第２埋没導電層及び前記第２埋没導電層と接続する前記第２導電層よりなるパッド層を形成する第９段階とを含むことを特徴とする。
【００１８】
【発明の実施の形態】
以下、添付した図面に基づき本発明をさらに詳細に説明する。
図２において、一点鎖線で示されたＹ軸に長い長方形は半導体基板を活性領域及び非活性領域に限定するフィ−ルド酸化膜形成のためのマスクパタ−ン１１０を、二線鎖線で示されたＹ軸に長い長方形は浮遊ゲ−トパタ−ンパタ−ン形成のためのマスクパタ−ン１２０を、点線で示されたＸ軸に長い長方形は制御ゲ−ト形成のためのマスクパタ−ン１３０を、そして、実線で示されたＸ軸に長い長方形はドレイン形成のためのマスクパタ−ン１４０をそれぞれ示す。前記図２において、マスリックス状の太い点線に限定された長方形（Ｆ）は浮遊ゲ−トを示す。
【００１９】
図３において、一点鎖線で示されたＸ軸に長い長方形（Ｇ）は埋め込まれた導電層を示し、実線で示されたＸ軸に長い長方形は共通ソ−ス線形成のためのマスクパタ−ン１５０を示す。
図４において、実線で示されてその内部に斜線の引かれた四角形はパッド層の形成のためのマスクパタ−ン１６０を示す。
【００２０】
図５において、一点鎖線で示されてその内部に対角線の引かれた四角形はコンタクトホ−ル形成のためのマスクパタ−ン１７０を示し、実線で示されたＹ軸に長い長方形はビットライン形成のためのマスクパタ−ン１８０を示す。
図６及び図７は本発明の第１実施例により製造された不揮発性メモリ素子を示した断面図であり、前記図６は図５のＡＡ′線による断面図であり、前記図７は図５のＢ−Ｃ−Ｄ−Ｅ線による断面図である。
【００２１】
ゲ−ト電極は各セルトランジスタに限定された浮遊ゲ−ト４６とＸ軸方向に隣接するセルトランジスタと共有される制御ゲ−ト５０より構成され、ドレイン３００はＰ型の低濃度不純物層５６とＮ型の第１高濃度不純物層５８より構成され、ソ−ス４００はＮ型の低濃度不純物層６０とＮ型の第２高濃度不純物層６４より構成される。この際、前記ソ−ス４００及びドレイン３００はＹ軸方向に隣接するセルトランジスタと共有される。
【００２２】
第１埋没導電層６６はＸ方向に隣接するセルトランジスタ４００と共有されるようにＸ方向に長棒状で形成されており、第２埋没導電層６９は各セルトランジスタのドレイン３００とそれぞれ接続するように各セルトランジスタごとに一つずつ形成されている。
かつ、共通ソ−ス線７１はＸ方向に隣接するセルトランジスタと共有されるように前記第１埋没導電層６６上に形成されており、パッド層７３は各セルトランジスタの前記第２埋没導電層６９と接続されるように各セルトランジスタごとに一つずつ形成されている。ビットライン８０はコンタクトホ−ル７９を通して前記パッド層７３と接続する。
【００２３】
図面符号３０はＰ型の半導体基板を、３２はＮ型のウェルを、３４はＰ型のポケットウェルを、４３はフィ−ルド酸化膜を、４４はゲ−ト絶縁膜を示す。
本発明による不揮発性メモリ素子によれば、共通ソ−ス線７１は絶縁膜７２を食刻マスクとした食刻工程で形成され、パッド層７３は感光膜パタ−ン（図示せず）を食刻マスクとする食刻工程で形成される。したがって、前記共通ソ−ス線７１とパッド層７３との間隔はデザインル−ルにより限定されないので、メモリセルの縮小が容易になる。
【００２４】
かつ、各セルトランジスタの間、即ち、ソ−ス４００及びドレイン３００上には第１及び第２埋没導電層６６，６９が形成されている。これはビットライン８０をドレイン３００に接続させるためのコンタクトホ−ル７９を形成するとき、コンタクトホ−ル７９の深さを浅くするので、誤接続などの問題を引き起こさない。
【００２５】
【第１実施例】
前記図２乃至図５、前記図８乃至図２２及び図９乃至図２３に基づき本発明の第１実施例の方法を説明する。
まず、図８及び図９は半導体基板３０を活性領域及び非活性領域に限定するためのフィ−ルド酸化膜（図示せず）を形成する段階を示したものであり、これは第１導電型の半導体基板３０に第２導電型のウェル３２を形成する第１段階、前記第２導電型のウェル３２内に第１導電型のポケット−ウェル３４を形成する第２段階、前記第２段階後の結果物上にパッド酸化膜３６、多結晶シリコン膜３８及び窒化膜４０を積層する第３段階、前記窒化膜４０上に感光膜を塗布した後、前記図２のマスクパタ−ン１１０を用いた写真工程を行うことにより活性領域となる領域のみを覆う第１感光膜パタ−ン４２を形成する第４段階、前記第１感光膜パタ−ン４２を食刻マスクとして露出された前記窒化膜４０を完全に取り除く第５段階及び前記第１感光膜パタ−ン４２を食刻マスクとして露出された前記多結晶シリコン３８を所定の深さで食刻する第６段階とを含む。
【００２６】
本発明の一実施例による不揮発性メモリ素子のセルアレイはＰ型のポケット−ウェル３４、Ｎ型のウェル３２及びＰ型の半導体基板３０より構成される三重ウェル内に位置する。Ｎ型のウェル３２はＰ型の半導体基板３０に６μｍ〜８μｍの深さに形成され、前記Ｐ型の半導体基板３０とは電気的に分離されたＰ型のポケット−ウェル３４はＮ型のウェル３２に３μｍ〜４μｍの深さに形成される。
【００２７】
前記三重ウェルの形成方法は一般に普遍化された技術なので、具体的な説明は省く。Ｐ型のポケット−ウェル３４はメモリ素子の消去動作時、高電圧が印加されるので、Ｐ型の半導体基板３０とは電気的に分離されなければならない。
また、フィ−ルド酸化膜は一般に緩衝されたＬＯＣＯＳ（buffered local-oxide-on-silicon)工程を用いて形成される。
【００２８】
本発明の一実施例では、前記パッド酸化膜３６を２４０Å程度の厚さに形成し、前記多結晶シリコン３８を１０００Å程度の厚さに形成し、前記窒化膜４０を１５００Å程度の厚さに形成した。
前記第６段階後、第１感光膜パタ−ン４２を取り除く第７段階、前記第１感光膜パタ−ンの取り除かれた半導体基板の全面に、例えば、ボロンイオンのようなＮ型の不純物イオンを、１．０Ｅ１３〜１．０Ｅ１４イオン／cm2のド−ズに、５０ｋｅＶのエネルギ−で注入してＮチャンネルストッパ（図示せず）を形成する第８段階及び酸化雰囲気中、約６０００Å程度厚さのフィ−ルド酸化膜（図１１の４３）を形成する第９段階を行う。
【００２９】
図８乃至図２２に示された方位表示“丸”は紙面の下側から紙面の上側への方向（即ち、Ｘ方向）を示し、“→”は紙面の左側から紙面の右側への方向（即ち、Ｙ方向）を示し、図２乃至図５に示された方位表示と一致する。即ち、図８乃至図２２におけるＸ軸方向は図２乃至図５のＸ軸方向と一致する。
図１０及び図１１はゲ−ト絶縁膜４４、浮遊ゲ−ト４６、誘電体膜４８、制御ゲ−ト５０およびドレイン３００を形成する段階を示したものであり、これはフィ−ルド酸化膜４３を形成した後、半導体基板３０上に積層されている物質を除く第１段階、ゲ−ト絶縁膜４４を形成する第２段階、前記ゲ−ト絶縁膜４４上に第１導電層（以後の工程により浮遊ゲ−トパタ−ンとなる）を形成する第３工程、図２のマスクパタ−ン１２０を用いた写真食刻工程で前記第１導電層を食刻することにより浮遊ゲ−トパタ−ン（以後の工程により浮遊ゲ−ト４６となる）を形成する第４段階、前記第４段階から得た結果物の全面に誘電体物質層（以後の工程により誘電体膜４８となる）を形成する第５段階、前記誘電体物質層上に第２及び第３導電層（以後の工程により制御ゲ−ト５０となる）を順次に積層する第６段階、前記第３導電層上に第１絶縁膜５２を形成する第７段階、図２のマスクパタ−ン１３０を用いた写真食刻工程で前記第１絶縁膜、第３及び第２導電層、誘電物質層及び浮遊ゲ−トパタ−ンを食刻することにより浮遊ゲ−ト４６、誘電体膜４８及び制御ゲ−ト５０を形成する第８段階、前記第８段階から得られた結果物の全面に感光膜を塗布する第９段階、図２のマスクパタ−ン１４０を用いた写真工程によりドレインが形成される領域の半導体基板を露出させる第２感光膜パタ−ン５４を形成する第１０段階及び第１導電型の不純物を低濃度でド−プして第１導電型の低濃度不純物層５６を形成した後、第２導電型の不純物を第１高濃度でド−プして第２導電型の第１高濃度不純物層５８を形成することによりドレイン３００を形成する第１１段階とを含む。
【００３０】
ＬＯＣＯＳ工程に用いられる窒化膜は燐酸を使用した湿式食刻で取り除き、多結晶シリコンは乾式食刻し、パッド酸化膜は湿式食刻する。
前記第１段階後、後続く段階で形成されるゲ−ト絶縁膜４４の膜質を改善するために、約５００Å程度の厚さの犠牲酸化膜を成長させた後、湿式食刻でこれを取り除く段階を行うこともできる。
【００３１】
前記ゲ−ト絶縁膜４４は酸化膜を約１００Å程度の厚さに成長させて形成する。前記第１導電層は多結晶シリコンを約１５００Å程度の厚さに堆積して形成する。この際、前記多結晶シリコンはバルク抵抗を減らすためにＰＯＣｌ3 でド−プされる。ＰＯＣｌ3 のド−プされた多結晶シリコンの抵抗は約５０Ω／□となる。
【００３２】
浮遊ゲ−トパタ−ンはＹ軸方向、即ち、活性領域上に長棒状で形成される。かつ、前記活性領域を完全に覆うだけでなく、前記フィ−ルド酸化膜４３とは部分的に重畳されて形成される。
誘電体膜４８は約１００Å程度厚さの酸化膜、約１５０Å程度厚さの窒化膜及び３０〜５０Å程度厚さの酸化膜を順次に積層して形成する。
【００３３】
第２導電型としては５０Ω／□の抵抗を有するようにＰＯＣｌ3 を堆積した多結晶シリコンが使用され、第３導電層としてはシリサイド、例えば、タングステンシリサイド（ＷＳｉ2 ）を用いる。前記第２及び第３導電層は、それぞれ例えば、１５００Å程度厚さに形成する。したがって、制御ゲ−ト５０は多結晶シリコンとタングステンシリサイドが積層されたポリサイド構造を有する。
【００３４】
また、前記制御ゲ−ト５０はＸ軸方向に長棒状で形成される。即ち、Ｘ軸方向に配置された隣接するセルトランジスタと共有される。この際、浮遊ゲ−ト４６は、前記図２の図面符号Ｆを参照すれば、各セルトランジスタに限定されていることがわかる。
前記第８段階（自己整合食刻工程）は、前記第１絶縁膜を食刻して第１絶縁膜パタ−ン５２を形成する段階及び前記第１絶縁膜パタ−ン５２を食刻マスクとして第３及び第２導電層、誘電物質層及び浮遊ゲ−トパタ−ンを食刻する段階に分けて行える。この際、前記第１絶縁膜は約３０００Å程度の厚さに形成することが望ましい。
【００３５】
前記第１導電型の低濃度不純物層５６は、例えばボロンのようなＰ型の不純物を１．０Ｅ１３〜１．０Ｅ１４イオン／cm2ド−ズ、５０〜１５０ｋｅＶのエネルギ−で注入して形成され、前記第２導電型の第１高濃度不純物層５８は、例えば、砒素のようなＮ型の不純物を１．０Ｅ１５〜６．０Ｅ１５イオン／cm2ド−ズ、３０〜８０ｋｅＶのエネルギ−で注入して形成される。
【００３６】
前記第１１段階後、約８５０〜９５０℃で熱処理を行うことにより、前記第１導電型の低濃度不純物層５６が第２導電型の高濃度不純物層５８を取り囲むドレイン構造を形成する。前記ドレイン３００はプログラム動作時、ホット電子を多く発生させる。
また、前記熱処理工程時、約１００〜２００Å程度厚さの酸化膜を成長させて浮遊ゲ−ト４６とドレイン３００の重畳部位にあるゲ−ト絶縁膜４４を些か厚く成長させることにより、セル動作時に生じる電圧のストレスを緩和させる。
【００３７】
図１４及び図１５はソース４００及びスペーサ６２を形成する工程を示したものであり、これは第２感光膜パターン５４を取り除く第１段階、第２導電型の不純物を低濃度でド−プして第２導電型の低濃度不純物層６０を形成する第２段階、第２絶縁膜（以後の工程によりスペーサ６２となる）を前記第２導電型の低濃度不純物層６０が形成されている半導体基板の全面に形成する第３段階と、ポケット−ウェル３４が露出されるように前記第２絶縁膜を乾式食刻することによりゲート電極４６〜５０の側壁にスペーサ６２を形成する第４段階及び第２導電型の不純物を第２高濃度でド−プして第２導電型の第２高濃度不純物層６４を形成することにより前記ソース４００を完成する第５段階とを含む。
【００３８】
前記第２導電型の低濃度不純物層６０は、例えば、燐のようなＮ型の不純物を１．０Ｅ１３〜５．０Ｅ１３イオン／cm2のド−ズ、３０〜８０ｋｅＶのエネルギ−で注入して形成し、前記第２導電型の第２高濃度不純物層６４は、例えば、砒素のようなＮ型の不純物を約６．０Ｅ１５イオン／cm2のド−ズ、３０〜１００ｋｅＶのエネルギ−で注入して形成される。
【００３９】
第２絶縁膜は酸化膜を約２０００Å程度の厚さに積層して形成する。
前記第２乃至第５段階により、メモリセルトランジスタのソ−スはＬＤＤ構造を有する。
図１６及び図１７は埋没導電層６６，６８を形成する工程を示したものであり、これはスペ−サ６２が形成されている結果物の全面に、第４導電層６４をスペ−サ間の溝を完全に埋め込む程度の厚さに形成する第１段階及び前記第４導電層をエッチバックしてスペ−サ間の溝を埋め込む程度に第４導電層を残すことにより埋没導電層６６，６８を形成する第２段階を含む。
【００４０】
前記第４導電層６４としては不純物のド−プされた多結晶シリコンを使用する。この際、第４導電層６４の厚さはスペ−サ間の間隔の１／２より大きくなければならない。
前記埋没導電層６６，６８は、ビットライン（図示せず）とドレイン３００を接続させるためのコンタクトホ−ルの形成時（以後に行われる）、コンタクトホ−ルの深さを著しく縮めて誤接続を防止する役割を果たす。
【００４１】
前記埋没導電層６６，６８は、図３を参照するとき、Ｘ軸方向に長棒状で形成されていることがわかる。即ち、ソ−ス４００上に形成された埋没導電層６６はＸ軸方向に隣接するセルトランジスタのソ−ス（図示せず）と連結されており、ドレイン３００上に形成された埋没導電層６８はＸ軸方向に隣接するセルトランジスタのドレイン（図示せず）と連結されている（図３の図面符号Ｇ参照）。
【００４２】
図１８及び図１９は共通ソース線（図示せず）形成のための第３絶縁膜パタ−ン７２を形成する工程を示したものであり、これは埋没導電層６６，６８が形成されている半導体基板の全面に第５導電層７０を形成する第１段階と、前記第５導電層７０（以後の工程により共通ソース線及びパッド層（図２０の図面符号７１，７３）となる）上に第３絶縁膜を形成する第２段階、前記第３絶縁膜上に感光膜を塗布する第３段階、図３のマスクパターン１５０を用いた写真工程を行って共通ソース線形成のための第３感光膜パターン７４を形成する第４段階、前記第３感光膜パターン７４を食刻マスクとし、第３絶縁膜を食刻対象物とする乾式食刻を行って第３絶縁膜パターン７２を形成する第５段階とを含む。
【００４３】
第５導電層７０としてはシリサイドを用いる。本発明ではタングステンシリサイド（ＷＳｉ2 ）を約１５００Å程度の厚さに堆積して前記第５導電層７０を形成した。
第３絶縁膜として約１５００Å程度の厚さの酸化膜を使用する。酸化膜の代わりに窒化膜を使用する場合もある。即ち、前記第３絶縁膜を構成する物質としては、任意の食刻工程に対して前記第５導電層７０を構成する物質とは異なる食刻率を有する絶縁物質ならいずれもよい。
【００４４】
前記第３絶縁膜パタ−ン７２はＸ軸方向に長棒状で形成される。即ち、ソ−ス４００上に形成された埋没導電層６６と平行に形成される。
図２０及び図２１は共通ソ−ス線７１及びパッド層７３を形成する工程を示したものであり、これは第３感光膜パタ−ン（図１８の図面符号７４）を取り除く第１段階、前記第３感光膜パタ−ンを取り除いた半導体基板の全面に感光膜を再塗布する第２段階、図４のマスクパタ−ン１６０を用いた写真工程を行い、パッド層７３の形成のための第４感光膜パタ−ン７６を形成する第３段階、前記第３絶縁膜パタ−ン７２及び第４感光膜パタ−ン７６を食刻マスクとして第５導電層（図１８の図面符号７０）及び埋没導電層（図１８の図面符号６６，６８）を乾式食刻するので、第１埋没導電層６６，第２埋没導電層６９、共通ソ−ス線７１及びパッド層７３を形成する第４段階とを含む。
【００４５】
第１埋没導電層６６は図３に示したように（図３の図面符号Ｇ）、Ｘ軸方向に長棒状であり、第２埋没導電層６９は各セルトランジスタのドレインとそれぞれ接続し、各セルトランジスタに限定される（図４のマスクパタ−ン１６０とＸ軸方向の長さが同一である）。
共通ソ−ス線７１は前記第１埋没導電層６６と平行に配置され、前記第１埋没導電層６６を完全に覆うように形成される。また、前記第１埋没導電層６６を通してソ−ス４００と接続される。
【００４６】
パッド層７３は前記第２埋没導電層６９と平行に配置され、前記第２埋没導電層６９を完全に覆うように形成される。また、前記第２埋没導電層６９を通してドレイン３００と接続される。
図４に示したように、共通ソ−ス線７１及び第１埋没導電層６６はＸ軸方向に隣接するセルトランジスタのソ−スと共有されるが、パッド層７３及び第２埋没導電層６９は各セルトランジスタに限定される。
【００４７】
図１８と図１９、図２０と図２１を参照すれば、共通ソ−ス線７１とパッド層７３は相異なる写真食刻により形成される。即ち、共通ソ−ス線７１は第３絶縁膜パタ−ン７２を食刻マスクとする食刻工程により形成されるが、パッド層７３は第４感光膜パタ−ン７６を食刻マスクとする食刻工程により形成される。この際、前記第３絶縁膜パタ−ン７２と第４感光膜パタ−ン７６は二回の相異なる写真工程で形成される。
【００４８】
したがって、前記工程により形成された共通ソ−ス線７１とパッド層７３との間隔はデザインル−ルにより限定されない。即ち、共通ソ−ス線７１とパッド層７３との間隔はミスアライン（misalign) 限界まで縮ませる。
図２２及び図２３はビットライン８０を形成する工程を示したものであり、これは共通ソ−ス線７１及びパッド層７３が形成されている半導体基板の全面に例えば、酸化膜及びボロン−燐イオンがド−プされているシリコン（ＢＰＳＧ）を蒸着して層間絶縁層７８を形成する第１段階、図５のマスクパタ−ン１７０を用いた写真食刻工程で前記層間絶縁層を部分的に食刻することによりパッド層７３を露出させるコンタクトホ−ル７９を形成する第２段階及び結果物の全面に前記コンタクトホ−ル７９を埋め込むように第６導電層（以後の工程によりビットライン８０となる）を蒸着した後、これを図５のマスクパタ−ン１８０を用いた写真食刻工程でパタニングすることによりビットライン８０を形成する第３段階とを含む。
【００４９】
ボロン−燐イオンのド−ピングされたシリコンは段差塗布性を良好にするために、９５０℃で約３０分間、窒素（Ｎ2 ）雰囲気で熱処理してリフロ−させる。
第６導電層として、例えば、アルミニウムを使用する。
ビットライン８０はＹ軸方向に長棒状で形成され、Ｙ軸方向に隣接するセルトランジスタのドレイン（図示せず）と共有される。
【００５０】
【第２実施例】
図２４乃至図２８は前記図３乃至図５のＡＡ′線による断面図であり、本発明の第２実施例の方法を説明するために示したものである。
図２５乃至図２９は前記図３ないし図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第２実施例の方法を説明するために示したものである。
【００５１】
第１実施例では、共通ソ−ス線７１とパッド層７３を形成するために、第５導電層（図１８の図面符号７０）の上に、共通ソ−ス線形成のための第３絶縁膜パタ−ン（図１８の図面符号７２）を先に形成した後、パッド層形成のための第４感光膜パタ−ン（図２０の図面符号７６）を形成したが、本実施例では第５導電層上にパッド層形成のための絶縁膜パタ−ン７２ａを先に形成した後（図２４及び図２５参照）、共通ソ−ス線形成のための感光膜パタ−ン７７を形成した（図２６及び図２７参照）。
【００５２】
前記第１実施例の方法によれば、絶縁膜パタ−ン７２ａが共通ソ−ス線７１の上に形成されるが（図２２参照）、本実施例の方法によれば、絶縁膜パタ−ン７２ａがパッド層７３の上に形成される（図２８参照）ということがわかる。
【００５３】
【第３実施例】
図３０は本発明の第３実施例による不揮発性メモリ素子の製造に使用されるレイアウト図である。
図３１は前記図３０のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第３実施例の方法を説明するために示したものである。
【００５４】
本実施例は不揮発性メモリセルのゲ−ト電極の側壁に形成されるスペ−サに関する。第１実施例の場合、スペ−サを形成するための別途のマスクパタ−ンが不要であるが（図３２及び図３３参照）、本実施例ではスペ−サ形成のための別途のマスクパタ−ン１９０を使用した。
本実施例では、スペ−サ８２形成のための食刻工程時、フィ−ルド酸化膜上に感光膜よりなる食刻マスク８４を形成した。したがって、活性領域側には前記図３２のようなスペ−サ６２が形成され、フィ−ルド酸化膜側には図３１のような絶縁膜パタ−ン８２が形成された。
【００５５】
本実施例は段差を改善するために提案された方法であって、後続く工程時にフィ−ルド酸化膜側は絶縁膜パタ−ン８２により段差が減る効果がある。
【００５６】
【第４実施例】
図３２は本発明の第４の他の実施例による不揮発性メモリ素子の製造に使用されるレイアウト図である。
図３３は前記図３２のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明のさらに他の実施例の方法を説明するために示したものである。
【００５７】
本実施例は前記第３実施例と同一な効果を達成するためのものであり、メモリセルトランジスタのドレインとドレインと間のフィ−ルド酸化膜とを覆うマスクパタ−ン２００を用いる。
本実施例によれば、ドレインとドレインとの間のフィ−ルド酸化膜とを覆う感光膜パタ−ン９４を用いた食刻工程を行うことにより、フィ−ルド酸化膜４３の上には絶縁膜パタ−ン９２が残存し、フィ−ルド参加膜４３上の感光膜パタ−ン９２により覆われない不揮発性メモリのゲ−ト電極の他の側壁にのみスペ−サ６２が形成される。
【００５８】
【発明の効果】
したがって、本発明による不揮発性メモリ装置及びその製造方法によれば、第一、共通ソ−ス線とパッド層は相異なる写真食刻工程により形成されるので、両子間の間隔を縮めるに制限がなくて集積度の向上が容易である。第二、各セルのゲ−ト電極間のソ−ス／ドレイン上に形成された溝に埋没導電層を埋め込んだ後、ビットラインをドレインに接続させるためのコンタクトホ−ルを形成するので、コンタクトホ−ルの深さを低めて誤接続を防止する。第三、タングステンをコンタクトホ−ルに埋め込む工程がないので、埋め込まれたタングステンにより生じる問題も防止する。
【００５９】
本発明は前記実施例に限定されず、多くの変形が本発明の技術的な思想内で当分野での通常の知識を持つ者により可能なのは明白である。
【図面の簡単な説明】
【図１】従来の方法により製造された不揮発性メモリ素子を示した断面図である。
【図２】本発明の第１及び第２実施例による不揮発性メモリ素子の製造に使用されるレイアウト図である。
【図３】本発明の第１及び第２実施例による不揮発性メモリ素子の製造に使用されるレイアウト図である。
【図４】本発明の第１及び第２実施例による不揮発性メモリ素子の製造に使用されるレイアウト図である。
【図５】本発明の第１及び第２実施例による不揮発性メモリ素子の製造に使用されるレイアウト図である。
【図６】 本発明の第１実施例により製造された不揮発性メモリ素子の断面図である。
【図７】 本発明の第１実施例により製造された不揮発性メモリ素子の断面図である。
【図８】 前記図２乃至図５のＡＡ′線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図９】 前記図２乃至図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図１０】 前記図２乃至図５のＡＡ′線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図１１】 前記図２乃至図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図１２】 前記図２乃至図５のＡＡ′線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図１３】 前記図２乃至図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図１４】 前記図２乃至図５のＡＡ′線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図１５】 前記図２乃至図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図１６】 前記図２乃至図５のＡＡ′線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図１７】 前記図２乃至図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図１８】 前記図２乃至図５のＡＡ′線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図１９】 前記図２乃至図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図２０】 前記図２乃至図５のＡＡ′線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図２１】 前記図２乃至図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図２２】 前記図２乃至図５のＡＡ′線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図２３】 前記図２乃至図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第１実施例の方法を説明するために示したものである。
【図２４】 前記図３乃至図５のＡＡ′線による断面図であり、本発明の第２実施例の方法を説明するためのものである。
【図２５】 前記図３乃至図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第２実施例の方法を説明するために示したものである。
【図２６】 前記図３乃至図５のＡＡ′線による断面図であり、本発明の第２実施例の方法を説明するためのものである。
【図２７】 前記図３乃至図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第２実施例の方法を説明するために示したものである。
【図２８】 前記図３乃至図５のＡＡ′線による断面図であり、本発明の第２実施例の方法を説明するためのものである。
【図２９】 前記図３乃至図５のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第２実施例の方法を説明するために示したものである。
【図３０】 本発明の第３実施例による不揮発性メモリ素子の製造に使用されるレイアウト図である。
【図３１】 前記図３０のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第３実施例の方法を説明するために示したものである。
【図３２】本発明の第４実施例による不揮発性メモリ素子の製造に使用されるレイアウト図である。
【図３３】前記図３２のＢ−Ｃ−Ｄ−Ｅ線による断面図であり、本発明の第４実施例の方法を説明するために示したものである。
【符号の説明】
６６ 第一埋没導電層
６９ 第二埋没導電層
３００ ドレイン
４００ ソース
Claims (11)
- 第１方向に隣接するセルトランジスタと共有するソース及びドレイン、各セルトランジスタに限定される浮遊ゲート及び第２方向に隣接するセルトランジスタと共有する制御ゲートより構成されたセルトランジスタを形成する第１段階と、
前記第１段階後の結果物上に各セルトランジスタの積層された前記浮遊ゲート及び前記制御ゲートの側壁に形成された絶縁膜からなるスペーサとスペーサとの間の前記ソース及び前記ドレインが露出している溝を埋め込むように第１導電層を形成する第２段階と、
前記第１導電層をエッチバックして前記溝にのみ第１導電層を埋め込む第３段階と、
前記第３段階後の結果物上に第２導電層を形成する第４段階と、
前記第２導電層上に第１絶縁膜を形成する第５段階と、
前記第１絶縁膜をパタニングすることにより第２方向に隣接するセルトランジスタのソース上方を覆うように第２方向に長棒状の第１絶縁膜パターンを形成する第６段階と、
各セルトランジスタのドレイン上に、隣接するセルトランジスタとは分離される形態の第１感光膜パターンを形成する第７段階と、
前記第１絶縁膜パターン及び第１感光膜パターンを食刻マスクとして前記第１導電層及び第２導電層を食刻することにより前記第２方向に隣接するセルトランジスタのソースを連結させる前記第１導電層よりなる第１埋没導電層と、前記第１埋没導電層と平行な前記第２導電層よりなる共通ソース線と、各セルトランジスタのドレインとそれぞれ接続する前記第１導電層よりなる第２埋没導電層及び前記第２埋没導電層と接続する前記第２導電層よりなるパッド層を形成する第８段階とを含むことを特徴とする不揮発性メモリ素子の製造方法。 - 前記第８段階以後に層間絶縁層を形成する第９段階、前記パッド層を露出させるコンタクトホ−ルを前記層間絶縁層に形成する第１０段階及びコンタクトホ−ルを通して前記パッド層と接続するビットラインを形成する第１１段階を追加することを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
- 前記第１導電層として不純物のド−プされた多結晶シリコンを使用し、前記第２導電層としてはシリサイド物質を使用することを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
- 前記シリサイド物質としてタングステンシリサイドを使用することを特徴とする請求項３に記載の不揮発性メモリ素子の製造方法。
- 前記第１段階は、
半導体基板を活性領域と非活性領域に分けるフィ−ルド酸化膜を形成する段階と、
前記活性領域の半導体基板上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜を含む結果物上に第３導電層を形成する段階と、
前記第３導電層をパタニングすることにより、第１方向に長棒状の浮遊ゲートパターンを形成する段階と、
浮遊ゲートパターンが形成された結果物の全面に誘電体膜、第４導電層及び第５導電層を順次に積層する段階と、
前記浮遊ゲートパターン、誘電体膜、第４導電層及び第５導電層を第２方向に長棒状でパタニングすることにより、各セルトランジスタに限定された浮遊ゲートと第２方向に隣接するセルトランジスタと共有される制御ゲートを形成する段階と、
ドレインが形成される領域の半導体基板を露出させる第２感光膜パターンを形成する段階と、
第１導電型の不純物を低濃度で注入した後、第２導電型の不純物を第１高濃度で注入することにより第１方向に隣接するセルトランジスタと共有される、第２導電型の第１高濃度不純物層と前記第２導電型の第１高濃度不純物層を取り囲む第１導電型の低濃度不純物層より構成されるドレインを形成する段階と、
前記第２感光膜パターンを取り除く段階と、
前記第２感光膜パターンを取り除いた半導体基板の全面に第２導電型の不純物を低濃度で注入する段階と、
低濃度不純物を注入した結果物の全面に第２絶縁膜を形成した後、これを異方性食刻することにより各セルトランジスタのゲート側壁にスペーサを形成する段階と、
スペーサが形成されている半導体の全面に第２導電型の不純物を第２高濃度で注入することにより第１方向に隣接するセルと共有される、第２導電型の第２高濃度不純物層と前記第２導電型の第２高濃度不純物と部分的に重畳される第２導電型の低濃度不純物層より構成されるソースを形成する段階とを含めてなることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。 - 前記第３及び第４導電層として不純物のド−プされた多結晶シリコン層を使用し、前記第５導電層としてタングステンシリサイドを使用することを特徴とする請求項５に記載の不揮発性メモリ素子の製造方法。
- 前記第１導電型の不純物はＰ型の不純物であり、前記第２導電型の不純物はＮ型の不純物であることを特徴とする請求項５に記載の不揮発性メモリ素子の製造方法。
- ドレインを形成する前記段階中、第１導電型の不純物イオンを低濃度で注入する前記段階では、ボロンイオンを１．０Ｅ１３〜１．０Ｅ１４イオン／cm2のドーズ、約５０〜１５０ｋｅＶのエネルギーで注入し、第２導電型の不純物を第１高濃度で注入する前記段階では、砒素イオンを１．０Ｅ１５〜６．０Ｅ１４イオン／cm2のドーズ、略３０〜８０ｋｅＶのエネルギーで注入することを特徴とする請求項７に記載の不揮発性メモリ素子の製造方法。
- ソースを形成する前記段階中、第２導電型の不純物を低濃度で注入する前記段階では、燐イオンを１．０Ｅ１３〜５．０Ｅ１３イオン／cm2のドーズ、略３０〜８０ｋｅＶのエネルギーで注入し、第２導電型の不純物を第２高濃度で注入する前記段階では、砒素イオンを６．０Ｅ１５イオン／cm2のドーズ、略３０〜１００ｋｅＶのエネルギーで注入することを特徴とする請求項７に記載の不揮発性メモリ素子の製造方法。
- 前記浮遊ゲートパターン、誘電体膜、第４導電層及び第５導電層をパタニングする前記段階は、
前記第５導電層上に第３絶縁膜を形成する段階と、
前記第３絶縁膜上に感光膜を塗布した後、写真工程を行い第２方向に長棒状の制御ゲートの形成のための第３感光膜パターンを形成する段階と、
前記第３感光膜パターンを食刻マスクとして前記第３絶縁膜を異方性食刻することにより制御ゲート形成のための第３絶縁膜パターンを形成する段階と、
前記第３絶縁膜パターンを食刻マスクとして前記第５導電層、第４導電層、誘電体膜、第３導電層を異方性食刻する段階とを含むことを特徴とする請求項５に記載の不揮発性メモリ素子の製造方法。 - 第１方向に隣接するセルトランジスタと共有するソース及びドレイン、セルトランジスタに限定された浮遊ゲート及び第２方向に隣接するセルトランジスタと共有する制御ゲートより構成されるセルトランジスタを形成する第１段階と、
前記セルトランジスタを形成した後の結果物上に各セルトランジスタの積層された前記浮遊ゲート及び前記制御ゲートの側壁に形成された絶縁膜からなるスペーサとスペーサとの間の前記ソース及び前記ドレインが露出している溝を埋め込むように第１導電層を形成する第２段階と、
前記第１導電層をエッチバックして前記溝にのみ第１導電層を埋め込む第３段階と、
前記埋め込む段階後の結果物上に第２導電層を形成する第４段階と、
前記第２導電層上に第１絶縁膜を形成する第５段階と、
前記第１絶縁膜を食刻することにより各セルトランジスタのドレイン上に各セルトランジスタに限定される第１絶縁膜パターンを形成する第６段階と、
前記第１絶縁膜パターンが形成された結果物の全面上に感光膜を塗布する第７段階と、
第２方向に隣接するソース上方を覆うように第２方向に長棒状の第１感光膜パターンを形成する第８段階と、
前記第１絶縁膜パターン及び第１感光膜パターンを食刻マスクとして前記第２導電層及び第１導電層を食刻することにより第２方向に隣接するセルトランジスタのソースを連結する前記第１導電層よりなる第１埋没導電層と、前記第１埋没導電層と平行な前記第２導電層よりなる共通ソース線、各セルトランジスタのドレインと接続する前記第１導電層よりなる第２埋没導電層及び前記第２埋没導電層と接続する前記第２導電層よりなるパッド層を形成する第９段階とを含むことを特徴とする不揮発性メモリ素子の製造方法。
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