KR100347538B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 소오스 라인 형성을 위한 자기정렬 소오스 식각 공정시 필드 산화막이 형성되지 않은 액티브 영역에 손상이 발생하고 게이트 특성이 악화되는 문제점을 해결하기 위하여, 각 셀의 소오스 영역을 금속물질로 연결하여 소오스 라인을 형성하므로써, 실리콘 기판의 손상 및 손실을 방지하고 접합 저항을 감소시켜 셀 특성을 개선할 수 있도록 한 플래쉬 메모리 소자의 제조방법이 개시된다.
Description
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 자기정렬 소오스(Self-Align Source; SAS) 식각 공정에 의한 소오스 라인 형성시 실리콘 기판 손실 및 게이트 특성의 악화를 방지하기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
일반적인 플래쉬 메모리 소자에서는 모든 셀의 소오스를 접지시키기 때문에 각각의 전압을 인가하기 위한 콘택을 형성하지 않고 셀의 모든 소오스를 라인으로 연결하므로써 칩의 크기를 줄일 수 있다. 따라서 소오스 라인을 형성하기 위한 다양한 방법이 연구되어 왔는데, 그중 가장 보편적으로 사용하는 방법이 셀 소오스 지역의 필드 산화막을 제거하고 이온주입하여 전도성을 가지게 하므로써 소오스 라인을 형성하는 방법이다. 이와 같이 하므로써 칩 사이즈를 최소화할 수 있고 비용을 절감시킬 수 있지만, 셀 소오스 지역의 필드 산화막을 제거하기 위한 식각 공정시 접합 액티브 영역에 손상을 주어 소자의 동작 특성 및 신뢰도가 저하하게 되는 문제점이 있다.
또한, 필드 산화막의 식각시 실리콘 기판 표면이 식각되어, 이후 셀 소오스/드레인에 이온주입 공정을 진행 후 소오스 접합이 게이트에 오버랩되지 않아 채널이 형성되지 않게 되어 소자가 작동하지 않으므로, 셀 소오스 라인 형성 전 고에너지의 셀 소오스 DDD 공정이 필요하게 된다.
그러면 도 1 내지 도 4를 참조하여 종래 플래쉬 메모리 소자의 제조 방법에 대하여 설명하기로 한다.
도 1a 내지 1c는 종래 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 레이아웃도이고, 도 2a 내지 2c는 도 1의 X-X' 부분에 대한 단면도, 도 3a 내지 3c는 도 1의 Y-Y' 부분에 대한 단면도이다.
도 1a, 2a, 및 3a를 참조하여, 소자분리 공정으로 필드 산화막(11)이 형성되어 액티브 영역이 정의된 실리콘 기판(10) 상에 게이트(12)가 형성되고, 셀 소오스 DDD 이온주입 공정에 의해 소오스(S)가 형성된다.
도 1b, 2b 및 3b를 참조하여, 자기정렬 소오스 마스크를 이용한 자기정렬 소오스(SAS) 식각 공정으로 소오스 라인 영역의 필드 산화막(10)을 제거한다. 이때 필드 산화막(10)이 존재하지 않는 액티브 영역이 과도하게 식각되어, 게이트(12)의 터널 산화막 에지 부분에 크랙(A)이 발생하고 실리콘 기판(11)이 손실되게된다(B). 도 4의 셈 사진은 이러한 상태를 나타낸다.
도 4a 및 4b는 종래 플래쉬 메모리 소자의 제조 방법에 따른 문제점을 문제점을 설명하기 위해 도시한 셈(SEM) 사진으로, 도 4a는 자기정렬 소오스 식각 후 액티브 영역이 손상되어 크랙이 발생(A)하고, 실리콘 기판이 손실된 상태(B)를 확인할 수 있다.
이러한 기판 손상을 완화하기 위하여 자기정렬 소오스 식각 공정 후 열처리를 실시하는데. 이때 게이트(12)의 전도성 물질, 예를 들어 금속 실리사이드가 산화되어, 도 4b에 도시된 것과 같이 금속 브로잉-업(Browing-up) 현상(C)이 발생하여 셀 특성이 파괴되는 문제점이 있다.
도 1c, 2c 및 3c를 참조하여, 자기정렬 소오스 마스크를 제거하고 노출된 실리콘 기판(10)에 소오스/드레인 이온주입 공정을 실시하여 소오스 라인(SL) 및 드레인(D)을 형성한다.
이후, 층간 절연막 증착, 금속배선 형성 등의 후속 공정을 진행한다.
이와 같은 종래 플래쉬 메모리 소자의 문제점을 다음과 같다.
1. 게이트 형성 후 소오스 라인이 형성될 지역의 필드 산화막을 제거할 때 필드 산화막이 존재하지 않는 액티브 영역에 과도한 식각이 이루어져 실리콘 기판 표면이 손상되어 크랙이 발생하고, 실리콘 기판이 손실되어 이후 접합 이온주입 공정 후 접합 영역과 게이트가 오버랩되지 않게 된다. 이 경우 채널이 형성되지 않아 소자가 동작할 수 없게 되므로, 소오스 라인 형성 전 셀 소오스 DDD 이온주입 공정이 필요하게 된다.
2. 셀 소오스 DDD 이온주입 공정으로 인하여 게이트의 유효길이가 감소하게 되므로, 소오스와 드레인의 펀치 스루우(Punch through)의 위험이 있어, 게이트 사이즈를 축소하는데 한계가 있다.
3. 소오스 라인 영역의 필드 산화막 식각공정시 게이트의 에지 부분이 과도식각되어 게이트의 특성이 악화되고, 이로 인하여 플로팅 게이트의 차지 리텐션 특성이 열화되게 된다.
4. 셀 소오스 라인 형성을 위해 게이트 형성 후 자기정렬 소오스 식각 공정을 진행하므로, 게이트 측벽에 어택을 주게 되고, 식각에 의한 실리콘 기판의 손상을 완화하기 위해 열처리를 실시할 때, 게이트의 전도성 물질인 금속 실리사이드가 산화되어 금속 블로잉-업 현상이 발생하게 되어 셀 특성이 완전히 파괴될 위험이 있다. 이러한 금속 브로잉-업을 방지하기 위해서는 별도의 공정 단계를 진행하여야 하기 때문에 다른 소자와 생산 공정의 표준화를 이루지 못해 생산 비용이 증가하게 된다.
5. 소오스 라인이 접합으로만 연결되므로 높은 접합 면저항값을 갖므르로 소오스 바이어스가 접지전압으로 인가되지 않고 플로팅되게 된다. 이에 따라 상대적으로 기판 전압이 네거티브로(negative) 되는 바디 이펙트(Body effect)의 영향에 의해 셀의 문턱전압값이 변동되어 셀 특성에 영향을 미치게 된다.
따라서, 본 발명은 각각의 소오스 콘택을 금속으로 연결하여 소오스 라인을 형성하므로써, 자기정렬 소오스 식각에 의한 기판 손상을 방지하고 게이트 특성을 개선할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 필드 산화막이 형성된 실리콘 기판 상에 게이트를 형성하고, 이온주입 공정에 의해 셀 소오스 및 드레인 영역을 형성하는 단계; 상기 게이트를 포함하는 전체구조 상에 제 1 층간 절연막을 형성하고, 소오스 및 드레인이 노출되는 소오스 콘택홀 및 제 1 드레인 콘택홀을 형성하는 단계; 상기 소오스 콘택 홀 및 제 1 드레인 콘택홀을 금속물질로 매립하며, 이로 인하여 소오스 라인 및 드레인 콘택이 형성되는 단계; 상기 소오스 라인 및 드레인 콘택이 형성된 전체구조 상에 금속배선 재료를 형성하고 패터닝하여 상기 소오스 라인 상에 제 1 금속배선이 형성되는 단계; 상기 제 1 금속배선이 형성된 전체구조 상에 제 2 층간 절연막을 형성하고, 상기 드레인 콘택이 노출되도록 상기 제 2 층간 절연막을 식각하여 제 2 드레인 콘택홀을 형성하는 단계; 및 상기 드레인 콘택홀이 매립되도록 전체구조 상에 금속층을 형성하고 패터닝하여 비트라인이 형성되는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1c는 종래 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 레이아웃도.
도 2a 내지 2c는 도 1의 X-X' 부분에 대한 단면도.
도 3a 내지 3c는 도 1의 Y-Y' 부분에 대한 단면도.
도 4a 및 4b는 종래 플래쉬 메모리 소자의 제조 방법에 따른 문제점을 문제점을 설명하기 위해 도시한 셈(SEM) 사진.
도 5a 내지 5d는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 레이아웃도.
도 6a 내지 6d는 도 5의 Z-Z' 부분에 대한 단면도.
<도면의 주요 부분에 대한 부호 설명>
10 : 실리콘 기판 11 : 필드 산화막
12 : 게이트
61 : 실리콘 기판 60 : 필드 산화막
62 : 게이트 63 : 제 1 층간 절연막
64 : 드레인 콘택홀 65 : 소오스 콘택홀
66 : 드레인 콘택 67 : 소오스 라인
68 : 제 2 층간 절연막 69 : 비트라인
S : 소오스 D : 드레인
SL : 소오스 라인
본 발명의 플래쉬 메모리 소자에서는 소오스 라인 형성시 자기정렬 소오스 식각 공정을 이용하지 않고, 금속배선 형성 공정시 셀 소오스 영역을 금속으로 연결하여 소오스 라인을 형성한다. 또한, 소오스 라인과 비트라인이 교차되는 것을방지하기 위하여, 제 1 금속배선 형성공정에서는 소오스 라인만을 형성하고, 제 2 금속배선을 형성할 때 드레인 영역의 제 1 금속배선 콘택과 겹쳐지도록 콘택 홀을 형성하여 비트라인을 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 5a 내지 5d는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 레이아웃도이고, 도 6a 내지 6d는 도 5의 Z-Z' 부분에 대한 단면도이다.
도 5a 및 6a를 참조하여, 필드 산화막(60)이 형성된 실리콘 기판(61) 상에 게이트(62)를 형성하고, 이온주입 공정에 의해 셀 소오스(S) 및 드레인(D) 영역을 형성한다. 여기에서, 소오스 라인의 넓이를 줄이기 위해, 게이트(62)의 양측부에 스페이서 절연막을 형성하는 공정을 실시하는 것도 가능하다.
도 5b 및 6b를 참조하여, 게이트(62)가 형성된 전체구조 상에 제 1 층간 절연막(63)을 형성한 후, 소오스(S) 및 드레인(D)이 노출되는 소오스 콘택홀(65) 및 제 1 드레인 콘택홀(64A)을 각각 형성한다. 이때, 셀이 고집적화되면 게이트(62)와 접합(소오스 및 드레인) 영역 간에 브릿지가 발생될 수 있으므로, 게이트(62)를 질화막으로 감싼 후 제 1 층간 절연막(63)을 형성하는 것도 가능하다. 질화막은 1000Å 정도의 두께로 증착한다.
도 5c 및 6c를 참조하여, 소오스 콘택홀(65) 및 제 1 드레인 콘택홀(64A) 내부를 금속층으로 매립하며, 이로 인하여 드레인 콘택(66) 및 소오스 라인(67)이 형성된다. 이후, 전체구조 상에 금속배선 재료를 형성하고 패터닝하므로써, 소오스 라인(67) 상에 제 1 금속배선(68)이 형성된다.
도 5d 및 6d를 참조하여, 제 1 금속배선(68)이 형성된 전체구조 상에 제 2 층간 절연막(69)을 형성한 후, 드레인 콘택(66)이 노출되도록 제 2 층간 절연막(69)에 제 2 드레인 콘택홀(64B)을 형성한다. 이후, 각 드레인 콘택홀(64A)이 매립되도록 전체구조 상에 금속층을 형성하고 패터닝하므로써 비트라인(70)이 형성된다.
이와 같이 본 발명은 소오스 라인을 확산층이 아닌 금속물질을 이용하여 연결하므로써, 접합 저항을 감소시킬 수 있고, 전압의 손실을 줄일 수 있다. 또한, 소오스 콘택이 셀 내부에 존재하지 않고 셀 어레이의 양단에만 존재하여도 충분히 바이어스를 공급할 수 있게 된다.
상술한 바와 같이, 본 발명은 소오스 라인 형성시 발생되는 기판의 손상 및 손실과 게이트 특성 열화를 방지할 수 있어 소자의 특성 악화를 방지할 수 있고, 소오스 라인 형성 후의 열처리 단계를 생략할 수 있으므로 공정을 간단화할 수 있다.
Claims (3)
- 필드 산화막이 형성된 실리콘 기판 상에 게이트를 형성하고, 이온주입 공정에 의해 셀 소오스 및 드레인 영역을 형성하는 단계;상기 게이트를 포함하는 전체구조 상에 제 1 층간 절연막을 형성하고, 소오스 및 드레인이 노출되는 소오스 콘택홀 및 제 1 드레인 콘택홀을 형성하는 단계;상기 소오스 콘택 홀 및 제 1 드레인 콘택홀을 금속물질로 매립하며, 이로 인하여 소오스 라인 및 드레인 콘택이 형성되는 단계;상기 소오스 라인 및 드레인 콘택이 형성된 전체구조 상에 금속배선 재료를 형성하고 패터닝하여 상기 소오스 라인 상에 제 1 금속배선이 형성되는 단계;상기 제 1 금속배선이 형성된 전체구조 상에 제 2 층간 절연막을 형성하고, 상기 드레인 콘택이 노출되도록 상기 제 2 층간 절연막을 식각하여 제 2 드레인 콘택홀을 형성하는 단계; 및상기 드레인 콘택홀이 매립되도록 전체구조 상에 금속층을 형성하고 패터닝하여 비트라인이 형성되는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트의 양측부에 스페이서 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트를 질화물질을 이용하여 감싸는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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