KR19990004414A - 플래쉬 메모리 셀의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀 제조방법에 관한 것이다.
본 발명은 플래쉬 메모리 셀의 자기정렬 소오스 식각공정(self-aligned source etch)동안에 터널 산화막의 식각 손상을 방지하기 위하여, 자기정렬 소오스 식각공정시 소오스 필드(source field)지역의 필드 산화막을 완전히 제거하지 않고 어느 정도 남기고, 이후 소오스 불순물 이온주입 공정을 실시하여 소오스 라인(source line)을 형성한다.
Description
본 발명은 플래쉬 메모리 셀 제조방법에 관한 것으로, 특히 플래쉬 메모리 셀의 자기정렬 소오스 식각공정(self-aligned source etch)시에 발생되는 터널 산화막의 식각 손상을 방지하여 셀의 신뢰성 및 내구성(endurance)을 개선할 수 있는 플래쉬 메모리 셀 제조방법에 관한 것이다.
일반적으로 적층형(stack type) 플래쉬 메모리 셀에서 소오스 라인의 폭(dimension)을 줄이기 위하여 자기정렬 소오스 식각공정을 적용하고 있다.
도 1은 종래 플래쉬 메모리 셀의 레이아웃도이고, 도 2(a) 내지 (c)는 종래 플래쉬 메모리 셀 제조방법을 설명하기 위해 도 1의 X2-X2선을 따라 절단한 소자의 단면도이며, 도 3(a) 내지 (c)는 종래 플래쉬 메모리 셀 제조방법을 설명하기 위해 도 1의 Y3-Y3선을 따라 절단한 소자의 단면도이다.
도 2(a) 및 3(a)를 참조하면, 반도체 기판(1)에 소자분리 공정을 통해 필드 산화막(2)이 형성된다. 일반적인 공정을 통해 플로팅 게이트(4)와 콘트롤 게이트(6)가 적층된 적층 게이트가 형성된다. 플로팅 게이트(4)와 반도체 기판(1)사이에는 터널 산화막(3)이 형성된다. 플로팅 게이트(4)와 콘트롤 게이트(6)사이에는 유전체막(5)이 형성된다. 유전체막(5)은 ONO(Oxide-Nitride-Oxide)구조가 널리 적용되고 있다. 콘트롤 게이트(6)상부에는 콘트롤 게이트(6)를 보호하기 위한 절연막(7)이 형성된다. 절연막(7)은 주로 산화막을 화학기상증착법으로 증착하여 형성된다.
도 2(b) 및 3(b)를 참조하면, 소오스 라인이 형성될 지역이 개방된 감광막 패턴(100)을 형성한 후 이 감광막 패턴(100)을 식각 마스크로 한 자기정렬 소오스 식각공정으로 필드 산화막(2)의 노출된 부분을 식각한다. 자기정렬 소오스 식각공정은 비등방성 식각법을 적용하는데, 노출된 부분의 필드 산화막(2)이 제거되는 동안 플로팅 게이트(4)의 하층인 터널 산화막(3)의 가장자리 부분이 식각 손상되어 언더 컷(10)이 생기게 된다.
도 2(c) 및 3(c)를 참조하면, 감광막 패턴(100)을 제거한 후 소오스/드레인 불순물 주입 공정을 실시하여 드레인(8) 및 소오스 라인(9)이 형성된다. 소오스 라인(9)은 소오스 액티브 지역(9A)과 소오스 필드 지역(9B)이 상호 연결되어 형성된다.
상기한 공정에 의하면, 자기정렬 소오스 식각공정시 터널 산화막(3)에 언더 컷(10)과 같은 식각 손상이 생기게 되고, 이로인하여 소거 동작시 신뢰성이 저하되는 문제가 있다.
이러한 문제점을 해결하기 위한 방안으로, 소오스 필드 지역의 필드 산화막을 제거하기 전에 소오스 액티브 지역에 불순물을 먼저 주입하고, 적층 게이트의 측부에 셀 스페이서를 형성한 후 자기정렬 소오스 식각공정을 실시하여 소오스 필드 지역의 필드 산화막을 제거하고, 전체적으로 불순물을 주입하여 소오스 라인을 형성한다. 이 방법은 전술한 터널 산화막의 식각 손상을 방지할 수는 있지만 소오스 액티브 지역의 면저항과 소오스 필드 지역의 면저항이 달라서 전류 흐름에 있어서 병목 현상을 발생시키는 문제가 있다.
따라서, 본 발명은 자기정렬 소오스 식각공정이 적용되는 플래쉬 메모리 셀 제조시에 발생되는 상기한 문제점을 해결하여 셀의 신뢰성 및 내구성을 개선할 수 있는 플래쉬 메모리 셀 제조방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명은 플로팅 게이트와 콘트롤 게이트로 이루어진 적층 게이트를 필드 산화막이 형성된 반도체 기판상에 형성하는 단계; 소오스 필드 지역의 필드 산화막이 일정두께 남아 있도록 자기정렬 소오스 식각공정을 실시하는 단계; 및 이온주입 공정으로 드레인 및 소오스 라인을 형성하는 단계로 이루어지는 것을 특징으로 한다.
도 1은 종래 플래쉬 메모리 셀의 레이아웃도.
도 2(a) 내지 (c)는 종래 플래쉬 메모리 셀 제조방법을 설명하기 위해 도 1의 X2-X2선을 따라 절단한 소자의 단면도.
도 3(a) 내지 (c)는 종래 플래쉬 메모리 셀 제조방법을 설명하기 위해 도 1의 Y3-Y3선을 따라 절단한 소자의 단면도.
도 4는 본 발명의 플래쉬 메모리 셀의 레이아웃도.
도 5(a) 내지 (c)는 본 발명의 실시예에 따른 플래쉬 메모리 셀 제조방법을 설명하기 위해 도 4의 X5-X5선을 따라 절단한 소자의 단면도.
도 6(a) 내지 (c)는 본 발명의 실시예에 따른 플래쉬 메모리 셀 제조방법을 설명하기 위해 도 4의 Y6-Y6선을 따라 절단한 소자의 단면도.
도면의 주요부분에 대한 부호의설명
1 및 11 : 반도체 기판 2 및 12 : 필드 산화막
3 및 13 : 터널 산화막 4 및 14 : 플로팅 게이트
5 및 15 : 유전체막 6 및 16 : 콘트롤 게이트
7 및 17 : 절연막 8 및 18 : 드레인
9 및 19 : 소오스 라인 9A 및 19A : 소오스 액티브 지역
9B 및 19B : 소오스 필드 지역 10 : 언더 컷
20 : 산화막 100 및 200 : 감광막 패턴
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 4는 본 발명의 플래쉬 메모리 셀의 레이아웃도이고, 도 5(a) 내지 (c)는 본 발명의 실시예에 따른 플래쉬 메모리 셀 제조방법을 설명하기 위해 도 4의 X5-X5선을 따라 절단한 소자의 단면도이며, 도 6(a) 내지 (c)는 본 발명의 실시예에 따른 플래쉬 메모리 셀 제조방법을 설명하기 위해 도 4의 Y6-Y6선을 따라 절단한 소자의 단면도이다.
도 5(a) 및 6(a)를 참조하면, 반도체 기판(11)에 소자분리 공정을 통해 필드 산화막(12)이 형성된다. 플로팅 게이트(14)와 콘트롤 게이트(16)는 적층 구조로 형성된다. 플로팅 게이트(14)와 반도체 기판(11)사이에는 터널 산화막(13)이 형성된다. 플로팅 게이트(14)와 콘트롤 게이트(16)사이에는 유전체막(15)이 형성된다. 유전체막(15)은 ONO(Oxide-Nitride-Oxide)구조가 널리 적용되고 있다. 콘트롤 게이트(16)상부에는 콘트롤 게이트(16)를 보호하기 위한 절연막(17)이 형성된다. 절연막(17)은 주로 산화막을 화학기상증착법으로 증착하여 형성된다. 열산화공정을 실시하여 반도체 기판(1)의 노출된 부분 및 적층 게이트의 노출된 부분에 산화막(20)을 성장시킨다. 산화막(20)은 테스트 웨이퍼(test wafer)에서 50 내지 70Å의 두께로 산화되는 시점까지 열산화공정을 실시하여 형성된다.
도 5(b) 및 6(b)를 참조하면, 소오스 라인이 형성될 지역이 개방된 감광막 패턴(200)을 형성한 후 이 감광막 패턴(200)을 식각 마스크로 한 자기정렬 소오스 식각공정으로 필드 산화막(12)의 노출된 부분을 일정깊이 식각하여 잔여 필드 산화막(12B)이 형성되는데, 이때 노출된 산화막(20)도 제거된다. 필드 산화막(12)의 두께가 3000 내지 3800Å일 경우 500 내지 800 Å의 두께가 남을 정도로 식각한다. 자기정렬 소오스 식각공정은 비등방성 식각법이 적용된다.
도 5(c) 및 6(c)를 참조하면, 감광막 패턴(200)을 제거한 후 소오스 필드 지역(19B)에 잔여 필드 산화막(12A)이 있는 상태로 소오스/드레인 불순물 주입 공정을 실시하여 드레인(18) 및 소오스 라인(19)이 형성된다. 소오스 라인(19)은 소오스 액티브 지역(19A)과 소오스 필드 지역(19B)이 상호 연결되어 형성된다.
자기정렬 소오스 식각공정으로 필드 산화막(12)을 식각하기 전에 열산화공정으로 산화막(20)을 형성하고, 또한 자기정렬 소오스 식각공정시 필드 산화막(12)을 완전히 식각하지 않으므로써, 자기정렬 소오스 식각공정시 터널 산화막(13)이 식각 손상되지 않는다. 한편, 소오스 필드 지역(19B)에 잔여 필드 산화막(12A)이 있는 상태에서 소오스 불순물 이온을 주입하므로써, 소오스 액티브 지역(19A)과 소오스 필드 지역(19B)사이에 약간의 저항 차이가 발생되나 잔여 필드 산화막(12A)이 얇은 두께로 남아 있기 때문에 소자의 전기적 특성에 큰 영향을 미치지 않는다.
상술한 바와같이 본 발명은 자기정렬 소오스 식각공정전에 열산화공정으로 터널 산화막을 보호하고, 자기정렬 소오스 식각공정시 소오스 필드 지역의 필드 산화막을 일정두께 남기도록 식각하므로써, 터널 산화막의 식각 손상이 방지되어 셀의 신뢰성 및 내구성을 향상시킬 수 있다.
Claims (3)
- 플로팅 게이트와 콘트롤 게이트로 이루어진 적층 게이트를 필드 산화막이 형성된 반도체 기판상에 형성하는 단계; 소오스 필드 지역의 필드 산화막이 일정두께 남아 있도록 자기정렬 소오스 식각공정을 실시하는 단계; 이온주입 공정으로 드레인 및 소오스 라인을 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀 제조방법.
- 제 1 항에 있어서, 상기 자기정렬 소오스 식각공정은 상기 필드 산화막의 두께가 3000 내지 3800Å일 경우 500 내지 800Å의 두께가 남아있도록 실시하는 것을 특징으로 하는 플래쉬 메모리 셀 제조방법.
- 제 1 항에 있어서, 상기 자기정렬 소오스 식각공정전에 열산화공정을 실시하여 터널 산화막의 식각 손상을 방지하는 산화막을 형성하는 단계로 포함하는 것을 특징으로 하는 플래쉬 메모리 셀 제조방법.
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| KR1019970028505A KR100237007B1 (ko) | 1997-06-27 | 1997-06-27 | 플래쉬 메모리 셀의 제조방법 |
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Cited By (2)
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| KR100347538B1 (ko) * | 1999-12-28 | 2002-08-07 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| KR100356469B1 (ko) * | 1999-12-29 | 2002-10-18 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
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1997
- 1997-06-27 KR KR1019970028505A patent/KR100237007B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100347538B1 (ko) * | 1999-12-28 | 2002-08-07 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| KR100356469B1 (ko) * | 1999-12-29 | 2002-10-18 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
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