KR100301244B1 - 플래쉬 메모리 소자 제조 방법 - Google Patents
플래쉬 메모리 소자 제조 방법 Download PDFInfo
- Publication number
- KR100301244B1 KR100301244B1 KR1019990025771A KR19990025771A KR100301244B1 KR 100301244 B1 KR100301244 B1 KR 100301244B1 KR 1019990025771 A KR1019990025771 A KR 1019990025771A KR 19990025771 A KR19990025771 A KR 19990025771A KR 100301244 B1 KR100301244 B1 KR 100301244B1
- Authority
- KR
- South Korea
- Prior art keywords
- source
- forming
- ion implantation
- polysilicon layer
- drain
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 121
- 238000005530 etching Methods 0.000 claims abstract description 64
- 238000005468 ion implantation Methods 0.000 claims abstract description 51
- 125000006850 spacer group Chemical group 0.000 claims abstract description 46
- 238000000137 annealing Methods 0.000 claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 42
- 229920005591 polysilicon Polymers 0.000 claims description 42
- 230000002093 peripheral effect Effects 0.000 claims description 33
- 238000000151 deposition Methods 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 6
- 150000002500 ions Chemical class 0.000 abstract description 3
- 238000002513 implantation Methods 0.000 abstract description 2
- 230000004888 barrier function Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 239000000463 material Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- 238000010405 reoxidation reaction Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 플래쉬 메모리 소자 제조 방법에 관한 것으로, 플로팅 게이트와 콘트롤 게이트로 이루어진 스택 게이트를 형성하는 자기정렬 식각(SAE) 공정을 2단계로 나누어 실시하되, 콘트롤 게이트를 형성한 상태에서 1차 자기정렬 식각 공정으로 소오스 쪽의 스택 게이트 부분만 확정(define)한 후, 1차 셀 소오스 이온 주입 공정을 실시하고, 스페이서를 장벽으로 하여 자기정렬소오스(SAS) 식각 공정 후, 2차 셀 소오스 이온 주입 공정으로 소오스 라인을 형성하고, 식각 손상 및 이온 주입 손상을 복구시키기 위한 어닐링 공정을 실시하고, 2차 자기정렬 식각 공정으로 드레인 쪽의 스택 게이트 부분을 확정하여 스택 게이트를 완성하고, 셀 소오스/드레인 이온 주입 공정으로 드레인을 형성하여 플래쉬 메모리 소자를 제조하는 방법에 관하여 기술된다. 본 발명은 1차 자기 정렬 식각 공정 후 드레인 영역에 이온 주입을 실시하지 않은 상태에서 어닐링 공정을 실시하므로 드레인의 측면 확산이 방지되고, 또한 콘트롤 게이트에 스페이서가 형성된 상태에서 2차 자기 정렬 식각 공정을 실시하므로 스페이서 부분 만큼 채널 길이를 증가시킬 수 있다.
Description
본 발명은 플래쉬 메모리 소자 제조 방법에 관한 것으로, 특히 플로팅 게이트와 콘트롤 게이트로 이루어진 스택 게이트를 형성하는 자기정렬 식각(SAE) 공정을 2단계로 나누어 실시하되, 1차 자기 정렬 식각 공정 후 드레인 영역에 이온 주입을 실시하지 않은 상태에서 어닐링(annealing) 공정을 실시하여 드레인의 측면 확산을 방지하고, 콘트롤 게이트에 스페이서가 형성된 상태에서 2차 자기 정렬 식각 공정을 실시하여 스페이서 부분 만큼 채널 길이를 증가시킬 수 있는 플래쉬 메모리 소자 제조 방법에 관한 것이다.
기존의 플래쉬 메모리 셀은 공통 소오스 라인(common source line)을 형성하기 위하여 다음과 같은 공정 순서를 따라 제조 되었다.
반도체 기판에 필드 산화막을 형성하여 액티브 지역을 확정(define)하고, 터널 산화막 및 제 1 폴리실리콘층을 증착한 후, 패터닝하여 플로팅 게이트의 일부분을 확정한다. 패터닝된 제 1 폴리실리콘층상에 유전체막 및 제 2 폴리실리콘층을 증착한 후, 자기정렬 식각 공정으로 플로팅 게이트와 콘트롤 게이트로 이루어진 스택 게이트를 형성한다. 리옥시데이션(reoxidation) 공정을 실시한 후, 셀 소오스 이온 주입 공정을 실시하여 소오스를 형성하고, 1차 어닐링 공정을 실시한다. 자기정렬 소오스(SAS) 식각 공정을 실시한 후, 2차 어닐링 공정을 실시한다. 셀 소오스/드레인 이온 주입 공정을 실시하여 소오스 라인과 드레인을 형성한다. 주변회로 트랜지스터 지역에 LDD 이온 주입을 실시하고, 스페이서를 형성한 후, 주변회로 소오스/드레인 이온 주입 공정을 실시한다.
상기한 공정에서, 셀의 접합부가 형성된 후에 2번의 어닐링 공정이 있음을알 수 있다. 이 중에서 1차 어닐링 공정은 셀 소오스에 주입된 이온을 측면 확산시켜 자기정렬 소오스 식각시에 소오스 가장자리의 접합부 중첩(junction overlap)을 확보하기 위한 것이다. 그러나, 이 어닐링 공정은 소자를 소형화(shrink)하는데 장애가 된다.
따라서, 상기 어닐링 공정을 생략(skip)하기 위하여 스페이서 형성 후에 자기정렬 소오스 식각 공정을 실시하는 방안이 제시되었는데, 이를 설명하면 다음과 같다.
반도체 기판에 필드 산화막을 형성하여 액티브 지역을 확정하고, 터널 산화막 및 제 1 폴리실리콘층을 증착한 후, 패터닝하여 플로팅 게이트의 일부분을 확정한다. 패터닝된 제 1 폴리실리콘층상에 유전체막 및 제 2 폴리실리콘층을 증착한 후, 자기정렬 식각 공정으로 플로팅 게이트와 콘트롤 게이트로 이루어진 스택 게이트를 형성한다. 리옥시데이션(reoxidation) 공정을 실시한 후, 셀 소오스/드레인 이온 주입 공정을 실시하여 소오스 및 드레인을 형성한다. 주변회로 트랜지스터 지역에 LDD 이온 주입을 실시하고, 제 1 스페이서를 형성한다. 자기정렬 소오스(SAS) 식각 공정을 실시하고, 셀 소오스 이온 주입 공정을 실시하여 소오스 라인을 형성하고, 어닐링 공정을 실시한다. 제 2 스페이서를 형성한 후, 주변회로 소오스/드레인 이온 주입 공정을 실시한다.
상기한 공정에서, 스페이서를 형성한 후에 자기정렬 소오스 식각을 실시하면 자기정렬 소오스 식각시에 생기는 액티브 영역의 가우즈(gouge)에 의한 소오스 중첩(source overlap)의 불균일성을 해결할 수 있으므로 소오스 어닐링 공정을 생략할 수 있다. 그러나 제 1 스페이서 형성 전에 셀의 소오스/드레인 접합부가 형성되어야 하므로 셀 소오스/드레인 이온 주입을 실시해야 한다. 따라서, 자기정렬 소오스 식각 후의 어닐링 공정은 셀의 드레인 접합부가 형성된 후의 공정이므로 셀의 드레인 접합부의 경사(abruptness)를 완화시키고 프로그램 특성을 저하시킨다. 따라서, 이 방법은 자기정렬 소오스 식각시에 발생하는 플라즈마 손상을 완화할 수 없고, 급속 열처리(RTP) 등의 불확실한 방법밖에는 대책이 없다. 급속 열처리로는 플라즈마 손상을 복구하기가 어렵다.
한편, 전술한 두 가지 제조 방법 모두 주변회로의 소오스/드레인 이온 주입 공정 후에 어떠한 어닐링 공정도 가할 수 없으므로 주변회로 트랜지스터의 접합부가 충분히 활성화되지 않고, 접합부가 경사져서 HCI 특성이 열악해지는 문제가 있다.
따라서, 본 발명은 플로팅 게이트와 콘트롤 게이트로 이루어진 스택 게이트를 형성하는 자기정렬 식각(SAE) 공정을 2단계로 나누어 실시하되, 1차 자기 정렬 식각 공정 후 드레인 영역에 이온 주입을 실시하지 않은 상태에서 어닐링 공정을 실시하여 드레인의 측면 확산을 방지하고, 콘트롤 게이트에 스페이서가 형성된 상태에서 2차 자기 정렬 식각 공정을 실시하여 스페이서 부분 만큼 채널 길이를 증가시킬 수 있는 플래쉬 메모리 소자 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 플래쉬 메모리 소자 제조 방법은 반도체 기판에 필드 산화막을 형성한 후, 터널 산화막 및 제 1 폴리실리콘층을 증착하고, 상기 제 1 폴리실리콘층을 1차 식각하는 단계; 상기 1차 식각된 제 1 폴리실리콘층상에 유전체막, 제 2 폴리실리콘층 및 마스크 절연막을 순차적으로 증착한 후, 식각 공정으로 제 2 폴리실리콘층으로 된 콘트롤 게이트를 형성하고, 이때 주변회로 지역의 게이트 전극이 형성되는 단계; 상기 주변회로 지역에 LDD 이온 주입 공정을 실시하는 단계; 1차 자기정렬 식각 공정을 실시하여 상기 1차 식각된 제 1 폴리실리콘층의 노출 부분을 제거하고, 이로인하여 소오스쪽의 스택 게이트 부분만 확정되는 단계; 1차 셀 소오스 이온 주입 공정을 실시하여 셀 소오스를 형성한 후, 셀 지역과 주변회로 지역의 식각면에 제 1 스페이서를 형성하는 단계; 자기정렬소오스 식각 공정 및 2차 셀 소오스 이온 주입 공정으로 소오스 라인을 형성한 후, 어닐링 공정을 실시하는 단계; 2차 자기정렬 식각 공정을 실시하여 상기 2차 식각된 제 1 폴리실리콘층의 노출 부분을 제거하고, 이로 인하여 드레인 쪽의 스택 게이트 부분이 확정되어 플로팅 게이트와 콘트롤 게이트로 된 스택 게이트가 완성되는 단계; 셀 소오스/드레인 이온 주입 공정으로 셀 드레인을 형성하는 단계; 및 셀 지역과 주변회로 지역의 상기 제 1 스페이서상에 제 2 스페이서를 형성한 후, 주변회로 소오스/드레인 이온 주입 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명의 목적을 달성하기 위한 다른 플래쉬 메모리 소자 제조 방법 반도체 기판에 필드 산화막을 형성한 후, 터널 산화막 및 제 1 폴리실리콘층을 증착하고, 상기 제 1 폴리실리콘층을 1차 식각하는 단계; 상기 1차 식각된 제 1 폴리실리콘층상에 유전체막, 제 2 폴리실리콘층 및 마스크 절연막을 순차적으로 증착한 후, 식각 공정으로 제 2 폴리실리콘층으로 된 콘트롤 게이트를 형성하고, 이때 주변회로 지역의 게이트 전극이 형성되는 단계; 상기 주변회로 지역에 LDD 이온 주입 공정을 실시하는 단계; 1차 자기정렬 식각 공정을 실시하여 상기 1차 식각된 제 1 폴리실리콘층의 노출 부분을 제거하고, 이로인하여 소오스쪽의 스택 게이트 부분만 확정되는 단계; 1차 셀 소오스 이온 주입 공정을 실시하여 셀 소오스를 형성한 후, 셀 지역과 주변회로 지역의 식각면에 스페이서를 형성하는 단계; 자기정렬소오스 식각 공정 및 2차 셀 소오스 이온 주입 공정으로 소오스 라인을 형성하는 단계; 주변회로 소오스/드레인 이온 주입 공정을 실시한 후, 어닐링 공정을 실시하는 단계; 2차 자기정렬 식각 공정을 실시하여 상기 2차 식각된 제 1 폴리실리콘층의 노출 부분을 제거하고, 이로 인하여 드레인 쪽의 스택 게이트 부분이 확정되어 플로팅 게이트와 콘트롤 게이트로 된 스택 게이트가 완성되는 단계; 셀 소오스/드레인 이온 주입 공정으로 셀 드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 의한 플래쉬 메모리 소자 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판 12: 터널 산화막
13: 제 1 폴리실리콘층 (플로팅 게이트) 14: 유전체막
15: 제 2 폴리실리콘층 (콘트롤 게이트) 16: 마스크 절연막
17: 소오스 (소오스 라인) 18: 제 1 스페이서
19: 드레인 20: 제 2 스페이서
21, 22, 23: 제 1, 제 2 및 제 3 포토레지스트 패턴
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 의한 플래쉬 메모리 소자 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11)에 필드 산화막을 형성하여 액티브 지역을 확정하고, 터널 산화막(12) 및 제 1 폴리실리콘층(13)을 증착한 후, 패터닝하여 플로팅 게이트의 일부분을 확정한다. 패터닝된 제 1 폴리실리콘층(13)상에 유전체막(14), 제 2 폴리실리콘층(15) 및 마스크 절연막(16)을 순차적으로 증착한다. 콘트롤 게이트 마스크를 사용한 식각 공정으로 마스크 절연막(16), 제 2 폴리실리콘층(15) 및 유전체막(14)을 순차적으로 식각하여 콘트롤 게이트(15)를 형성한다. 셀의 드레인이 형성될 부분을 덮는(close) 제 1 포토레지스트 패턴(21)을 형성한다.
한편, 셀 지역에서 콘트롤 게이트(15) 형성 공정까지 진행될 동안에 주변회로 지역에서는 트랜지스터의 게이트 전극 형성 공정까지 완료된다. 트랜지스터가 LDD구조일 경우 셀 지역에서의 콘트롤 게이트(15) 형성 공정 후에 주변회로 지역에 LDD 이온 주입 공정을 실시한다.
도 1b를 참조하면, 제 1 포토레지스트 패턴(21) 및 콘트롤 게이트(15)상의 마스크 절연막(16)을 식각 마스크로 한 1차 자기정렬 식각 공정을 실시하여 패터닝된 제 1 폴리실리콘층(13)의 노출 부분을 제거하고, 이로 인하여 소오스 쪽의 스택 게이트 부분만 확정(define)한다. 제 1 포토레지스트 패턴(21)을 제거한 후, 1차 셀 소오스 이온 주입 공정을 실시하여 셀 소오스(17)를 형성한다. 스택 게이트 부분이 확정된 식각면과 이 식각면 반대편의 콘트롤 게이트(15)의 식각면에 제 1 스페이서(18)를 형성한다. 이때, 주변회로 지역의 게이트 전극의 측면에도 제 1 스페이서(18)가 형성된다. 제 1 포토레지스트 패턴(21)과 같이, 셀의 드레인이 형성될 부분을 덮는(close) 제 2 포토레지스트 패턴(22)을 형성한다. 제 2 포토레지스트 패턴(22), 마스크 절연막(16) 및 제 1 스페이서(18)를 식각 마스크로 한 자기정렬소오스(SAS) 식각 공정 후, 2차 셀 소오스 이온 주입 공정으로 소오스 라인(17)을 형성한다.
도 1c를 참조하면, 제 2 포토레지스트 패턴(22)을 제거한 후, 식각 손상 및 이온 주입 손상을 복구시키기 위한 어닐링 공정을 실시한다. 셀의 드레인이 형성될 부분이 개방된(open) 제 3 포토레지스트 패턴(23)을 형성한다.
도 1d를 참조하면, 제 3 포토레지스트 패턴(23), 마스크 절연막(16) 및 제 1 스페이서(18)를 식각 마스크로 한 2차 자기정렬 식각 공정을 실시하여 제 1 폴리실리콘층(13)의 노출 부분을 제거하고, 이로 인하여 드레인 쪽의 스택 게이트 부분을 확정(define)하여, 플로팅 게이트(13)와 콘트롤 게이트(15)로 된 스택 게이트를 완성한다. 제 3 포토레지스트 패턴(23)을 제거한 후, 셀 소오스/드레인 이온 주입 공정으로 드레인(19)을 형성한다.
도 1e를 참조하여, 제 1 스페이서(18)상에 제 2 스페이서(20)를 형성하며, 이때 주변회로 지역의 제 1 스페이서(18)상에도 제 2 스페이서(20)가 형성된다. 제 2 스페이서(20)는 주변회로 지역의 스페이서 폭(spacer width)을 조절(adjust)하기 위한 것이다. 이후, 주변회로 소오스/드레인 이온 주입으로 주변회로 지역에 LDD 구조의 트랜지스터가 완성된다.
상기에서, 제 2 스페이서(20)는 질화물(nitride)로 형성하여 자기정렬 콘택(SAC)으로 사용할 수 있으며, 셀 사이즈(cell size)를 감소시킬 수 있다. 즉, 자기 정렬 콘택을 사용하면 스페이서에 의해 증가하는 셀이 드레인(19) 쪽 채널 길이(channel length)에 의한 콘택과 게이트의 거리에 대한 디자인 룰(design rile)의 감소를 보완할 수 있다.
전술한 본 발명의 실시예에서, 1차 자기 정렬 식각 공정 후 드레인 영역에 이온 주입을 실시하지 않은 상태에서 어닐링 공정을 실시하므로 드레인의 측면 확산이 방지되고, 또한 콘트롤 게이트에 스페이서가 형성된 상태에서 2차 자기 정렬 식각 공정을 실시하므로 스페이서 부분 만큼 채널 길이가 증가된다.
한편, 상기한 실시예와 달리 스페이서를 2단계로 실시하지 않고 한번만 실시하여 플래쉬 메모리 소자를 제조 할 수 있다. 즉, 2차 자기정렬 식각 공정을 실시하기 전에 주변회로 소오스/드레인 이온 주입 공정을 실시하여 주변회로 지역의 LDD 구조의 트랜지스터를 형성하고, 이후 주입된 이온을 활성화하기 위한 어닐링 공정을 진행한다. 이 어닐링 공정은 상기한 실시예에서 2차 셀 소오스 이온 주입 공정 후에 식각 손상 및 이온 주입 손상을 복구시키기 위한 어닐링 공정과 동일한 공정이다. 플래쉬 메모리 셀은 프로그램 특성의 향상 때문에 셀 소오스/드레인 이온 주입 공정을 실시한 후, 어닐링 공정을 진행하는데 한계가 있기 때문에 주변회로 지역의 소오스/드레인 이온 주입 공정후에 어닐링 공정을 진행할 수 없으며, 이로 인하여 주변회로지역의 소오스/드레인 접합부의 활성화가 미흡하여 HCI 특성이 나쁜것이 일반적이며, 또한 이온 주입에 의해서만 접합부가 형성되므로 콘택 식각시 기판 손실(sub loss)에 의한 누설전류 문제가 대두되는데, 이러한 방법으로 플래쉬 메모리 소자를 제조할 경우, 주변회로 소오스/드레인 어닐링을 실시할 수 있고, HCI 특성의 향상과 콘택 식각의 마진을 향상시킬 수 있다.
상술한 바와 같이, 본 발명은 1차 자기 정렬 식각 공정 후 드레인 영역에 이온 주입을 실시하지 않은 상태에서 어닐링 공정을 실시하므로 드레인의 측면 확산이 방지되고, 또한 콘트롤 게이트에 스페이서가 형성된 상태에서 2차 자기 정렬 식각 공정을 실시하므로 스페이서 부분 만큼 채널 길이가 증가되어 쇼트 채널 효과(short channel effect)를 줄일 수 있다. 스페이서를 두 단계로 형성할 경우에는 두 번째 스페이서 물질을 콘택 식각시에 식각하는 물질과 선택비가 큰 물질로 형성하여 자기 정렬 콘택을 형성하기가 용이하며, 스페이서를 한 단계로 형성할 경우에는 셀 소오스/드레인 이온 주입을 시행하지 않고 주변회로 소오스/드레인 어닐링을 실시하므로 HCI 특성과 콘택 식각 마진에 도움이 된다.
Claims (4)
- 반도체 기판에 필드 산화막을 형성한 후, 터널 산화막 및 제 1 폴리실리콘층을 증착하고, 상기 제 1 폴리실리콘층을 1차 식각하는 단계;상기 1차 식각된 제 1 폴리실리콘층상에 유전체막, 제 2 폴리실리콘층 및 마스크 절연막을 순차적으로 증착한 후, 식각 공정으로 제 2 폴리실리콘층으로 된 콘트롤 게이트를 형성하고, 이때 주변회로 지역의 게이트 전극이 형성되는 단계;상기 주변회로 지역에 LDD 이온 주입 공정을 실시하는 단계;1차 자기정렬 식각 공정을 실시하여 상기 1차 식각된 제 1 폴리실리콘층의 노출 부분을 제거하고, 이로인하여 소오스쪽의 스택 게이트 부분만 확정되는 단계;1차 셀 소오스 이온 주입 공정을 실시하여 셀 소오스를 형성한 후, 셀 지역과 주변회로 지역의 식각면에 제 1 스페이서를 형성하는 단계;자기정렬소오스 식각 공정 및 2차 셀 소오스 이온 주입 공정으로 소오스 라인을 형성한 후, 어닐링 공정을 실시하는 단계;2차 자기정렬 식각 공정을 실시하여 상기 2차 식각된 제 1 폴리실리콘층의 노출 부분을 제거하고, 이로 인하여 드레인 쪽의 스택 게이트 부분이 확정되어 플로팅 게이트와 콘트롤 게이트로 된 스택 게이트가 완성되는 단계;셀 소오스/드레인 이온 주입 공정으로 셀 드레인을 형성하는 단계; 및셀 지역과 주변회로 지역의 상기 제 1 스페이서상에 제 2 스페이서를 형성한 후, 주변회로 소오스/드레인 이온 주입 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 스페이서는 주변회로 지역의 스페이서 폭을 조절하는 역할을 하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 스페이서는 질화물로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 반도체 기판에 필드 산화막을 형성한 후, 터널 산화막 및 제 1 폴리실리콘층을 증착하고, 상기 제 1 폴리실리콘층을 1차 식각하는 단계;상기 1차 식각된 제 1 폴리실리콘층상에 유전체막, 제 2 폴리실리콘층 및 마스크 절연막을 순차적으로 증착한 후, 식각 공정으로 제 2 폴리실리콘층으로 된 콘트롤 게이트를 형성하고, 이때 주변회로 지역의 게이트 전극이 형성되는 단계;상기 주변회로 지역에 LDD 이온 주입 공정을 실시하는 단계;1차 자기정렬 식각 공정을 실시하여 상기 1차 식각된 제 1 폴리실리콘층의노출 부분을 제거하고, 이로인하여 소오스쪽의 스택 게이트 부분만 확정되는 단계;1차 셀 소오스 이온 주입 공정을 실시하여 셀 소오스를 형성한 후, 셀 지역과 주변회로 지역의 식각면에 스페이서를 형성하는 단계;자기정렬소오스 식각 공정 및 2차 셀 소오스 이온 주입 공정으로 소오스 라인을 형성하는 단계;주변회로 소오스/드레인 이온 주입 공정을 실시한 후, 어닐링 공정을 실시하는 단계;2차 자기정렬 식각 공정을 실시하여 상기 2차 식각된 제 1 폴리실리콘층의 노출 부분을 제거하고, 이로 인하여 드레인 쪽의 스택 게이트 부분이 확정되어 플로팅 게이트와 콘트롤 게이트로 된 스택 게이트가 완성되는 단계;셀 소오스/드레인 이온 주입 공정으로 셀 드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025771A KR100301244B1 (ko) | 1999-06-30 | 1999-06-30 | 플래쉬 메모리 소자 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025771A KR100301244B1 (ko) | 1999-06-30 | 1999-06-30 | 플래쉬 메모리 소자 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010004992A KR20010004992A (ko) | 2001-01-15 |
| KR100301244B1 true KR100301244B1 (ko) | 2001-11-01 |
Family
ID=19597697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990025771A KR100301244B1 (ko) | 1999-06-30 | 1999-06-30 | 플래쉬 메모리 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100301244B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100823694B1 (ko) * | 2002-11-21 | 2008-04-21 | 삼성전자주식회사 | 불휘발성 메모리 장치의 플로팅 게이트 구조물의 형성 방법 |
| KR20040046881A (ko) * | 2002-11-28 | 2004-06-05 | 삼성전자주식회사 | 저저항 제어게이트 전극을 갖는 플래쉬 메모리 셀 및 그제조방법 |
| CN102610508A (zh) * | 2012-03-31 | 2012-07-25 | 上海宏力半导体制造有限公司 | 浮栅的制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05347416A (ja) * | 1992-06-15 | 1993-12-27 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
| KR19980053139A (ko) * | 1996-12-26 | 1998-09-25 | 문정환 | 플래쉬 메모리 제조방법 |
| KR19980053143A (ko) * | 1996-12-26 | 1998-09-25 | 문정환 | 반도체 메모리 소자 및 그 제조방법 |
| KR19990039477A (ko) * | 1997-11-13 | 1999-06-05 | 구본준 | 플래쉬 메모리 셀 및 그의 제조방법 |
-
1999
- 1999-06-30 KR KR1019990025771A patent/KR100301244B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05347416A (ja) * | 1992-06-15 | 1993-12-27 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
| KR19980053139A (ko) * | 1996-12-26 | 1998-09-25 | 문정환 | 플래쉬 메모리 제조방법 |
| KR19980053143A (ko) * | 1996-12-26 | 1998-09-25 | 문정환 | 반도체 메모리 소자 및 그 제조방법 |
| KR19990039477A (ko) * | 1997-11-13 | 1999-06-05 | 구본준 | 플래쉬 메모리 셀 및 그의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010004992A (ko) | 2001-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100190757B1 (ko) | 모스 전계 효과 트랜지스터 형성방법 | |
| US6753242B2 (en) | Integrated circuit device and method therefor | |
| KR100301244B1 (ko) | 플래쉬 메모리 소자 제조 방법 | |
| KR100714285B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR100289808B1 (ko) | 모스 트랜지스터 제조방법 | |
| US20050156229A1 (en) | Integrated circuit device and method therefor | |
| US6365449B1 (en) | Process for making a non-volatile memory cell with a polysilicon spacer defined select gate | |
| KR19990071116A (ko) | 반도체 소자의 제조 방법 | |
| KR100339430B1 (ko) | 반도체소자의 제조방법 | |
| KR20030001912A (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR100323873B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100487504B1 (ko) | 서로 다른 게이트 스페이서 형성 방법 | |
| KR100241519B1 (ko) | 반도체 소자의 제조방법 | |
| KR100504193B1 (ko) | 반도체소자의 게이트 스페이서 형성방법 | |
| KR100347538B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100376270B1 (ko) | 스플리트 게이트형 플래쉬 메모리 소자의 제조방법 | |
| KR100398039B1 (ko) | 플래쉬메모리소자의제조방법 | |
| KR100314478B1 (ko) | 반도체소자의 게이트전극 형성방법 | |
| KR20000044878A (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR100447230B1 (ko) | 반도체 소자의 살리사이드 형성 방법 | |
| KR100525078B1 (ko) | 고전압 및 저전압 트랜지스터들을 갖는 반도체 소자의제조 방법 | |
| KR100239452B1 (ko) | 반도체 소자의 제조방법 | |
| KR20010108988A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR20020028327A (ko) | 반도체 소자 제조 방법 | |
| KR19980035608A (ko) | 반도체소자 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110526 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |