KR20040046881A - 저저항 제어게이트 전극을 갖는 플래쉬 메모리 셀 및 그제조방법 - Google Patents
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Abstract
저저항 제어게이트 전극을 갖는 플래쉬 메모리 셀 및 그 제조방법을 제공한다. 상기 플래쉬 메모리 셀은 반도체기판 상에 형성된 터널산화막 및 상기 터널산화막의 소정영역 상에 형성된 게이트 패턴을 구비한다. 상기 게이트 패턴은 차례로 적층된 부유게이트, 게이트 층간절연막, 비금속 제어게이트 전극, 금속 제어게이트 전극 및 캐핑절연막 패턴으로 구성된다. 상기 게이트 패턴의 측벽은 외부 게이트 스페이서로 덮여진다. 상기 외부 게이트 스페이서 및 적어도 상기 금속 제어게이트 전극 사이에 내부 게이트 스페이서가 개재된다.
Description
본 발명은 반도체 기억소자 및 그 제조방법에 관한 것으로, 특히 저저항 제어게이트 전극을 갖는 플래쉬 메모리 셀 및 그 제조방법에 관한 것이다.
데이타를 저장하는 반도체 메모리소자들은 크게 휘발성 메모리소자들 또는 비휘발성 메모리소자들로 분류될 수 있다. 상기 휘발성 메모리소자들은 그들의 전원공급이 차단되는 경우에 그들의 저장된 데이타들을 잃어버리는 반면에, 상기 비휘발성 메모리소자들은 그들의 전원공급이 차단될지라도 그들의 저장된 데이타들을 유지한다. 따라서, 상기 비휘발성 메모리소자들은 메모리 카드 또는 이동통신 단말기 등에 널리 사용된다.
상기 비휘발성 메모리소자들은 플래쉬 메모리 소자를 포함한다. 상기 플래쉬 메모리 소자의 단위 셀로서 적층 게이트 구조의 셀(stacked gate structural cell)이 널리 채택되고 있다. 상기 적층 게이트 구조는 부유게이트, 상기 부유게이트 상에 형성된 게이트 층간절연막 및 상기 게이트 층간절연막 상에 형성된 제어 게이트전극을 포함한다. 상기 제어 게이트 전극은 워드라인 역할을 한다.
상기 플래쉬 메모리소자의 집적도가 증가함에 따라 상기 워드라인의 폭은 점점 감소하여 그것의 전기적인 저항이 증가한다. 상기 워드라인의 전기적인 저항이 증가하면, 읽기 동작시 상기 워드라인의 RC 지연시간이 증가하여 선택된 셀의 정보를 독출하는 데 소요되는 시간, 즉 억세스 시간이 길어진다. 따라서, 최근에 상기 워드라인의 저항을 감소시키기 위하여 금속막을 포함하는 도전막으로 상기 워드라인을 형성하는 기술이 제안된 바 있다.
도 1 및 도 2는 저저항 워드라인을 채택하는 종래의 플래쉬 메모리 셀을 제조하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(1)의 소정영역에 소자분리막(도시하지 않음)을 형성하여 활성영역을 한정한다. 상기 활성영역 상에 터널 산화막(3)을 형성한다. 상기 터널 산화막(3)을 갖는 반도체기판의 상에 상기 활성영역을 덮는 부유게이트 패턴을 형성한다. 상기 부유게이트 패턴을 포함하는 반도체기판의 전면 상에 게이트 층간절연막, 제어게이트 전극막 및 캐핑절연막을 차례로 형성한다. 상기 제어게이트 전극막은 도우핑된 폴리실리콘막, 텅스텐 질화막 및 텅스텐막을 차례로 적층시키어 형성한다. 또한, 상기 캐핑절연막은 실리콘 질화막으로 형성한다.
상기 캐핑절연막, 제어게이트 전극막, 게이트 층간절연막 부유게이트막을 연속적으로 패터닝하여 상기 활성영역의 상부를 가로지르는 게이트 패턴을 형성한다. 결과적으로, 상기 게이트 패턴은 차례로 적층된 부유게이트(5), 게이트 층간절연막 패턴(7), 제어게이트 전극(14) 및 캐핑절연막 패턴(15)으로 구성되고, 상기 제어게이트 전극(14)은 차례로 적층된 도우핑된 폴리실리콘 패턴(9), 텅스텐 질화막 패턴(11) 및 텅스텐막 패턴(13)으로 구성된다. 상기 게이트 패턴을 형성하기 위한 패터닝 공정을 실시하는 동안 상기 게이트 패턴의 가장자리 하부에 인접한 영역(A)에 식각 손상이 심하게 가해진다.
도 2를 참조하면, 상기 식각 손상을 치유하기 위하여 상기 게이트 패턴을 갖는 반도체기판에 열산화 공정이 적용된다. 이에 따라, 상기 부유게이트(5) 및 제어게이트 전극(14)의 측벽에 열산화막(17)이 성장된다. 그러나, 상기 열산화 공정은 상기 텅스텐막 패턴(13) 및 상기 텅스텐 질화막 패턴(11)의 측벽이 노출된 상태에서 실시된다. 따라서, 상기 열산화 공정 동안 상기 텅스텐막 패턴(13) 및 텅스텐 질화막 패턴(11) 내의 금속 원자들(M)이 상기 반도체기판(1)의 표면, 즉 상기 활성영역으로 침투되어 상기 반도체기판(1)을 오염시킨다.
상술한 바와 같이 종래의 기술에 따르면, 활성영역의 표면이 금속원자들에 의해 오염된다. 이러한 금속 오염은 후속공정에서 상기 활성영역에 형성되는 불순물 영역들(소오스/드레인 영역들)의 전기적인 특성을 저하시킨다.
본 발명이 이루고자 하는 기술적 과제는 금속원자들에 의한 오염 없이 워드라인의 저항을 감소시키기에 적합한 플래쉬 메모리 셀을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 금속원자들의 오염 없이 워드라인의 저항을 최소화시킬 수 있는 플래쉬 메모리 셀 제조방법을 제공하는 데 있다.
도 1 및 도 2는 종래의 플래쉬 메모리 셀 제조방법을 설명하기 위한 단면도들이다.
도 3 내지 도 6은 본 발명의 실시예에 따른 플래쉬 메모리 셀 제조방법 및 그에 의해 제조된 플래쉬 메모리 셀을 설명하기 위한 단면도들이다.
상기 기술적 과제를 이루기 위하여, 본 발명은 플래쉬 메모리 셀을 제공한다. 상기 플래쉬 메모리 셀은 반도체기판 상에 형성된 터널산화막과, 상기 터널산화막의 소정영역 상에 형성된 게이트 패턴을 포함한다. 상기 게이트 패턴은 차례로 적층된 부유게이트, 게이트 층간절연막, 비금속 제어게이트 전극, 금속 제어게이트 전극 및 캐핑절연막 패턴으로 구성된다. 상기 게이트 패턴의 측벽은 외부 게이트 스페이서로 덮여진다. 상기 외부 게이트 스페이서 및 적어도 상기 금속 제어게이트 전극 사이에 내부 게이트 스페이서가 개재된다.
바람직하게는, 상기 비금속 제어게이트 전극은 도우핑된 폴리실리콘 패턴을 포함하고, 상기 금속 제어게이트 전극은 차례로 적층된 텅스텐 질화막 패턴 및 텅스텐막 패턴을 포함한다.
상기 내부 게이트 스페이서는 상기 금속 제어게이트 전극의 측벽 및 상기 캐핑절연막 패턴의 측벽을 덮을 수 있다.
더 나아가서, 적어도 상기 부유게이트의 측벽 및 상기 비금속 제어게이트 전극의 측벽에 열산화막이 형성될 수 있다. 상기 열산화막은 상기 외부 게이트 스페이서의 내측벽에 인접한다.
상기 내부 게이트 스페이서 및 상기 외부 게이트 스페이서 사이에 버퍼 절연막이 개재될 수 있다. 상기 버퍼 절연막은 연장되어 상기 열산화막의 표면 및 상기 게이트 층간절연막의 측벽을 덮는다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은 플래쉬 메모리 셀의 제조방법을 제공한다. 이 방법은 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 것과, 상기 활성영역 상에 터널산화막을 형성하는 것을 포함한다. 상기 터널산화막 상에 상기 활성영역을 덮는 부유게이트 패턴을 형성한다. 상기 부유게이트 패턴을 포함하는 반도체기판의 전면 상에 게이트 층간절연막, 비금속 제어게이트막, 금속 제어게이트막 및 캐핑절연막을 차례로 형성한다. 이어서, 상기 캐핑절연막, 상기 금속 제어게이트막 및 상기 비금속 제어게이트막을 차례로 패터닝하여 상기 활성영역의 상부를 가로지르면서 차례로 적층된 금속 제어게이트 전극 및 캐핑절연막 패턴을 형성한다. 상기 금속 제어게이트 전극의 측벽 및 상기 캐핑절연막 패턴의 측벽 상에 내부 게이트 스페이서를 형성한다. 상기 내부 게이트 스페이서 및 상기 캐핑절연막 패턴를 식각 마스크로 사용하여 상기 비금속 제어게이트막, 상기 게이트 층간절연막 및 상기 부유게이트 패턴을 연속적으로 식각하여 상기 금속 제어게이트 전극 하부에 차례로 적층된 부유게이트, 게이트 층간절연막 패턴 및 비금속 제어게이트 전극을 형성한다. 상기 부유게이트의 측벽, 상기 게이트 층간절연막 패턴의 측벽, 상기 비금속 제어게이트 전극의 측벽 및 상기 내부 게이트 스페이서의 외측벽 상에 외부 게이트 스페이서를 형성한다.
상기 부유게이트, 상기 게이트 층간절연막 패턴 및 상기 비금속 제어게이트 전극을 형성하기 전에, 상기 내부 게이트 스페이서를 갖는 반도체기판을 열산화시키어 적어도 상기 부유게이트의 측벽 및 상기 비금속 제어게이트 전극의 측벽에 열산화막을 형성하는 것이 바람직하다.
또한, 상기 외부 게이트 스페이서를 형성하기 전에, 상기 부유게이트, 상기 게이트 층간절연막 패턴 및 상기 비금속 제어게이트 전극을 갖는 반도체기판의 전면 상에 버퍼 절연막을 형성할 수도 있다.
상기 금속 제어게이트막은 텅스텐 질화막 및 텅스텐막을 차례로 적층시키어 형성하는 것이 바람직하다.
상기 비금속 제어게이트막은 도우핑된 폴리실리콘막으로 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 3 내지 도 6은 본 발명의 실시예에 따른 플래쉬 메모리 셀의 제조방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 반도체기판(51)의 소정영역에 소자분리막(도시하지 않음)을 형성하여 활성영역을 한정한다. 상기 활성영역의 표면에 터널산화막(53)을 형성한다. 상기 터널산화막(53) 상에 상기 활성영역을 덮는 부유게이트 패턴(55)을 형성한다. 상기 부유게이트 패턴(55)은 도우핑된 폴리실리콘막으로 형성하는 것이 바람직하다. 상기 부유게이트 패턴(55)을 갖는 반도체기판의 전면 상에 게이트 층간절연막(57), 비금속 제어게이트막(59), 금속 제어게이트막 및 캐핑절연막(65)을 차례로 형성한다. 상기 게이트 층간절연막(57)은 O/N/O(oxide/nitride/oxide)막 등과 같이 고유전체막으로 형성할 수 있고, 상기 비금속 제어게이트막(59)은 도우핑된 폴리실리콘막으로 형성할 수 있다. 상기 금속 제어게이트막은 비저항이 낮은 금속질화막(61) 및 금속막(63)을 차례로 적층시키어 형성할 수 있다. 예를 들면, 상기 금속질화막(61) 및 금속막(63)은 각각 텅스텐 질화막 및 텅스텐막으로 형성한다. 상기 비금속 제어게이트막(59), 금속질화막(61) 및 금속막(63)은 제어게이트막(64)을 구성한다. 이에 더하여, 상기 캐핑절연막(65)은 상기 금속 제어게이트막에 대하여 식각 선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 캐핑절연막(65)은 실리콘 질화막으로 형성할 수 있다. 상기 캐핑절연막(65) 상에 상기 활성영역의 상부를 가로지르는 포토레지스트 패턴(67)을 형성한다.
도 4를 참조하면, 상기 포토레지스트 패턴(67)을 식각 마스크로 사용하여 상기 캐핑절연막(65)을 식각하여 캐핑절연막 패턴(65a)을 형성한다. 이어서, 상기 포토레지스트 패턴(67)을 제거한다. 상기 캐핑절연막 패턴(65a)을 식각 마스크로 사용하여 상기 금속 제어게이트막(61, 63)을 식각하여 상기 캐핑절연막 패턴(65a) 하부에 금속 제어게이트 전극을 형성한다. 따라서, 상기 금속 제어게이트 전극은 차례로 적층된 금속질화막 패턴(61a) 및 금속막 패턴(63a)으로 구성된다. 상기 금속 제어게이트 전극을 형성하기 위한 식각 공정시 상기 비금속 제어게이트막(59)을 과식각하는 것이 바람직하다. 즉, 상기 과식각된 비금속 제어게이트막(59)의 상부면이 상기 금속질화막 패턴(61a)의 하부면보다 낮은 것이 바람직하다. 이어서, 상기 금속 제어게이트 전극(61a, 63a)의 측벽 및 상기 캐핑절연막 패턴(65a)의 측벽 상에 통상의 방법을 사용하여 내부 게이트 스페이서(69)를 형성한다. 상기 내부 게이트 스페이서(69)는 실리콘 질화막 또는 실리콘 산화막으로 형성할 수 있다.
도 5를 참조하면, 상기 내부 게이트 스페이서(69) 및 상기 캐핑절연막 패턴(65a)을 식각 마스크로 사용하여 상기 비금속 제어게이트막(59), 상기 게이트 층간절연막(57) 및 상기 부유게이트 패턴(53)을 연속적으로 식각한다. 그 결과, 상기 금속 제어게이트 전극(61a, 63a)의 하부에 상기 활성영역을 가로지르면서 차례로 적층된 부유게이트(55a), 게이트 층간절연막 패턴(57a) 및 비금속 제어게이트 전극(59a)이 형성된다. 상기 부유게이트(55a), 게이트 층간절연막 패턴(57a) 및 비금속 제어게이트 전극(59a)의 폭은 상기 내부 게이트 스페이서(69)에 기인하여 상기 금속 제어게이트 전극(61a, 63a)의 폭보다 넓다. 상기 비금속 제어게이트 전극(59a) 및 금속 제어게이트 전극(61a, 63a)은 제어게이트 전극(64a)을 구성한다. 또한, 상기 부유게이트(55a), 게이트 층간절연막 패턴(57a), 제어게이트 전극(64a) 및 캐핑절연막 패턴(65a)은 게이트 패턴을 구성한다.
상술한 바와 같이 상기 내부 게이트 스페이서(69)를 형성하는 경우에, 적어도 상기 금속 제어게이트 전극(61a, 63a)은 상기 내부 게이트 스페이서(69) 및 캐핑절연막 패턴(65a)에 의해 완전히 둘러싸여진다. 이어서, 게이트 패턴이 형성된 결과물에 열산화 공정을 적용하는 것이 바람직하다. 이는 상기 게이트 패턴을 형성하기 위한 식각 공정 동안 상기 게이트 패턴의 가장자리 하부의 상기 터널산화막(53) 및 상기 반도체기판(51)에 가해진 식각 손상을 치유하기 위함이다. 이에 따라, 상기 부유게이트(55a)의 측벽 및 상기 비금속 제어게이트 전극(59a)의측벽에 열산화막(71)이 형성된다. 이 경우에, 상기 반도체기판(51)의 표면이 상기 금속 제어게이트 전극(61a, 63a) 내의 금속원자들에 의해 오염되는 것을 방지할 수 있다. 이는 상기 내부 게이트 스페이서(69)의 존재에 기인한다. 상기 열산화막(71)을 갖는 반도체기판의 전면 상에 콘포말한 버퍼 절연막(73)을 형성하는 것이 바람직하다. 상기 버퍼 절연막(73)은 후속 공정에서 형성되는 외부 게이트 스페이서에 대하여 식각 선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 상기 버퍼 절연막(73)은 CVD 산화막 또는 CVD 질화막으로 형성할 수 있다.
도 6을 참조하면, 상기 버퍼 절연막(73)의 외측벽 상에 통상의 방법을 사용하여 외부 게이트 스페이서(75)를 형성한다. 상기 외부 게이트 스페이서(75)를 형성하기 위한 이방성 식각공정 동안 상기 버퍼 절연막(73)은 식각 저지막의 역할을 하는 것이 바람직하다. 외부 게이트 스페이서(75)는 CVD 산화막 또는 CVD 질화막으로 형성할 수 있다. 이어서, 상기 외부 게이트 스페이서(75) 및 상기 게이트 패턴을 이온주입 마스크로 사용하여 상기 활성영역 내에 불순물 이온들을 주입하여 소오스/드레인 영역들(77)을 형성한다.
이제, 도 6을 다시 참조하여 상기 실시예에 의해 제조된 플래쉬 메모리 셀의 구조를 설명하기로 한다.
도 6을 참조하면, 반도체기판(51)의 소정영역에 서로 이격된 한 쌍의 소오스/드레인 영역들(77)이 형성되어 그들 사이에 채널 영역을 한정한다. 상기 한 쌍의 소오스/드레인 영역들(77)을 갖는 반도체기판(51)의 전면은 터널산화막(53)으로 덮여진다. 상기 채널 영역의 상부에 게이트 패턴이 배치된다. 상기 게이트 패턴은 차례로 적층된 부유게이트(55a), 게이트 층간절연막 패턴(57a), 비금속 제어게이트 전극(59a), 금속 제어게이트 전극 및 캐핑절연막 패턴(65a)으로 구성된다.
상기 금속 제어게이트 전극은 차례로 적층된 금속질화막 패턴(61a) 및 금속막 패턴(63a)을 포함한다. 상기 비금속 제어게이트 전극(59a) 및 상기 금속 제어게이트 전극(61a, 63a)은 제어게이트 전극(64a)을 구성한다.
상기 게이트 패턴의 측벽은 외부 게이트 스페이서(75)로 덮여진다. 상기 외부 게이트 스페이서(75) 및 적어도 상기 금속 제어게이트 전극(61a, 63a)의 측벽 사이에 내부 게이트 스페이서(69)가 개재된다. 바람직하게는, 상기 내부 게이트 스페이서(69)는 상기 금속 제어게이트 전극(61a, 63a)의 측벽 및 상기 캐핑절연막 패턴(65a)의 측벽을 덮는다.
이에 더하여, 상기 부유게이트(55a)의 측벽 및 상기 비금속 제어게이트 전극(59a)의 측벽은 열산화막(71)으로 덮여질 수 있다. 상기 열산화막(71)은 상기 외부 게이트 스페이서(75)의 내측벽에 인접하여 위치한다. 또한, 내부 게이트 스페이서(69) 및 상기 외부 게이트 스페이서(75) 사이에는 버퍼 절연막(73)이 개재되는 것이 바람직하다. 상기 버퍼 절연막(73)은 연장되어 상기 열산화막(71)의 표면 및 게이트 층간절연막(57a)의 측벽을 덮는다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 금속 제어게이트 전극은 내부 게이트 스페이서 및 캐핑절연막 패턴에 의해 완전히 둘러싸여진다. 따라서, 상기 내부 게이트 스페이서를 형성한 후에 게이트 패턴을 형성하는 동안 반도체기판에 가해진 식각 손상을 치유하기 위하여 열산화 공정을 실시할지라도, 상기 반도체기판이 금속원자들에 의해 오염되는 것을 방지할 수 있다. 결과적으로, 신뢰성의 저하 없이 저저항의 제어게이트 전극을 갖는 고성능 플래쉬 메모리 셀을 구현할 수 있다.
Claims (10)
- 반도체기판 상에 형성된 터널산화막;상기 터널산화막의 소정영역 상에 형성되고 차례로 적층된 부유게이트, 게이트 층간절연막, 비금속 제어게이트 전극, 금속 제어게이트 전극 및 캐핑절연막 패턴으로 구성된 게이트 패턴;상기 게이트 패턴의 측벽을 덮는 외부 게이트 스페이서; 및상기 외부 게이트 스페이서 및 적어도 상기 금속 제어게이트 전극 사이에 개재된 내부 게이트 스페이서를 포함하는 플래쉬 메모리 셀.
- 제 1 항에 있어서,상기 비금속 제어게이트 전극은 도우핑된 폴리실리콘 패턴을 포함하고, 상기 금속 제어게이트 전극은 차례로 적층된 텅스텐 질화막 패턴 및 텅스텐막 패턴을 포함하는 것을 특징으로 하는 플래쉬 메모리 셀.
- 제 1 항에 있어서,상기 내부 게이트 스페이서는 상기 금속 제어게이트 전극의 측벽 및 상기 캐핑절연막 패턴의 측벽을 덮는 것을 특징으로 하는 플래쉬 메모리 셀.
- 제 3 항에 있어서,적어도 상기 부유게이트의 측벽 및 상기 비금속 제어게이트 전극의 측벽에 형성된 열산화막을 더 포함하되, 상기 열산화막은 상기 외부 게이트 스페이서의 내측벽에 인접한 것을 특징으로 하는 플래쉬 메모리 셀.
- 제 4 항에 있어서,상기 내부 게이트 스페이서 및 상기 외부 게이트 스페이서 사이에 개재된 버퍼 절연막을 더 포함하되, 상기 버퍼 절연막은 연장되어 상기 열산화막의 표면 및 상기 게이트 층간절연막의 측벽을 덮는 것을 특징으로 하는 플래쉬 메모리 셀.
- 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하고,상기 활성영역 상에 터널산화막을 형성하고,상기 터널산화막 상에 상기 활성영역을 덮는 부유게이트 패턴을 형성하고,상기 부유게이트 패턴을 포함하는 반도체기판의 전면 상에 게이트 층간절연막, 비금속 제어게이트막, 금속 제어게이트막 및 캐핑절연막을 차례로 형성하고,상기 캐핑절연막, 상기 금속 제어게이트막 및 상기 비금속 제어게이트막을 차례로 패터닝하여 상기 활성영역의 상부를 가로지르면서 차례로 적층된 금속 제어게이트 전극 및 캐핑절연막 패턴을 형성하고,상기 금속 제어게이트 전극의 측벽 및 상기 캐핑절연막 패턴의 측벽 상에 내부 게이트 스페이서를 형성하고,상기 내부 게이트 스페이서 및 상기 캐핑절연막 패턴를 식각 마스크로 사용하여 상기 비금속 제어게이트막, 상기 게이트 층간절연막 및 상기 부유게이트 패턴을 연속적으로 식각하여 상기 금속 제어게이트 전극 하부에 차례로 적층된 부유게이트, 게이트 층간절연막 패턴 및 비금속 제어게이트 전극을 형성하고,상기 부유게이트의 측벽, 상기 게이트 층간절연막 패턴의 측벽, 상기 비금속 제어게이트 전극의 측벽 및 상기 내부 게이트 스페이서의 외측벽 상에 외부 게이트 스페이서를 형성하는 것을 포함하는 플래쉬 메모리 셀의 제조방법.
- 제 6 항에 있어서,상기 부유게이트, 상기 게이트 층간절연막 패턴 및 상기 비금속 제어게이트 전극을 형성하기 전에,상기 내부 게이트 스페이서를 갖는 반도체기판을 열산화시키어 적어도 상기 부유게이트의 측벽 및 상기 비금속 제어게이트 전극의 측벽에 열산화막을 형성하는 것을 더 포함하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조방법.
- 제 6 항에 있어서,상기 외부 게이트 스페이서를 형성하기 전에,상기 부유게이트, 상기 게이트 층간절연막 패턴 및 상기 비금속 제어게이트 전극을 갖는 반도체기판의 전면 상에 버퍼 절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조방법.
- 제 6 항에 있어서,상기 금속 제어게이트막은 텅스텐 질화막 및 텅스텐막을 차례로 적층시키어 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조방법.
- 제 6 항에 있어서,상기 비금속 제어게이트막은 도우핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조방법.
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