KR20030001960A - 플래시 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 셀 주변 영역부와, 셀 영역부를 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기판상에 컨트롤 게이트 및 하드 마스크막을 형성하는 단계; 상기 반도체 기판 전면상에 산화방지용 실링막을 형성하는 단계; 상기 하드 마스크막과 컨트롤 게이트 측면에 산화방지용 실링막 패턴을 형성하는 단계; 상기 산화방지용 실링막 패턴과 하드 마스크막을 마스크로 상기 플로팅 게이트층과 ONO막을 선택적으로 식각하여 플로팅 게이트 패턴과 ONO막 패턴을 형성하는 단계: 상기 셀 영역부상의 반도체 기판 표면에 3,200Å 두께로 형성한다.소오스/드레인을 형성한 후 열공정을 진행하는 단계; 스페이서용 절연막을 형성하는 단계; 및 상기 스페이서용 절연막을 전면식각하여 스페이서를 형성하는 단계를 포함하여 구성되는 것이며, 텅스텐 게이트 산화 방지 실링 질화막 식각시 주변 영역은 그대로 놔두고 셀 영역만을 별도로 식각하므로써 후속 소오스 및 드레인 형성 이온 주입 공정후, 자연산화막이 성장하여도 셀 영역과 주변 영역간 스페이서 식각 타겟을 동일하게 할 수 있는 것이다. 따라서, 주변 영역의 과도 식각을 방지하여 전기적 누출이 발생하지 않으며, 스페이서 손실을 줄임으로써 후속 자기 정렬 식각시 게이트 라인과 메탈 콘택과의 전기적 단락을 줄일 수 있으며, 하드 마스크 손실을 줄여 자기 정렬 식각 마진을 확보할 수 있는 것이다.
Description
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 보다 상세하게는셀 영역부 및 셀 주변 영역부의 스페이서 타겟이 달라지는 문제를 해결한 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 플래시 메모리 소자는 프로그래밍 및 소거 특성을 구비한 이피롬(EPROM)과 전기적으로 프로그램 및 소거 특성을 확보하는 이이피롬(EEPROM)의 장점을 살려 제조된 메모리 소자이다. 이러한 플래시 소자는 대체로 한 개의 트랜지스터로서 한 비트의 저장 상태를 실현하며 전기적으로 프로그래밍과 소거를 수행한다. 이와 같은 특성을 갖는 플래시 메모리 소자는 실리콘 기판상에 형성된 박막의 터널 산화막과, 절연막의 개재하에 적층된 플로팅 게이트 및 컨트롤 게이트를 포함하여 이루어진다.
한편, 종래에는 플래시 메모리 소자의 크기가 작아짐에 따라 저항이 낮은 텅스텐으로 게이트 라인을 형성하고, 후속 열공정시 텅스텐의 이상 산화를 방지하게 위해 산화 방지용 실링(SEALING) 질화막을 형성하는 기술이 제안되었다.
이러한 기술을 사용한 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하면 다음과 같다.
도 1 내지 5는 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정별 단면도이다.
종래 기술에 따른 플래시 메모리 소자의 제조 방법은, 도 1에 도시된 바와 같이, 실리콘 기판(1)의 셀 영역부(a)상에 형성된 플로팅 게이트용 폴리실리콘층(5), ONO막(7), 컨트롤 게이트용 폴리실리콘층(9), 텅스텐층(11) 및 하드 마스크 질화막(13) 전면과 측면에 산화 방지용 실링 질화막(15)을 증착한다.이때, 상기 산화 방지용 실링 질화막(15)을 증착하기 이전에 컨트롤 게이트 라인 식각을 진행하여 게이트 라인 형태를 갖춘다.
여기서, 미설명 도면부호 8은 상기 컨트롤 게이트용 폴리실리콘층(9)의 측면을 보호하기 위해 형성된 선택성 산화막이다. 상기 실리콘 기판(1)의 셀 주변 영역부(b)상에는 플로팅 게이트용 폴리실리콘층만이 없고, 나머지 부분들은 셀 영역부(a)의 부분과 동일하다.
그 다음, 도 2에 도시된 바와 같이, 상기 셀 영역부(a) 및 셀 주변 영역부(b)의 산화방지용 실링 질화막(15)을 이방성 식각하여 스페이서 형태를 갖춘 산화 방지용 실링 질화막 패턴(15a)을 형성한다.
이어서, 도 3에 도시된 바와 같이, 상기 셀 주변 영역부(b)는 포토 레지스트 패턴(17)으로 덮고, 상기 셀 영역부(a)는 상기 터널 산화막(3) 표면이 노출되도록 플로팅 게이트용 폴리실리콘층(5)과 ONO막(7)을 선택적으로 식각하여 일정 모양으로 패터닝된 플로팅 게이트용 폴리실리콘층 패턴(5a)과 ONO막 패턴(7a)을 형성한다.
그 다음, 도에는 도시하지 않았지만, 상기 실리콘 기판(1)의 셀 영역부(a) 표면에 붕소나 비소같은 이온을 주입하여 소오스 및 드레인(미도시)을 형성한다. 이후, 후속 열공정을 진행하면, 도 4에 도시된 바와 같이, 산화막(19a)(19b)이 성장한다.
이어서, 도 5에 도시된 바와 같이, 상기 전체 구조의 상면에 스페이서용 질화막을 형성하고 이를 선택적으로 패터닝하여 스페이서(21)를 형성한 후, 후속 공정을 진행하여 플래시 메모리 소자를 완성한다.
그러나, 상기 종래 기술에 따른 플래시 메모리 소자의 제조 방법에 있어서는 다음과 같은 문제점이 있다.
종래 기술에 있어서는, 실리콘 기판(1)의 셀 영역부(a)에는 소오스 및 드레인(미도시) 형성용 이온을 주입후, 열공정시 상기 실리콘 기판(1)의 셀 영역부(a) 표면에는, 도 4에 도시된 바와 같이, 산화막(17a)(17b)이 성장한다. 이렇게 하여, 도 5에 도시된 바와 같이, 상기 스페이서(21) 형성을 위한 식각시 셀 영역부(a)와 셀 주변 영역부(b)간의 식각 타겟이 달라지게 된다.
따라서, 상기 산화막(19a)(19b)만큼 더 두꺼운 셀 영역부(a)를 기준으로 셀 주변 영역부(b)도 함께 식각되므로써 셀 주변 영역부(b)의 실리콘 기판(1)이 "A"와 같이 과도 식각되어 전기적 누출의 원인이 되는 문제점이 있다.
또한, 셀 주변 영역부(b)는 하드 마스크막(13) 손실이 발생하여 후속 자기 정렬 식각 마진이 감소되는 문제점도 있다.
이에, 본 발명은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 컨트롤 게이트 라인 식각 및 산화 방지 실링 질화막 증착후, 주변 영역을 포토레지스트로 보호함과 동시에 셀 영역상의 산화 방지 실링 질화막만을 스페이서 형태로 식각하여 후속 공정시 식각 타겟을 동일하게 하여 실리콘 기판의 과도 식각 및 자기 정렬 식각 마진 감소를 억제할 수 있는 플래시 메모리 소자의 제조 방법을 제공함에 있다.
도 1 내지 5는 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정별 단면도.
도 6 내지 11은 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
30:반도체 기판 32:게이트 산화막
34:플로팅 게이트층 36:ONO막
37:측벽산화막 38:컨트롤 게이트용 폴리실리콘층
40:텅스텐 게이트층 42:하드 마스크막
44,44a:산화방지용 실링막 46:감광막 패턴
46a,46b:산화막 48:스페이서
상기 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 제조 방법은, 셀 주변 영역부와, 플로팅 게이트층 및 ONO막이 형성된 셀 영역부를 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기판상에 컨트롤 게이트 및 하드 마스크막을 형성하는 단계; 상기 컨트롤 게이트 및 하드 마스크막을 포함한 상기 반도체 기판 전면상에 산화방지용 실링막을 형성하는 단계; 상기 셀 주변 영역부에 감광막 패턴을 형성한 후, 이를 마스크로 상기 셀 영역부의 산화방지용 실링막을 선택적으로 식각하여 상기 하드 마스크막과 컨트롤 게이트 측면에 산화방지용 실링막 패턴을 형성하는 단계; 상기 산화방지용 실링막 패턴과 하드 마스크막을 마스크로 상기 플로팅 게이트층과 ONO막을 선택적으로 식각하여 플로팅 게이트 패턴과 ONO막 패턴을 형성하는 단계: 상기 셀 영역부상의 반도체 기판 표면에 소오스 및 드레인 형성용 이온을 주입하여 소오스/드레인을 형성한 후 열공정을 진행하는 단계; 상기 셀 영역부의 산화방지용 실링막 패턴과 상기 셀 주변 영역부의 실링막을 포함한 전체 구조의 상면에 스페이서용 절연막을 형성하는 단계; 및 상기 스페이서용 절연막을 전면식각하여 상기 반도체 기판상의 셀 영역부와 셀 주변 영역부의 결과물의 측벽에 스페이서를 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
이하, 본 발명에 따른 플래시 메모리 소자의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 6 내지 11은 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정별 단면도이다.
본 발명에 따른 플래시 메모리 소자의 제조 방법은, 먼저 도 6에 도시된 바와 같이, 셀 주변 영역부(b)와, 플로팅 게이트층(34)과 ONO막(36)이 형성된 셀 영역부(a)를 갖는 반도체 기판(30)상에 컨트롤 게이트용 폴리실리콘층(38)과 텅스텐을 포함하는 텡스텐 게이트층(40) 및 하드 마스크막용 질화막(42)을 형성한다. 이때, 상기 하드 마스크막용 질화막(42)은 약 3,200Å 두께로 형성한다.
한편, 미설명 도면부호 37은 상기 컨트롤 게이트용 폴리실리콘층(38) 양측면에는 측벽보호막인 산화막(37)을 나타내며, 미설명 도면부호 각각 게이트 산화막을 나타낸다.
그 다음, 도 7에 도시된 바와 같이, 상기 컨트롤 게이트용 폴리실리콘층(38), 텅스텐 게이트층(40) 및 하드 마스크막(42)을 포함한 상기 반도체 기판(30) 전면상에 질화막을 약 150 내지 200Å 두께로 증착한 후, 상기 질화막을 포토리소그래피 공정 기술을 이용한 감광막 패턴 마스크 공정과 이를 이용한 선택적 식각 공정을 통해 스페이서 형태를 취하는 산화방지용 실링(SEALING)막(44)을 형성한다. 이때, 상기 산화방지용 실링(SEALING)막(44)은 상기 컨트롤 게이트용 텅스텐층(40)이 후속 열공정에 의하여 산화되는 것을 방지하기 위한 막이다.
이때, 상기 산화방지용 실링(SEALING)막(44) 형성을 위해서 그 두께의 약 10 내지 15% 정도의 과도식각이 되도록 한다.
그 다음, 도 8에 도시된 바와 같이, 상기 셀 주변 영역부(b)에만 감광막 패턴(46)을 형성한 다음, 이를 마스크로 상기 셀 영역부(a)상의 산화방지 실링막(44)을 선택적으로 이방성 식각한다. 그리하면, 상기 하드 마스크막(42) 상층부 일부와그 상부에 증착된 산화방지 실링막(44)이 제거된 형태의 산화방지 실링막 패턴(44a)를 취하게 된다.
그 다음, 도 9에 도시된 바와 같이, 상기 셀 영역부(a)상의 플로팅 게이트용 폴리실리콘층(34)과 ONO막(36)을 선택적으로 식각한 다음, 상기 셀 주변 영역부(b)상의 감광막 패턴(46)을 제거한다. 이렇게 하여, 상기 셀 영역부(a)상의 산화방지용 실링막 패턴(44a)은 일부만 잔류하고, 상기 셀 주변 영역부(b)상의 산화방지 실링막(44)은 그대로 남아 있게 된다. 이때, 상기 하드 마스크막(42)은 약 2,000 내지 2,400Å 두께를 가지게 된다.
그 다음, 도에는 도시하였지 않았지만, 상기 셀 영역부(a)상의 반도체 기판(30) 표면에 붕소나 비소 등의 이온을 주입하여 소오스/드레인 영역(미도시)을 형성한 후 열공정을 진행한다. 그러면, 도 10에 도시된 바와 같이, 상기 반도체 기판(30)의 게이트 산화막(32) 표면상에는 자연산화막(46a)(46b)이 약 200 내지 250Å 두께로 성장하게 된다.
그 다음, 도 11에 도시된 바와 같이, 상기 반도체 기판(30) 전면상에 질화막(미도시)을 약 450 내지 550Å 두께로 증착한 후, 이를 전면식각 방법에 의해 원하는 모양으로 패터닝하여 스페이서(48)를 형성한다.
이때, 상기 스페이서(48) 형성시 식각되는 물질로는, 상기 셀 영역부(a)에서는 200 내지 250Å 두께의 자연산화막(46a), 게이트 산화막(32) 및 450 내지 550Å 두께의 질화막(미도시)이고, 상기 셀 주변 영역부(b)에서는 150 내지 200Å 두께의 산화방지용 실링막(44), 450 내지 550Å 두께의 질화막(미도시) 및 게이트산화막(32)이다. 여기서, 상기 자연산화막(46a)과 질화막(미도시)의 식각 속도비는 1: 1.2 내지 1: 1.3인 레시피(RECIPE)를 사용하여 식각 공정을 진행한다.
상기와 같은 공정 단계를 진행하면 스페이서 형성시 동일한 식각 타겟으로 셀 영역과 주변 영역을 동일하게 식각할 수 있게 된다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 살펴 본 바와 같이, 본 발명에 따른 플래시 메모리 소자의 제조 방법은 다음과 같은 효과가 있다.
본 발명에 따르면 텅스텐 게이트 산화방지용 실링 질화막 식각시, 셀 주변 영역은 그대로 놔두고 셀 영역만을 별도로 식각하므로써 후속 소오스 및 드레인 형성을 위한 이온 주입 공정후, 산화막이 성장하여도 셀 영역과 주변 영역간 스페이서 식각 타겟을 동일하게 할 수 있다.
따라서, 주변 영역에 상당하는 실리콘 기판의 과도 식각을 방지하여 전기적 누출이 발생하지 않으며, 스페이서 손실을 줄임으로써 후속 자기 정렬 식각시 게이트 라인과 메탈 콘택과의 전기적 단락을 줄일 수 있으며, 하드 마스크 손실을 줄여자기 정렬 식각 마진을 확보할 수 있다.
또한, 실링 질화막 식각은 컨트롤 게이트 식각 레시피의 첫 번째 단계로서 진행되므로 공정시간도 아울러 단축된다.
Claims (9)
- 셀 주변 영역부와, 플로팅 게이트층 및 ONO막이 형성된 셀 영역부를 갖는 반도체 기판을 제공하는 단계;상기 반도체 기판상에 컨트롤 게이트 및 하드 마스크막을 형성하는 단계;상기 컨트롤 게이트 및 하드 마스크막을 포함한 상기 반도체 기판 전면상에 산화방지용 실링막을 형성하는 단계;상기 셀 주변 영역부에 감광막 패턴을 형성한 후, 이를 마스크로 상기 셀 영역부의 산화방지용 실링막을 선택적으로 식각하여 상기 하드 마스크막과 컨트롤 게이트 측면에 산화방지용 실링막 패턴을 형성하는 단계;상기 산화방지용 실링막 패턴과 하드 마스크막을 마스크로 상기 플로팅 게이트층과 ONO막을 선택적으로 식각하여 플로팅 게이트 패턴과 ONO막 패턴을 형성하는 단계:상기 셀 영역부상의 반도체 기판 표면에 소오스 및 드레인 형성용 이온을 주입하여 소오스/드레인을 형성한 후 열공정을 진행하는 단계;상기 셀 영역부의 산화방지용 실링막 패턴과 상기 셀 주변 영역부의 실링막을 포함한 전체 구조의 상면에 스페이서용 절연막을 형성하는 단계; 및상기 스페이서용 절연막을 전면식각하여 상기 반도체 기판상의 셀 영역부와 셀 주변 영역부의 결과물의 측벽에 스페이서를 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 컨트롤 게이트는 텅스텐을 포함하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 하드 마스크막은 3,200Å 두께의 질화막으로 증착한 후 식각하여 그 두께가 2,000 내지 2,400Å 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 산화방지 실링막은 150 내지 200Å 두께의 질화막으로 증착한 후 그 두께의 10 내지 15% 과도식각하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 반도체 기판 표면은 열공정후 자연산화막이 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 5항에 있어서,상기 자연산화막은 200 내지 250Å 두께를 가지는 것을 특징으로 하는 플래시 메로리 소자의 제조 방법.
- 제 1항에 있어서,상기 스페이서용 절연막으로는 질화막을 사용하고, 그 막의 두께는 450 내지 550Å로 증착하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 7항에 있어서,상기 스페이서는 셀 영역상의 자연산화막을 식각하고, 이와 동시에 주변 영역상의 산화방지 실링막을 식각하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 8항에 있어서,상기 셀 영역상의 자연산화막과 주변 영역상의 산화방지 실링막은 식각속도비가 1: 1.2 내지 1: 1.3인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010037833A KR20030001960A (ko) | 2001-06-28 | 2001-06-28 | 플래시 메모리 소자의 제조 방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010037833A KR20030001960A (ko) | 2001-06-28 | 2001-06-28 | 플래시 메모리 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030001960A true KR20030001960A (ko) | 2003-01-08 |
Family
ID=27712039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010037833A KR20030001960A (ko) | 2001-06-28 | 2001-06-28 | 플래시 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR20030001960A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040046881A (ko) * | 2002-11-28 | 2004-06-05 | 삼성전자주식회사 | 저저항 제어게이트 전극을 갖는 플래쉬 메모리 셀 및 그제조방법 |
| US7868373B2 (en) * | 2006-08-17 | 2011-01-11 | Hynix Semiconductor Inc. | Flash memory device and a method of fabricating the same |
-
2001
- 2001-06-28 KR KR1020010037833A patent/KR20030001960A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040046881A (ko) * | 2002-11-28 | 2004-06-05 | 삼성전자주식회사 | 저저항 제어게이트 전극을 갖는 플래쉬 메모리 셀 및 그제조방법 |
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