KR20000004241A - 플래쉬 이이피롬의 공통 소오스 라인 형성 방법 - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속하는 기술 분야
본 발명은 플래쉬 이이피롬의 공통 소오스 라인 형성 방법에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
종래에는 소오스 라인의 필드 산화막을 자기 정렬 소오스 식각 방법으로 식각한 후 이온 주입 공정을 실시하므로써 공통 소오스 라인(Common Source Line)을 형성하였는데, 이 경우 식각 손상 및 식각 프로파일 악화 등으로 인해 공통 소오스 라인의 면저항이 증가하고 이에 따라 플래쉬 이이피롬 셀의 특성이 저하하는 문제점이 있음.
3. 발명의 해결 방법의 요지
소오스 라인이 형성될 부분의 필드 산화막을 식각한 후 후속 금속 층착 공정을 진행하기 전, 게이트 전극 양측부에 스페이서를 형성하고 이온 주입 공정을 실시한 다음, 전체 구조 상부에 금속층을 형성하고 어닐링한 후 블랭켓(blenket) 식각 공정을 실시하여 소오스 라인 상에만 실리사이드(sillicide) 계열의 금속층이 잔류하도록 하므로써 공통 소오스 라인의 면저항을 감소시킬 수 있음.
Description
본 발명은 플래쉬 이이피롬(Flash EEPROM)의 공통 소오스 라인(Common Source Line) 형성 방법에 관한 것으로, 특히 공통 소오스 라인의 면저항을 감소시켜 셀의 특성을 향상시키기 위한 플래쉬 이이피롬의 공통 소오스 라인 형성 방법에 관한 것이다.
스택 게이트(Stack-Gate) 구조의 플래쉬 이미피롬 에서는 워드라인, 비트라인 및 공통 소오스 라인이 요구되는데, 이러한 스택 게이트 구조 플래쉬 이이피롬 셀의 제조 방법을 도 1을 참조하여 설명하기로 한다.
도 1은 스텍 게이트 구조 플래쉬 이이피롬 셀의 제조 방법을 설명하기 위해 도시한 플래쉬 이이피롬 셀 어레이의 레이아웃도이다.
소자간 분리를 위한 필드 산화막(10)이 형성된 기판 상에 게이트 산화막(도시되지 않음), 워드라인용 제 1 폴리실리콘층(11) 및 ONO(Oxide-Nitride-Oxide; ONO) 구조의 유전체막(도시되지 않음)을 순차적으로 형성한다. 이후, 비트라인 용으로 제 2 폴리실리콘층/텅스텐 실리사이드층(12)을 형성한 다음 반사 방지막을 형성한다. 다음에, 콘트롤 게이트용 마스크를 이용한 리소그라피 공정으로 형성된 감광막 패턴을 이용하여 반사 방지막, 텅스텐 실리사이드층 및 제 2 폴리실리콘층을 순차적으로 식각하여 텅스텐 폴리사이드 구조의 콘트롤 게이트를 형성한다. 그리고 콘트롤 게이트 형성에 사용된 감광막 패턴이 존재하는 상태에서 자기정렬 식각 방법으로 유전체막 및 제 1 폴리실리콘층을 식각하여 플로팅 게이트를 형성한다. 이후, 셀 소오스 영역(A-A') 및 드레인 영역(D-D')에 이온 주입 공정을 실시한다.
이러한 구조의 플래쉬 이이피롬에서, 공통 소오스 라인은 필드 산화막을 소정 깊이 식각한 후 이온 주입 공정을 실시하므로써 형성되므로, 공통 소오스 라인 형성을 위한 마스크(13)를 도포한다.
도 2(a) 내지 2(d)는 종래의 공통 소오스 라인 형성 방법을 설명하기 위해 도시한 소자의 단면도로서, 이를 이용하여 종래 기술의 문제점을 설명하면 다음과 같다.
먼저, 도 2(a)는 도 1의 A-A' 부분에 대한 소자의 단면도이다. 공통 소오스 라인은 셀 접합 영역 및 필드 산화막(10) 부분에 형성된다. 이 경우, 필드 산화막(10) 부분의 공통 소오스 라인을 형성하기 위해서는 필드 산화막(10)을 개방(open)하기 위한 마스크 공정 및 식각 후의 마스크 제거 공정이 필요하다.
도 2(b)는 필드 산화막 식각 공정 후 도 1의 A-A' 부분의 단면도이다. 필드 산화막(10) 식각 공정시에는 잔류하는 필드 산화막(10')의 제어가 중요한데, 만약 필드 산화막이 과도식각되면 반도체 기판(14)이 손상되게 된다. 반면, 식각 후 잔류하는 필드 산화막이 너무 두꺼울 경우에는 이온 주입층이 충분한 깊이에 형성되지 않게 되어 공통 소오스 라인의 면저항이 증가하고, 심한 경우에는 소오스 라인이 오픈(open)되는 문제점이 있다.
도 2(c)는 도 1의 B-B' 부분에 대한 소자의 단면도이다. 도시된 것처럼, 식각해야할 필드 산화(10)막 양측 상부에는 게이트 전극(15)이 형성되어 있다.
도 2(c)는 이러한 상태에서 필드 산화막(10)을 식각한 후의 B-B' 부분에 대한 소자의 단면도이다. 필드 산화막 식각시 게이트 전극의 측면이 노출되어 있는 상태이기 때문에 과도 식각될 경우 게이트의 상부층인 반사 방지막과 금속층이 손실되어(R 부분) 셀 특성이 저하된다. 또한, 식각 프로파일이 불량할 경우 공통 소오스 형성을 위한 이온 주입 공정시 이온 주입 영역이 좁아지게 된다. 이에 따라 공통 소오스 라인의 면저항이 증가되어 셀의 특성이 저하되는 문제점이 있다.
따라서, 본 발명은 소오스 라인이 형성될 부분의 필드 산화막을 식각한 후 후속 금속 층착 공정을 진행하기 전, 게이트 전극 양측부에 스페이서를 형성하고 이온 주입 공정을 실시한 다음, 전체 구조 상부에 금속층을 형성하고 어닐링한 후 블랭켓(blenket) 식각 공정을 실시하여 소오스 라인 상에만 실리사이드(sillicide) 계열의 금속층이 잔류하도록 하므로써 공통 소오스 라인의 면저항을 감소시킬 수 있는 플래쉬 이이피롬의 공통 소오스 라인 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 이이피롬의 공통 소오스 라인 형성 방법은 필드 산화막이 형성된 기판 상에 플로팅 게이트 및 콘트롤 게이트로 이루어지는 스택 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측부에 스페이서를 형성한 후 이온 주입 공정을 실시하여 셀 소오스 및 드레인 영역을 형성하는 단계와, 전체 구조 상부에 금속층을 증착하는 단계와, 어닐링 공정을 실시하여 상기 셀 소오스 및 드레인 영역 상에 형성된 상기 금속층을 실리사이드화하는 단계와, 상기 게이트 전극의 측부 및 상부와 상기 필드 산화막 상의 금속층을 제거하기 위한 식각 공정을 실시하여 상기 소오스 및 드레인 상에만 실리사이드화한 금속층을 잔류시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 스텍 게이트 구조 플래쉬 이이피롬 셀의 제조 방법을 설명하기 위해 도시한 플래쉬 이이피롬 셀 어레이의 레이아웃도.
도 2(a) 내지 2(d)는 종래의 공통 소오스 라인 형성 방법을 설명하기 위해 도시한 소자의 단면도.
도 3(a) 내지 3(d)는 도 1의 C-C' 부분에 대하여, 본 발명에 따른 공통 소오스 라인 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 4(a) 및 4(c)는 도 1 D-D' 부분에 대하여, 본 발명에 따른 공통 소오스 라인 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 5(a) 및 5(b)는 도 1 A-A' 부분에 대하여, 본 발명에 따른 공통 소오스 라인 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
31 : 반도체 기판 32 : 게이트 산화막
33 : 제 1 폴리실리콘층 34 : 유전체막
35 : 제 2 폴리실리콘층 36 : 텅스텐 실리사이드층
37 : 반사 방지막 38 : 스페이서
39 : 금속층 40 : 금속 실리사이드층
41 : 유전체막 42 : 텅스텐 플러그
43 : 금속 배선
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3(a) 내지 3(d)는 도 1의 C-C' 부분에 대하여, 도 4(a) 및 4(c)는 도 1 D-D' 부분에 대하여, 그리고 도 5(a) 및 5(b)는 도 1 A-A' 부분에 대하여, 본 발명에 따른 공통 소오스 라인 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1에서 설명한 바에 의해 반도체 기판(31) 상에 게이트 산화막(32), 제 1 폴리실리콘으로된 플로팅 게이트(33), ONO 구조의 유전체막(34), 제 2 폴리실리콘층(35)과 텅스텐 실리사이드층(36)으로 구성되는 텅스텐 폴리사이드 형의 콘트롤 게이트 및 최상부층에 반사 방지막(37)이 형성된 스텍 게이트가 형성되면, 각 게이트 전극 양측부에 스페이서(38)를 형성한다. 이러한 상태를 도 3(a)에 나타내었다. 이후, 이온 주입 공정을 실시하여 셀 소오스(S) 및 드레인(D) 영역을 형성한다.
다음에, 전체 구조 상부에 금속층(39)을 증착한다. 금속층(39)이 증착된 상태가 도 3(b), 도 4(a) 및 도 5(a)에 나타난다. 여기에서, 금속층(39)은 100 내지 3000Å의 두께로 300 내지 650℃의 온도에서 증착한다. 또한 사용할 수 있는 금속으로는 티타늄(Ti), 몰리브덴(Mo), 탄탈늄(Ta) 및 텅스텐(W)이 있다.
이와 같이 하여 전체 구조 상에 금속층(39)이 형성되면, 어닐링(Annealing) 공정을 실시한 후 블랭켓(blenket) 식각 공정을 진행한다. 이때, 어닐링 온도는 300 내지 1000℃로 한다. 도 3(c), 도 4(b) 및 도 5(b)는 어닐링 공정 및 블랭켓 식각 공정 후 각 부분의 단면도이다. 도 3(c)에서, 셀 소오스(S) 및 드레인(D) 영역 상부에 형성된 금속층은 어닐링 공정을 통해 실리사이드(sillicide)층(40)으로 되고, 각 게이트 전극 양측부 및 상부에 형성된 금속층은 블랭켓 식각 공정을 통해 제거된다. 또한, 도 4(b)에서 알 수 있는 바와 같이, 드레인 접합 영역 상에 형성된 금속층은 어닐링 공정을 통해 실리사이드층(40)으로 되어, 블랭켓 식각 공정 후 드레인 영역의 실리사이드층은 잔류하는 반면 필드 산화막 상부의 금속층은 제거된다. 이에 의해 접합 누설(Junction Leakage)을 감소시킬 수 있다. 그리고, 도 5(b)에 도시된 바와 같이, 셀의 소오스 영역 상에 형성된 금속층은 어닐링 공정을 통해 모두 실리사이드층(40)으로 되어 블랭켓 식각 공정에 영향을 받지 않고 그대로 잔류하게 된다.
이와 같이 하여, 공통 소오스 라인(A-A')에는 낮은 면저항을 갖는 실리사이드 계열의 금속층(40) 존재하게 되어, 13 내지 17Ω/□의 낮은 면저항을 갖는 공통 소오스 라인을 형성할 수 있다.
공통 소오스 라인을 형성한 후, 도 3(d) 및 도 4(c)에 도시된 바와 같이, 전체 구조 상부에 유전체층(41)을 형성한다. 이후, 비트라인 콘택 홀 형성을 위해 드레인 접합 영역 상의 유전체층을 식각한다. 다음에, 전체 구조 상부에 텅스텐을 증착한 후, 콘택 홀 내부에만 텅스텐이 남아 있도록 식각 공정을 실시하여 텅스텐 플러그(42)를 형성한다. 그리고, 전체 구조 상부에 금속배선(43)을 형성한다.
본 발명에서는 실리사이드화한 금속층을 이용하여 면저항이 낮은 공통 소오스 라인을 형성하였으므로, 제 2 금속층 형성시 점착층(adhesion layer)을 형성하지 않아도 무방하다.
상술한 바와 같이, 본 발명에 따르면 플래쉬 이이피롬의 공통 소오스 라인을 실시사이드화된 금속층으로 구성하므로써 공통 소오스 라인의 면저항을 감소시킬 수 있고, 후속 텅스텐 플러그 형성을 위한 콘택 홀 형성시 드레인 접합 영역 상에 형성된 실리사이드화된 금속층에 의해 높은 식각 선택비를 갖기 때문에 공정 마진을 확보할 수 있음은 물론, 드레인 접합 영역 또한 실리사이드화된 금속층으로 구성하기 때문에 접합 누설이 감소되어, 셀의 소거 및 프로그램 특성 향상에 의해 소자의 수율을 향상시킬 수 있는 탁월한 효과가 있다.
Claims (3)
- 필드 산화막이 형성된 기판 상에 플로팅 게이트 및 콘트롤 게이트로 이루어지는 스택 게이트 전극을 형성하는 단계와,상기 게이트 전극 양측부에 스페이서를 형성한 후 이온 주입 공정을 실시하여 셀 소오스 및 드레인 영역을 형성하는 단계와,전체 구조 상부에 금속층을 증착하는 단계와,어닐링 공정을 실시하여 상기 셀 소오스 및 드레인 영역 상에 형성된 상기 금속층을 실리사이드화하는 단계와,상기 게이트 전극의 측부 및 상부와 상기 필드 산화막 상의 금속층을 제거하기 위한 식각 공정을 실시하여 상기 소오스 및 드레인 상에만 실리사이드화한 금속층을 잔류시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 이이피롬의 공통 소오스 라인 형성 방법.
- 제 1 항에 있어서,상기 금속층은 티타늄, 몰리브덴, 탄탈늄 및 텅스텐 중 어느 하나를 이용하여 300 내지 650℃의 온도에서 100 내지 3000Å의 두께로 증착하는 것을 특징으로 하는 플래쉬 이이피롬의 공통 소오스 라인 형성 방법.
- 제 1 항에 있어서,상기 어닐링 공정은 300 내지 1000℃의 온도에서 실시하는 것을 특징으로 하는 플래쉬 이이피롬의 공통 소오스 라인 형성 방법.
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