KR20000044894A - 멀티 레벨 플래쉬 메모리 셀의 제조 방법 - Google Patents
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Abstract
본 발명은 멀티 레벨 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
본 발명에서는 플로팅 게이트 상부에 별도의 게이트 식각 공정과 2번의 질화막 스페이서 형성 공정에 의해 분리된 2개의 콘트롤 게이트를 형성한다. 또한 재산화 공정을 통해 제 2 콘트롤 게이트와 플로팅 게이트 사이의 유전체막 두께를 변화시켜 두 콘트롤 게이트와 플로팅 게이트의 게이트 커플링비를 달리하여 셀 문턱 전압을 변화시킨다.
따라서, 콘트롤 게이트의 바이어스 상태에 따라 셀의 상태를 나눌 수 있고, 또한 플로팅 게이트의 상태에 따라서도 셀의 상태를 나눌 수 있어 대용량의 데이터를 저장할 수 있다.
Description
본 발명은 멀티 레벨 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히 유전체막의 두께를 달리하고 콘트롤 게이트를 두 개로 구성하여 게이트 커플링비를 향상시킨 멀티 레벨 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
도 1은 일반적인 플래쉬 메모리 셀의 단면도로서, 그 제조 방법을 설명하면 다음과 같다.
반도체 기판(101) 상부에 터널 산화막(102) 및 제 1 폴리실리콘막(103)을 순차적으로 형성한다. 제 1 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 1 폴리실리콘막(103) 및 터널 산화막(102)을 패터닝하여 플로팅 게이트를 형성한다. 전체 구조 상부에 유전체막(104), 제 2 폴리실리콘막(105), 산화막(106) 및 반사 방지막(107)을 형성한다. 제 2 마스크를 이용한 리소그라피 공정 및 자기정렬 식각 공정으로 반사 방지막(107), 산화막(106), 제 2 폴리실리콘막(105) 및 유전체막(104)을 식각하여 콘트롤 게이트를 형성하고, 그 하부의 제 1 폴리실리콘막(103)을 식각하여 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조를 형성한다. 스택 게이트 구조를 마스크를 불순물 이온 주입 공정을 실시하여 반도체 기판(101)상의 선택된 영역에 소오스(108) 및 드레인(109)을 형성한다. 전체 구조 상부에 질화막을 증착한 후 전면 식각하여 스택 게이트 구조 측벽에 스페이서(110)를 형성한다.
상기와 같은 종래의 플래쉬 메모리 셀은 셀 문턱 전압에 따라 플로팅 게이트에 전자가 소거되거나 집적되게 된다. 플로팅 게이트의 전자가 소거된 상태에서는 셀 문턱 전압이 2V 정도의 값을 가지며, 이때의 드레인 전류는 콘트롤 게이트에 인가되는 4V의 전압에서 수십 ㎂가 흐르게 된다. 플로팅 게이트에 전자가 집적된 상태에서는 셀 문턱 전압이 6V 이상의 값을 가지며, 드레인 전류는 수 ㎀ 이하로 흐르게 된다. 기준 셀에는 항상 일정한 전류가 흐르게 되는데, 이 기준 셀과 플래쉬 메모리 셀의 드레인 전류를 비교하여 각 상태를 구분하게 된다. 즉 플래쉬 메모리 셀은 셀 문턱 전압에 따라 각각의 상태를 구분할 수 있는 것이다. 도 2에 셀 문턱 전압에 따른 게이트 전압과 드레인 전류의 변화 그래프를 도시하였다. A부터 H까지 문턱 전압은 차례로 0V, 0.51V, 1.29V, 2.35V, 3.66V, 4.56V, 5.55V, 6.43V이다.
한편, 게이트 커플링비 또한 셀 문턱 전압을 변화시킬 수 있는 요인이 된다. 게이트 커플링비는 플로팅 게이트와 콘트롤 게이트 사이의 유전체막 두께에 따라 결정되는데, 유전체막의 두께가 얇을수록 게이트 커플링비는 커지게 되며, 이는 플로팅 게이트에 바이어스되는 전위가 커지게 하고, 셀 문턱 전압을 변화시키는 요인이 된다.
또한, 종래의 플래쉬 메모리 셀은 하나의 플로팅 게이트와 하나의 콘트롤 게이트가 적층된 구조를 가지고 있다. 이는 하나의 셀에 1비트의 데이터를 저장할 수밖에 없어 메모리의 가격과 직결되는 1비트당 비용이 크고, 하나의 게이트 커플링비를 가지기 때문에 소거 및 프로그램 상태의 두 상태로 나타낼 수밖에 없다.
따라서, 본 발명은 다수의 상태를 나타낼 수 있어 대용량의 데이터를 저장할 수 있는 멀티 레벨 플래쉬 메모리 셀의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 터널 산화막, 제 1 폴리실리콘막 및 유전체막을 형성하는 단계와, 전체 구조 상부에 제 2 폴리실리콘막, 제 1 산화막 및 제 1 반사 방지막을 형성한 후 패터닝하여 제 1 콘트롤 게이트를 형성하는 단계와, 상기 제 1 콘트롤 게이트 측벽에 제 1 스페이서를 형성하는 단계와, 전체 구조 상부에 제 2 산화막을 형성하는 단계와, 전체 구조 상부에 제 2 폴리실리콘막, 제 3 산화막 및 제 2 반사 방지막을 순차적으로 형성한 후 패터닝하여 상기 제 1 콘트롤 게이트와 소정 간격 이격된 제 2 콘트롤 게이트를 형성하는 단계와, 상기 노출된 제 2 산화막을 제거한 후 상기 제 2 콘트롤 게이트 측벽에 제 2 스페이서를 형성하여 상기 제 1 콘트롤 게이트와 상기 제 2 콘트롤 게이트를 분리하는 단계와, 상기 제 1 콘트롤 게이트 및 제 2 콘트롤 게이트를 마스크로 노출된 유전체막, 제 1 폴리실리콘막 및 터널 산화막를 식각하여 반도체 기판을 노출시켜 제 1 콘트롤 게이트, 제 2 콘트롤 게이트 및 플로팅 게이트가 적층된 스택 게이트 구조를 형성하는 단계와, 불순물 이온 주입 공정을 실시하여 노출된 반도체 기판상에 소오스 및 드레인을 형성한 후 상기 스텍 게이트 구조 측벽에 제 3 스페이서를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 일반적인 플래쉬 메모리 셀의 단면도.
도 2는 플래쉬 메모리 셀의 문턱 전압에 따른 게이트 전압과 드레인 전류의 변화 그래프.
도 3는 본 발명에 따른 멀티 레벨 플래쉬 메모리의 레이아웃.
도 4(a) 내지 도 4(f)는 본 발명에 따른 멀티 레벨 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호 설명>
101 및 201 : 반도체 기판 102 및 202 : 터널 산화막
103 및 203 : 제 1 폴리실리콘막 104 및 204 : 유전체막
105 및 205 : 제 2 폴리실리콘막 106 : 산화막
107 : 반사 방지막 108 및 214 : 소오스
109 및 215 : 드레인 110 : 스페이서
21 : 소자 분리 영역 22 : 플로팅 게이트
23 : 제 1 콘트롤 게이트 24 : 제 2 콘트롤 게이트
206, 209 및 211 : 제 1, 제 2 및 제 3 산화막
207 및 212 : 제 1 및 제 2 반사 방지막
208, 213 및 216 : 제 1, 제 2 및 제 3 스페이서
210 : 제 3 폴리실리콘막
본 발명에서는 콘트롤 게이트를 2개 사용하여 멀티 레벨 플래쉬 메모리 셀을 구현하였다. 또한, 2개의 콘트롤 게이트는 별도의 게이트 식각 공정과 2번의 질화막 스페이서 형성 공정을 통해 분리시켰다. 또한 재산화 공정을 통해 제 2 콘트롤 게이트와 플로팅 게이트 사이의 유전체막 두께를 변화시켜 두 콘트롤 게이트와 플로팅 게이트의 게이트 커플링비를 달리하여 셀 문턱 전압을 변화시켰다. 아래의 [수학식 1]은 셀 문턱 전압이 게이트 커플링비(gate coupling ratio; GCR), 드레인 커플링비(drain coupling ratio; DCR) 및 플로팅 게이트 전위(floating gate potential; VFQ)와 관계가 있다는 것을 나타낸다.
여기서, 게이트 커플링비는 [수학식 2]와 같이 나타낼 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 멀티 레벨 플래쉬 메모리의 레이아웃이다.
반도체 기판상의 선택된 영역에 소자 분리 영역(21)이 형성되어 액티브 영역과 필드 영역으로 분할된다. 소자 분리 영역(21)의 일부분에 중첩되도록 액티브 영역상에 플로팅 게이트(22)가 형성된다. 플로팅 게이트(22)와 교차되도록 콘트롤 게이트가 형성되되, 제 1 및 제 2 콘트롤 게이트(23 및 24)로 소정의 간격으로 이격되어 형성된다.
도 4(a) 내지 도 4(f)는 도 2의 A-A' 라인을 따라 절취한 상태의 제조 방법을 설명하기 위한 단면도이다.
도 4(a)를 참조하면, 반도체 기판(201) 상부에 터널 산화막(202), 제 1 폴리실리콘막(203)을 형성한다. 그리고 도 3의 레이아웃에서 도시한 바와 같이 제 1 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 1 폴리실리콘막(203)을 패터닝한다(도 3의 A-A' 라인을 따라 절단하였기 때문에 제 1 폴리실리콘막은 제거되지 않은 상태로 도시되었다). 전체 구조 상부에 유전체막(204)을 형성한다.
도 4(b)를 참조하면, 전체 구조 상부에 제 2 폴리실리콘막(205), 제 1 산화막(206) 및 제 1 반사 방지막(207)을 형성한다. 제 2 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 1 반사 방지막(207), 제 1 산화막(206) 및 제 2 폴리실리콘막(205)을 식각하여 도 3의 레이아웃처럼 제 1 콘트롤 게이트(23)를 형성한다.
도 4(c)는 전체 구조 상부에 질화막을 1000Å 정도의 두께로 증착한 후 스페이서 식각 공정을 실시하여 제 1 콘트롤 게이트(23) 측벽에 제 1 스페이서(208)를 형성한 상태의 단면도이다.
도 4(d)를 참조하면, 전체 구조 상부에 제 2 산화막(209)을 얇게 형성한 후 제 2 폴리실리콘막(210), 제 3 산화막(211) 및 제 2 반사 방지막(212)을 순차적으로 형성한다. 제 3 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 2 반사 방지막(212), 제 3 산화막(211) 및 제 2 폴리실리콘막(210)을 순차적으로 식각하여 도 3의 레이아웃처럼 제 2 콘트롤 게이트(24)를 형성한다.
도 4(e)를 참조하면, 노출된 제 2 산화막(209)을 제거한다. 전체 구조 상부에 질화막을 1500Å 정도의 두께로 형성하고, 스페이서 식각 공정을 실시하여 제 2 콘트롤 게이트 측벽에 제 2 스페이서(213)를 형성한다. 이때, 제 1 콘트롤 게이트(23)과 제 2 콘트롤 게이트(24)이 접촉하는 부분에는 제 1 스페이서(208)과 제 2 스페이서(213)이 겹쳐지게 된다. 이에 의해 제 1 콘트롤 게이트(23)과 제 2 콘트롤 게이트(24)가 분리된다.
도 4(f)를 참조하면, 제 1 콘트롤 게이트(23) 및 제 2 콘트롤 게이트(24)를 마스크로 노출된 유전체막(204), 제 1 폴리실리콘막(203) 및 터널 산화막(202)를 식각하여 반도체 기판(201)을 노출시킨다. 이러한 공정에 의해 제 1 콘트롤 게이트(23), 제 2 콘트롤 게이트(24)와 플로팅 게이트(22)가 적층된 스택 게이트 구조가 형성된다. 불순물 이온 주입 공정을 실시하여 노출된 반도체 기판(201)에 소오스(214) 및 드레인(215)을 형성한다. 이후 제 3 스페이서(216)를 형성하여 셀의 제조 공정을 완료한다.도 4(a)를 참조하면, 반도체 기판(201) 상부에 터널 산화막(202), 제 1 폴리실리콘막(203)을 형성한다. 그리고 도 3의 레이아웃에서 도시한 바와 같이 제 1 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 1 폴리실리콘막(203)을 패터닝한다(도 3의 A-A' 라인을 따라 절단하였기 때문에 제 1 폴리실리콘막은 제거되지 않은 상태로 도시되었다). 전체 구조 상부에 유전체막(204)을 형성한다.
도 4(b)를 참조하면, 전체 구조 상부에 제 2 폴리실리콘막(205), 제 1 산화막(206) 및 제 1 반사 방지막(207)을 형성한다. 제 2 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 1 반사 방지막(207), 제 1 산화막(206) 및 제 2 폴리실리콘막(205)을 식각하여 도 3의 레이아웃처럼 제 1 콘트롤 게이트(23)를 형성한다.
도 4(c)는 전체 구조 상부에 질화막을 1000Å 정도의 두께로 증착한 후 스페이서 식각 공정을 실시하여 제 1 콘트롤 게이트(23) 측벽에 제 1 스페이서(208)를 형성한 상태의 단면도이다.
도 4(d)를 참조하면, 전체 구조 상부에 산화 공정에 의해 제 2 산화막(209)을 얇게 형성한 후 제 2 폴리실리콘막(210), 제 3 산화막(211) 및 제 2 반사 방지막(212)을 순차적으로 형성한다. 제 3 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 2 반사 방지막(212), 제 3 산화막(211) 및 제 2 폴리실리콘막(210)을 순차적으로 식각하여 도 3의 레이아웃처럼 제 2 콘트롤 게이트(24)를 형성한다. 제 1 콘트롤 게이트(23)과 제 2 콘트롤 게이트(24)는 500∼2000Å 이격되도록 형성된다. 이러한 공정에 의해 제 2 콘트롤 게이트(24) 하부의 유전체막(204)이 제 1 콘트롤 게이트(23) 하부의 유전체막(204)보다 두꺼워진다. 이는 제 2 콘트롤 게이트(24) 하부에 산화 공정에 의해 형성된 제 2 산화막(209)이 유전체막의 역할을 하기 때문이다.
도 4(e)를 참조하면, 노출된 제 2 산화막(209)을 제거한다. 전체 구조 상부에 질화막을 1500Å 정도의 두께로 형성하고, 스페이서 식각 공정을 실시하여 제 2 콘트롤 게이트 측벽에 제 2 스페이서(213)를 형성한다. 이때, 제 1 콘트롤 게이트(23)과 제 2 콘트롤 게이트(24)이 접촉하는 부분에는 제 1 스페이서(208)과 제 2 스페이서(213)이 겹쳐지게 된다. 이에 의해 제 1 콘트롤 게이트(23)과 제 2 콘트롤 게이트(24)가 분리된다.
도 4(f)를 참조하면, 제 1 콘트롤 게이트(23) 및 제 2 콘트롤 게이트(24)를 마스크로 노출된 유전체막(204), 제 1 폴리실리콘막(203) 및 터널 산화막(202)를 식각하여 반도체 기판(201)을 노출시킨다. 이러한 공정에 의해 제 1 콘트롤 게이트(23), 제 2 콘트롤 게이트(24)와 플로팅 게이트(22)가 적층된 스택 게이트 구조가 형성된다. 불순물 이온 주입 공정을 실시하여 노출된 반도체 기판(201)에 소오스(214) 및 드레인(215)을 형성한다. 이후 제 3 스페이서(216)를 형성하여 셀의 제조 공정을 완료한다.
상기와 같은 공정으로 제조되는 본 발명에 따른 멀티 레벨 플래쉬 메모리 셀의 상태 구별 방법은 [표 1]과 같다.
| 상태 | 플로팅 게이트 상태 | 제 1 콘트롤 게이트 | 제 2 콘트롤 게이트 |
| 1 | 소거 | o | o |
| 2 | 소거 | o | |
| 3 | 소거 | o | |
| 4 | 프로그램 | o | o |
| 5 | 프로그램 | o | |
| 6 | 프로그램 | o |
상기 [표 1]에서 "o" 표시는 바이어스를 인가하는 경우를 나타내는 것으로, 일반적으로 게이트에 4V, 드레인에 0.8V를 인가한다. 이와 같이 플로팅 게이트에 전자를 축적하는 프로그램 또는 소거 동작을 수행하기 위해 제 1 콘트롤 게이트 및 제 2 콘트롤 게이트 각각에 독립적으로 바이어스를 인가할 수도 있고, 동시에 바이어스를 인가할 수도 있다. 이때, 바이어스를 인가하지 않는 콘트롤 게이트는 그라운드 또는 플로팅 상태를 유지한다.
만약, 셀을 소거시키려 한다면 제 1 및 제 2 콘트롤 게이트에 동시에 네가티브 바이어스를 인가하여 기판으로 소거를 실시한다. 또한, 제 1 콘트롤 게이트에 네가티브 바이어스를 인가하고 제 2 콘트롤 게이트를 플로팅 또는 그라운드시켜 소오스로 소거를 실시한다. 그리고, 제 2 콘트롤 게이트에 네가티브 바이어스를 인가하고 제 1 콘트롤 게이트는 플로팅 상태 또는 그라운드시켜 드레인으로 소거를 실시한다.
상술한 바와 같이 본 발명에 의하면 두 개의 콘트롤 게이트를 형성하되 각 콘트롤 게이트의 커플링비를 다르게 하여 콘트롤 게이트의 바이어스 상태에 따라 셀의 상태를 나눌 수 있고, 또한 플로팅 게이트의 상태에 따라서도 셀의 상태를 나눌 수 있어 대용량의 데이터를 저장할 수 있다.
Claims (8)
- 반도체 기판 상부에 터널 산화막, 제 1 폴리실리콘막 및 유전체막을 형성하는 단계와,전체 구조 상부에 제 2 폴리실리콘막, 제 1 산화막 및 제 1 반사 방지막을 형성한 후 패터닝하여 제 1 콘트롤 게이트를 형성하는 단계와,상기 제 1 콘트롤 게이트 측벽에 제 1 스페이서를 형성하는 단계와,전체 구조 상부에 제 2 산화막을 형성하는 단계와,전체 구조 상부에 제 2 폴리실리콘막, 제 3 산화막 및 제 2 반사 방지막을 순차적으로 형성한 후 패터닝하여 상기 제 1 콘트롤 게이트와 소정 간격 이격된 제 2 콘트롤 게이트를 형성하는 단계와,상기 노출된 제 2 산화막을 제거한 후 상기 제 2 콘트롤 게이트 측벽에 제 2 스페이서를 형성하여 상기 제 1 콘트롤 게이트와 상기 제 2 콘트롤 게이트를 분리하는 단계와,상기 제 1 콘트롤 게이트 및 제 2 콘트롤 게이트를 마스크로 노출된 유전체막, 제 1 폴리실리콘막 및 터널 산화막를 식각하여 반도체 기판을 노출시켜 제 1 콘트롤 게이트, 제 2 콘트롤 게이트 및 플로팅 게이트가 적층된 스택 게이트 구조를 형성하는 단계와,불순물 이온 주입 공정을 실시하여 노출된 반도체 기판상에 소오스 및 드레인을 형성한 후 상기 스텍 게이트 구조 측벽에 제 3 스페이서를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 멀티 레벨 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 스페이서는 질화막으로 형성되며, 상기 질화막은 1000Å 정도의 두께로 형성하는 것을 특징으로 하는 것을 특징으로 하는 멀티 레벨 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 제 2 스페이서는 질화막으로 형성되며, 상기 질화막은 1500Å 정도의 두께로 형성하는 것을 특징으로 하는 멀티 레벨 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 제 2 콘트롤 게이트 하부에 잔류하는 제 2 산화막이 유전체막 역할을 하여 상기 제 1 콘트롤 게이트 하부의 유전체막보다 상기 제 2 콘트롤 게이트 하부의 유전체막이 두꺼운 것을 특징으로 하는 멀티 레벨 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 콘트롤 게이트와 상기 제 2 콘트롤 게이트 사이는 500 내지 2000Å 이격된 것을 특징으로 하는 멀티 레벨 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 콘트롤 게이트에 동시에 바이어스를 인가하여 셀의 상태를 구분하는 것을 특징으로 하는 멀티 레벨 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 콘트롤 게이트중 어느 하나에 바이어스를 인가하여 셀의 상태를 구분하는 것을 특징으로 하는 멀티 레벨 플래쉬 메모리 셀의 제조 방법.
- 제 7 항에 있어서, 상기 제 1 및 제 2 콘트롤 게이트중 바이어스가 인가되지 않는 콘트롤 게이트는 플로팅 상태 또는 그라운드 상태를 유지하는 것을 특징으로 하는 멀티 레벨 플래쉬 메모리 셀의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061397A KR100283112B1 (ko) | 1998-12-30 | 1998-12-30 | 멀티 레벨 플래쉬 메모리 셀의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061397A KR100283112B1 (ko) | 1998-12-30 | 1998-12-30 | 멀티 레벨 플래쉬 메모리 셀의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000044894A true KR20000044894A (ko) | 2000-07-15 |
| KR100283112B1 KR100283112B1 (ko) | 2001-04-02 |
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ID=19568149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980061397A KR100283112B1 (ko) | 1998-12-30 | 1998-12-30 | 멀티 레벨 플래쉬 메모리 셀의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100283112B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040046881A (ko) * | 2002-11-28 | 2004-06-05 | 삼성전자주식회사 | 저저항 제어게이트 전극을 갖는 플래쉬 메모리 셀 및 그제조방법 |
| KR100438174B1 (ko) * | 2001-09-05 | 2004-07-01 | 엘지전자 주식회사 | 동기식 이동통신시스템에서의 데이터 전송속도 제어방법 |
-
1998
- 1998-12-30 KR KR1019980061397A patent/KR100283112B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438174B1 (ko) * | 2001-09-05 | 2004-07-01 | 엘지전자 주식회사 | 동기식 이동통신시스템에서의 데이터 전송속도 제어방법 |
| KR20040046881A (ko) * | 2002-11-28 | 2004-06-05 | 삼성전자주식회사 | 저저항 제어게이트 전극을 갖는 플래쉬 메모리 셀 및 그제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100283112B1 (ko) | 2001-04-02 |
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