CN100543967C - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明的半导体装置的制造方法的特征在于：包括在具有上表面的半导体基板的上述上表面形成上部具有半导体层的多个存储单元晶体管的栅极的工序、形成第1氧化硅膜用以填充在上述多个栅极间的工序、除去上述第1氧化硅膜的上部而加工为露出上述栅极的上述半导体层的工序、在上述栅极的上述半导体层的上表面堆积金属层进行合金化而形成金属半导体合金层并除去未作为上述合金层使用的其余的金属层的工序、在上述栅极上和上述栅极间形成第2氧化硅膜的工序即上述第2氧化硅膜的上表面在上述栅极上和上述栅极间的区域上形成在位于比从上述半导体基板的表面到上述栅极的上表面的高度高的位置的工序和在上述第2氧化硅膜上形成氮化硅膜的工序。

Description

半导体装置及其制造方法
技术领域
本发明涉及将绝缘膜埋入构成存储单元的单元晶体管的栅极间而构成的半导体装置的制造方法和半导体装置。
背景技术
作为这种半导体装置，有例如NAND型闪存装置。在构成存储单元的各单元晶体管中，构成字线的控制栅极连接在单元间。以往，在该字线的侧壁形成氧化硅膜，同时，形成在后续工序中需要的氮化硅膜等。并且，进而形成在字线间填充层间绝缘膜的状态。这样的结构，已在例如日本国专利特开2000-311992号公报等中公开了。
上述结构，随着半导体集成电路的设计规则的微细化，在以下一些方面难于采用。即，由于联结栅极的字线的间隔变窄，相邻的存储单元晶体管间的耦合电容增大。这时，填充在字线间的绝缘膜的介电常数高，特别对耦合电容成为问题。因此，难于应用如上述文献所述的结构那样在字线的侧壁部形成介电常数比氧化硅膜高的氮化硅膜的结构。
另一方面，随着微细化，在栅极的上部形成的硅化物的电阻值的大小将对器件的特性产生不良影响，从而以往的硅化钨(WSi)那样的材料就不能适应了。如果使用例如硅化钴(CoSi2)等材料取而代之，在电阻值方面可以充分满足特性要求。
作为存储单元的栅极而使用硅化钴时，在后续工序中则必须进行处理温度低的工序，所以，在对栅极进行蚀刻加工之后，实施对栅极的上部部分地进行用于硅化的处理的工序。因此，首先在将构成栅极的多晶硅膜分离加工为栅极的形状的状态下，在多晶硅膜的上表面形成(主要使用溅射法)硅化物形成用的钴膜，然后，进行热处理，用于使之进行上述硅化物合金化反应。这时，为了使多晶硅膜利用钴膜可靠地进行硅化物反应，通常，在钴膜形成之前，为了清洗多晶硅膜的表面，而进入稀氟酸(DHF：dilute HF)等的湿处理。
另外，在硅化物形成工序的后续工序中，在具有作为金属线使用铜(Cu)的工艺时，为了防止Cu侵入到存储单元等的元件部，作为阻挡膜在栅极与金属线之间配置形成例如有防止Cu侵入效果的氮化硅膜。
但是，为了清洗多晶硅膜的表面，进行稀氟酸等的湿处理反而会引起以下的不良状况。首先，在形成埋入栅极间的氧化硅膜等层间绝缘膜时，对该层间绝缘膜进行回刻处理。另一方面，由于宽高比大，向栅极间的氧化硅膜的埋入容易在内部形成接缝，所以，进行回刻时成为接缝露出的状态时，如果进行湿处理，蚀刻液侵入该接缝时将进行蚀刻，从而将形成空隙等。
发生这样的侵入和空隙时，在后续工序中，作为阻挡膜而形成的氮化硅膜将进入空隙内，由于氮化硅膜是介电常数比氧化硅膜高的材料，所以，将出现单元间的寄生电容增大的不良影响。另外，如果氮化硅膜进入字线间时，也会从外加比较高的电压的选择栅极发生电压加到字线上的不良状况。
发明内容
本发明的目的旨在提供在栅极形成之后进行硅化钴那样的合金化并设置阻挡绝缘膜的结构中也可以防止栅极间电容增大的半导体装置及其制造方法。
本发明的半导体装置的制造方法的特征在于，包括：在具有上表面的半导体基板的上述上表面形成上部具有半导体层的多个存储单元晶体管的栅极的工序；形成第1氧化硅膜用以填充在上述多个栅极间的工序；除去上述第1氧化硅膜的上部而加工为露出上述栅极的上述半导体层的工序；在上述栅极的上述半导体层的上表面堆积金属层进行合金化而形成金属半导体合金层并除去未作为上述合金层使用的其余的金属层的工序；在上述栅极上和上述栅极间形成第2氧化硅膜的工序，即在上述栅极上和上述栅极间的区域，上述第2氧化硅膜的上表面形成在比从上述半导体基板的表面到上述栅极的上表面的高度高的位置的工序；和在上述第2氧化硅膜上形成氮化硅膜的工序。
本发明的半导体装置的特征在于，包括：具有上述第1上表面的半导体基板；在上述第1上表面上形成的多个栅极；在上述栅极上和上述栅极间形成的具有第2上表面的氧化硅膜，即在形成上述栅极的区域和上述栅极间的区域，上述第2上表面形成在比从上述半导体基板的表面到上述栅极的上表面的高度高的位置的氧化硅膜；和在上述第2上表面上形成的氮化硅膜。
附图说明
图1是表示本发明的实施例1的NAND型的闪速存储装置的存储单元阵列的一部分的等效电路图。
图2是表示存储单元区域的一部分的布局图形的模式的平面图。
图3是用图2的剖面线3-3表示的部分的剖面图。
图4是制造工序的一阶段的模式的纵剖面图(之一)。
图5是制造工序的一阶段的模式的纵剖面图(之二)。
图6是制造工序的一阶段的模式的纵剖面图(之三)。
图7是制造工序的一阶段的模式的纵剖面图(之四)。
图8是制造工序的一阶段的模式的纵剖面图(之五)。
图9是制造工序的一阶段的模式的纵剖面图(之六)。
图10是制造工序的一阶段的模式的纵剖面图(之七)。
图11是制造工序的一阶段的模式的纵剖面图(之八)。
图12是制造工序的一阶段的模式的纵剖面图(之九)。
图13是制造工序的一阶段的模式的纵剖面图(之十)。
具体实施方式
下面，参照附图说明将本发明应用于NAND型闪速存储装置时的一实施例。在以下的附图中，对于相同或类似的部分标以相同或类似的符号。但是，图面是模式的图，厚度与平面尺寸的关系、各层的厚度的比率等与现实的情况是不同的。
首先，说明本实施例的NAND型闪速存储装置的结构。
图1是表示在NAND型闪速存储装置的存储单元区域形成的存储单元阵列的一部分的等效电路图。
NAND型闪速存储装置的存储单元阵列通过由2个选择栅极晶体管Trs和在该选择栅极晶体管Trs间串联连接的多个(例如，8个：2的n次方个(n为正数))存储单元晶体管Trm构成的NAND单元组件SU形成行列状而构成。在NAND单元组件SU内，多个存储单元晶体管Trm形成为在相邻的存储单元晶体管之间共用源极/漏极区域。
图1中排列在X方向(与字线方向、栅极宽方向相当)的存储单元晶体管Trm通过字线(控制栅极线)WL共同连接。另外，图1中排列在X方向的选择栅极晶体管Trs1通过选择栅极线SGL1共同连接，选择栅极晶体管Trs2通过选择栅极线SGL2共同连接。位线触点CB与选择栅极晶体管Trs1的漏极区域连接。该位线触点CB与图1中在和X方向正交的Y方向(与栅极长度方向、位线方向相当)延长的位线BL连接。另外，选择栅极晶体管Trs2通过源极区域与在图1中X方向延长的源极线SL连接。
图2是表示存储单元区域的一部分的布局图形的平面图。在作为半导体基板的硅基板1上，沿图2中Y方向按指定间隔形成多条作为元件分离区域的STI(浅沟隔离：shallow trench isolation)2，从而在图2中X方向分离形成活性区域3。沿与活性区域3正交的图2中X方向按指定间隔形成存储单元晶体管的字线WL。另外，沿图2中X方向形成一对选择栅极晶体管的选择栅极线SGL1。在一对选择栅极线SGL1间的活性区域3上分别形成位线触点CB。在与字线WL交叉的活性区域3上形成存储单元晶体管的栅极G，在与选择栅极线SGL1交叉的活性区域3上形成选择栅极晶体管的栅极SG。
图3是图2中用剖线3-3表示的部分的剖面图。即，是以活性区域3中的栅极SG部分为中心表示的图。在图3中，在硅基板1上形成的栅极G和栅极SG是由浮置栅极用的多晶硅膜5、ONO膜等构成的栅极间绝缘膜6、控制栅极用的多晶硅膜7和硅化钴膜8隔着隧道绝缘膜4顺序叠层而形成的。在栅极SG的栅极间绝缘膜6上形成用于使多晶硅膜5和多晶硅膜7导通的开口6a，多晶硅膜7埋入到该开口6a内。
在栅极G和栅极SG的侧壁，从硅基板1的表面到指定高度(在图3中，多晶硅膜7的侧壁覆盖约2/3的高度)利用RTP(rapid thermal processor：快速热处理)法等的处理形成氧化硅膜9。在栅极G的氧化硅膜9与栅极SG的氧化硅膜9之间和栅极G的氧化硅膜9之间利用LP-CVD法形成氧化硅膜10。在该氧化硅膜10上，通过后面所述的制造工序，如图所示，发生空隙10a。
在一对栅极SG之间，遍及氧化硅膜9彼此相对的表面和硅基板1的表面地形成氮化硅膜11。此外，形成BPSG(boro phospho silicate glass：硼磷硅玻璃)膜等氧化硅膜12用以填充氮化硅膜11的内侧的区域。氮化硅膜11根据通过下述的加工工序的关系形成具有比氧化硅膜9的上端部分向上方突出的部分的形状。
在上述结构的上表面即栅极G、SG和它们之间的上表面部分形成TEOS(tetraethyl orthosilicate：原硅酸四乙酯)膜13用以将它们覆盖。TEOS膜13在其上表面形成栅极G、SG的区域和栅极G与栅极G之间的区域以及栅极G与栅极SG之间的区域，形成在比从硅基板1开始到硅化钴膜8的上表面的高度高的位置。在图3中，TEOS膜13的上表面，在形成栅极G、SG的区域和栅极G与栅极G之间的区域以及栅极G与栅极SG之间的区域形成为平坦的面，但是，本发明不限于如此，TEOS膜13的上表面也可以形成凹凸形状。在TEOS膜之上，形成作为阻挡膜的氮化硅膜14。此外，在其上部，形成TEOS膜15并进行平坦化处理。
在栅极SG与栅极SG之间的氧化硅膜12上，TEOS膜13的上表面形成在比硅化钴膜8的上表面的高度低的位置。按照该形状，在氧化硅膜12上，氮化硅膜14也形成为位于比硅化钴膜8的上表面的高度低的位置。另外，在栅极SG之间，如图所示，在氧化硅膜12的形成区域形成从TEOS膜15到达硅基板1的表面的接触孔16。该接触孔16形成为贯通TEOS膜15、氮化硅膜14、TEOS膜13、氧化硅膜12、氮化硅膜11，使硅基板1的表面露出。在接触孔16的内部，形成埋入导体的接触插头17，与硅基板1电气连接。
在上述结构中，作为阻挡膜的氮化硅膜14未进入栅极G间或栅极G与栅极SG之间，所以，可以防止招致单元晶体管间的耦合电容的增大。
下面，参照图4～图13说明制造上述结构的制造工序。
首先，如图4所示，在硅基板1上形成隧道绝缘膜4，然后，叠层形成作为浮置栅极的多晶硅膜5、栅极间绝缘膜6和成为控制栅极(字线)的多晶硅膜7。此外，在多晶硅膜7上叠层形成通过干蚀刻加工而作为硬掩模的多晶硅膜18。然后，通过光刻处理，涂敷抗蚀剂19，形成指定的选择栅极和字线图形。在多晶硅膜5上形成栅极间绝缘膜6之后，除去栅极SG形成区域的栅极间绝缘膜6的一部分，形成开口6a。在栅极间绝缘膜6上形成多晶硅膜7时，多晶硅膜7就埋入到该开口6a内。
其次，如图5所示，利用干蚀刻技术(例如，RIE(reactive ionetching：反应性离子蚀刻)法)，先将已图形化的抗蚀剂19作为掩模对氮化硅膜18进行蚀刻加工，并将其作为硬掩模继续对多晶硅膜7、栅极间绝缘膜6和多晶硅膜5进行蚀刻。然后，除去抗蚀剂19。
然后，使用RTP等进行氧化处理。通过该氧化处理，如图6所示，将栅极G和栅极SG的多晶硅膜5及7等的侧壁部氧化，形成氧化硅膜9。
接着，如图7所示，进行离子注入处理，用于形成与存储单元晶体管和选择栅极晶体管的各源极/漏极区域相当的扩散层1a、1b。然后，使用LP-CVD(低压CVD)法形成约50nm的氧化硅膜10，并利用干蚀刻处理，进行形成衬垫10b的加工。在栅极G之间和栅极G与栅极SG之间的窄的部分也形成氧化硅膜10。这些部分由于宽高比高，所以，在氧化硅膜10成膜时，在栅极G间和栅极G与栅极SG之间的区域容易形成图示的接缝10c。另外，通过干蚀刻处理，从多晶硅膜18的上表面回刻到少许降低的位置，但是，大部分为保留的状态。然后，将衬垫10b作为掩模对栅极SG间的部分进行离子注入处理，形成杂质扩散区域1c。这样，在栅极SG间的部分就形成了LDD(lightly doped drain：轻掺杂漏极)结构。
其次，如图8所示，通过光刻处理，进行仅在栅极SG间的区域开口的图形化处理，利用氟酸系的药液处理，除去上述衬垫10b。
然后，如图9所示，使用LP-CVD法形成约20nm的氮化硅膜11，接着，利用CVD法形成BPSG膜等的氧化硅膜12。然后，在高温潮湿氧化的氛围下，在熔融处理之后进行平坦化处理。在平坦化处理中，通过例如CMP(chemical mechanical polishing：化学机械抛光)处理，将氮化硅膜11作为终止层除去氧化硅膜12。
其次，如图10所示，用RIE法对氮化硅膜9和氧化硅膜12进行蚀刻，使栅极G、SG的多晶硅膜7的上表面和侧面的上部露出。然后，如图11所示，使用稀氟酸处理等氧化膜除去技术，将作为控制栅极的多晶硅膜7露出的表面的自然氧化膜等剥离，清除干净，并用溅射技术形成硅化物形成用的钴膜20。
在上述利用RIE的蚀刻中，在除去氮化硅膜9之后，对氧化硅膜7进行蚀刻时，使在栅极G与栅极SG之间的宽高比高的部分形成的氧化硅膜10的表面露出，这时，有时也露出接缝10c。因此，在此后用于氧化膜除去的利用稀氟酸(DHF)湿处理中，在接缝10c露出的部分迅速地进行蚀刻，从而形成图10所示的空隙10a。
其次，如图12所示，通过对硅化物形成用而堆积的钴膜20进行退火处理，形成硅化钴8。退火处理，使用RTP等灯光退火技术进行。仅钴膜20与多晶硅膜7接触的部分形成硅化物，其他部分不发生反应而仍然保留着，所以，利用剥离液对其进行处理而除去。然后，根据需要再次利用RTP等进行退火处理，形成稳定的硅化钴膜8。然后，利用LP-CVD法形成约50nm的TEOS膜13。这时，TEOS膜13的上表面，在形成栅极G、SG的区域和栅极G与栅极G之间的区域以及栅极G与栅极SG之间的区域，形成在比从硅基板1到硅化钴膜8的上表面的高度高的位置。另外，在栅极SG与栅极SG之间的氧化硅膜12上，TEOS膜13的上表面形成在比硅化钴膜8的上表面的高度低的位置。
接着，如图13所示，利用LP-CVD技术，形成约30nm的氮化硅膜14作为阻挡绝缘膜，进而利用CVD技术形成约400nm的TEOS膜15。然后，进行TEOS膜15的平坦化处理。此后，如图1所示的那样，通过光刻处理，形成作为位线触点的接触插头17形成用的接触孔16的图形，利用RIE技术形成接触孔16，其贯通TEOS膜15、氮化硅膜14、TEOS膜13、氧化硅膜12和氮化硅膜11，使硅基板1的表面露出，并形成将导体埋入到接触孔16内的接触插头17。以后，虽然不进行图示，但是，继续进行向上层的多层布线工序。
按照这样的本实施例，对于以往作为阻挡绝缘膜的氮化硅膜进入栅极G间和栅极G与栅极SG之间的问题，形成氧化硅膜13，可以防止其物理侵入，从而可以完全消除线间电容的增大以及栅极G与栅极SG间的电气泄漏的不良现象。
本发明不限定上述实施例，也可以实施以下的变形或扩展的形式。
在本实施例中，对于存储单元的栅极G的形成，介绍了应用硅化钴膜8的事例，但是，作为电极，对于硅钨酸(SiW)膜或其他金属栅极膜也可以使用同样的工艺。另外，对于电极上的氧化硅膜13，应根据电极的耐热性而改变成膜方法，在本实施例中，使用了LP-CVD法，但是，如果需要更低温度的工艺，也可以使用等离子体CVD法进行成膜。
另外，对于上述电极上的氧化硅膜的膜厚，如果需要，可以采用在存储单元相邻的字线的电极上部的间隔(間口)尺寸的50％以上的膜厚。这是因为，如果所形成的氧化硅膜的膜厚达到上述电极上部的间隔尺寸的50％以上，在原理上就一定可以填充间隔部。

Claims (10)

1.半导体装置的制造方法，包括：
在具有上表面的半导体基板的上述上表面形成上部具有半导体层的多个存储单元晶体管的栅极的工序；
形成第1氧化硅膜用以填充在上述多个栅极间的工序；
除去上述第1氧化硅膜的上部而加工为露出上述栅极的上述半导体层的工序；
在上述栅极的上述半导体层的上表面堆积金属层进行合金化而形成金属半导体合金层并除去未作为上述合金层使用的其余的金属层的工序；
在上述栅极上和上述栅极间形成第2氧化硅膜的工序，即在上述栅极上和上述栅极间的区域，上述第2氧化硅膜的上表面形成在比从上述半导体基板的表面到上述栅极的上表面的高度高的位置的工序；和
在上述第2氧化硅膜上形成氮化硅膜的工序。
2.按权利要求1所述的半导体装置的制造方法，其特征在于：在除去上述第1氧化硅膜的上部而加工为露出上述栅极的上述半导体层的工序中，在上述半导体层露出的状态下进行氟酸处理。
3.按权利要求1所述的半导体装置的制造方法，其特征在于：上述第2氧化硅膜以相邻的上述栅极间的间隔尺寸的50％以上的膜厚形成。
4.按权利要求1所述的半导体装置的制造方法，其特征在于：作为上述栅极的金属半导体合金层，形成硅化钴膜，即CoSi2膜。
5.按权利要求1所述的半导体装置的制造方法，其特征在于：上述半导体装置采用具有与多个上述存储单元晶体管相邻的选择栅极晶体管的结构，
上述第1氧化硅膜在成膜之后进行衬垫加工的工序，并利用该衬垫在相邻的上述选择栅极晶体管之间的上述半导体基板的表面进行形成杂质扩散层的工序。
6.一种半导体装置，包括：
具有上述第1上表面的半导体基板；
在上述第1上表面上形成的多个栅极，该多个栅极在上部分别具有由半导体层与金属层进行合金反应形成的金属半导体合金层；
在上述栅极上和上述栅极间形成的具有第2上表面的氧化硅膜，即在形成上述栅极的区域和上述栅极间的区域，上述第2上表面形成在比从上述半导体基板的表面到上述栅极的上表面的高度高的位置的氧化硅膜；和
在上述第2上表面上形成的氮化硅膜。
7.按权利要求6所述的半导体装置，其特征在于：上述氧化硅膜采用具有填充到上述栅极间的凹部的中间部位而形成的第3上表面的第1氧化硅膜与在上述第3上表面形成的第2氧化硅膜的叠层结构。
8.按权利要求6所述的半导体装置，其特征在于：上述金属半导体合金层用硅化钴膜形成。
9.一种半导体装置，包括：
具有第1上表面的半导体基板；
分别在上述第1上表面上形成的多个存储单元晶体管的第1栅极和选择栅极晶体管的第2栅极，该第1栅极和第2栅极在上部分别具有由半导体层与金属层进行合金反应形成的金属半导体合金层；
具有在上述第1和上述第2栅极上、上述第1栅极间、上述第2栅极间以及上述第1栅极与上述第2栅极之间形成的第2上表面的氧化硅膜，即在形成上述第1和上述第2栅极的区域、上述第1栅极间的区域以及上述第1栅极与上述第2栅极之间的区域，上述第2上表面形成在比从上述半导体基板表面到上述第1和第2栅极的上表面的高度高的位置并在上述第2栅极间的区域形成在比从上述半导体基板表面到上述第1和第2栅极的上表面的高度低的位置的氧化硅膜；
在上述第2上表面上形成的氮化硅膜；和
在上述第2栅极间形成的与上述半导体基板连接的接触插头。
10.按权利要求9所述的半导体装置，其特征在于：上述金属半导体合金层用硅化钴膜形成。
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