KR20130025204A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 장치 및 이의 제조 방법을 제공한다. 이 반도체 장치에서 소자 분리 구조체는 갭 영역을 포함한다. 상기 갭 영역 안의 진공 또는 공기의 유전율은 산화막의 유전율보다 매우 낮아 인접한 셀들의 커플링 효과를 낮출 수 있다. 이로써 인접한 셀들 간의 간섭을 최소화할 수 있다.

Description

반도체 장치 및 이의 제조 방법{Device isolation structure, semiconductor device having the same, and method of forming the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 증가된 집적도가 특히 요구되고 있다. 이와 같이 반도체 장치가 고집적화됨에 따라, 게이트 전극의 CD(Critical Dimension)도 작아지고 있다. 이로써 커플링 효과에 따라 이웃하는 셀들간의 간섭이 발생되어 소프트 프로그램과 같은 문제가 발생할 수 있다.
본 발명이 해결하려는 과제는 이웃 셀들간의 간섭을 최소화할 수 있는 고집적화된 반도체 장치를 제공하는데 있다.
본 발명이 해결하려는 다른 과제는 상기 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명에 따른 반도체 장치는, 기판; 및 기판에 배치되어 활성 영역을 정의하는 소자분리 구조체를 포함하되, 상기 소자분리 구조체는 하부 절연 패턴, 상부 절연 패턴, 및 상기 하부 절연 패턴과 상기 상부 절연 패턴 사이에 위치하는 갭영역(Gap region)을 포함한다.
상기 하부 절연 패턴은 실리콘 산화막을 포함할 수 있다.
상기 상부 절연 패턴은 매립 절연 리세스 패턴과 상기 매립 절연 리세스 패턴의 양 측벽에 배치되는 스페이서 리세스 패턴을 포함할 수 있다.
상기 반도체 장치는, 상기 소자분리 구조체의 양측에 배치되는 부유 게이트 패턴; 상기 부유 게이트 패턴 상에 배치되는 제어 게이트 라인; 및 상기 제어 게이트 라인과 상기 부유 게이트 패턴 사이에 개재되는 블로킹 절연 패턴을 더 포함할 수 있으며, 상기 매립 절연 리세스 패턴의 하부면은 상기 부유 게이트 패턴의 하부면 보다 높고, 상기 블로킹 절연 패턴의 하부면 보다 낮다.
상기 매립 절연 리세스 패턴의 상부면과 상기 스페이서 리세스 패턴의 상부면은 공면을 이룰 수 있다.
상기 상부 절연 패턴의 상부면은 상기 부유 게이트 패턴의 상부면보다 낮을 수 있다.
상기 제어 게이트 라인은 제 1 방향으로 연장되는 라인 형태를 가질 수 있으며, 상기 하부 절연 패턴은 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 라인 형태를 가질 수 있다.
상기 부유 게이트 패턴은 상기 제어 게이트 라인 하부에서 배치되는 섬 형태를 가질 수 있으며, 상기 상부 절연 패턴은 이웃하는 부유 게이트 패턴들 사이에서 배치되는 섬 형태를 가질 수 있다.
상기 반도체 장치는, 상기 제어 게이트 라인 상에 배치되는 층간절연막을 더 포함할 수 있으며, 상기 층간절연막은 상기 제어 게이트 라인 사이에서 이웃하는 상부 절연 패턴들 사이를 채우며 상기 갭 영역의 측벽을 제공할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 마스크 구조물을 형성하는 단계; 상기 마스크 구조물을 식각 마스크로 이용하여 트렌치를 형성하는 단계; 상기 트렌치의 바닥을 덮는 하부 절연 패턴을 형성하는 단계; 상기 하부 절연 패턴 상에 희생막을 형성하는 단계; 상기 마스크 구조물의 측벽을 덮되 상기 희생막의 상부면을 일부 노출시키는 스페이서 라인 패턴을 형성하는 단계; 상기 노출된 희생막을 선택적으로 제거하여 갭 영역을 형성하는 단계; 및 상기 스페이서 라인 패턴의 측벽을 덮으며 상기 갭 영역의 상부면을 제공하는 매립 절연막을 형성하는 단계를 포함할 수 있다.
상기 희생막은 상기 하부 절연막 및 상기 스페이서 라인 패턴과 식각 선택비를 가지는 물질로 형성될 수 있다. 상기 희생막은 SOH(Spin on hardmask)막 또는 비정질 실리콘으로 형성될 수 있다.
본 발명의 일 예에 따른 반도체 장치에서 소자 분리 구조체는 갭 영역을 포함한다. 상기 갭 영역 안의 진공 또는 공기의 유전율은 산화막의 유전율보다 매우 낮아 인접한 셀들의 커플링 효과를 낮출 수 있다. 이로써 인접한 셀들 간의 간섭을 최소화할 수 있다.
도 1은 본 발명의 일 예에 따른 반도체 장치의 평면도이다.
도 2는 도 1을 I-I'선, II-II'선 및 III-III'선으로 자른 단면도이다.
도 3,5,12 및 19는 도 1의 반도체 장치를 형성하는 과정을 나타내는 공정 평면도들이다.
도 4,6~11, 13~18 및 20은 도 2의 단면을 가지는 반도체 장치를 형성하는 과정을 나타내는 공정 단면도들이다.
도 21은 도 19 및 도 20의 반도체 장치의 일 부분을 나타내는 사시도이다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 24는 본 발명의 실시예들에 따른 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 예에 따른 반도체 장치의 평면도이다. 도 2는 도 1을 I-I'선, II-II'선 및 III-III'선으로 자른 단면도이다.
도 1 및 도 2를 참조하면, 기판(1) 상에 부유 게이트 패턴들(5b)이 섬 형태로 서로 고립되어 배치된다. 상기 부유 게이트 패턴(5b)과 상기 기판(1) 사이에는 터널 절연 패턴(3b)이 개재된다. 상기 부유 게이트 패턴들(5b) 상부에는 복수 개의 제어 게이트 라인들(25a)이 제 1 방향(X)으로 연장된다. 상기 제어 게이트 라인들(25a)과 상기 부유 게이트 패턴들(5b) 사이에는 블로킹 절연 패턴(23a)이 개재된다.
상기 제어 게이트 라인(25a) 하부에서 이웃하는 부유 게이트 패턴들(5b) 사이에는 소자 분리 구조체(20)가 배치된다. 상기 소자 분리 구조체(20)는 하부 절연 패턴(11a), 상부 절연 패턴(21a) 및 상기 하부 절연 패턴(11a)과 상기 상부 절연 패턴(21a) 사이에 배치되는 갭 영역(17)을 포함한다. 상기 하부 절연 패턴(11a)은 TOSZ(Tonen SilaZene)를 이용하여 형성될 수 있다. 상기 하부 절연 패턴(11a)은 실리콘 산화막을 포함할 수 있다. 상기 상부 절연 패턴(21a)은 매립 절연 리세스 패턴(19b)과 상기 매립 절연 리세스 패턴(19b)의 양 측벽을 덮는 스페이서 리세스 패턴(15c)을 포함할 수 있다. 상기 하부 절연 패턴(11a)은 상기 제 1 방향(X)과 교차하는 제 2 방향(Y)으로 연장되는 라인 형태를 가질 수 있다. 상기 소자 분리 구조체(20)는 상기 제 2 방향(Y)으로 연장되는 트렌치(9) 내부에 배치된다. 상기 하부 절연 패턴(11a)은 상기 트렌치(9)의 바닥을 덮는다. 상기 상부 절연 패턴(21a)의 하부면은 상기 부유 게이트 패턴(5b)의 하부면보다 높고, 상기 블로킹 절연 패턴(23a) 하부면보다 낮다. 또한, 상기 하부 절연 패턴(11a)의 상부면은 상기 터널 절연 패턴(3b)의 하부면 보다 낮다. 보다 구체적으로, 상기 매립 절연 리세스 패턴(19b)의 하부면은 상기 부유 게이트 패턴(5b)의 하부면 보다 높고, 상기 블로킹 절연 패턴(23a)의 하부면 보다 낮다. 이로써, 이웃하는 부유 게이트 패턴들(5b) 사이에는 상기 갭 영역(17)이 배치된다. 또한, 상기 터널 절연 패턴(3b) 아래의 상기 기판(1)의 표면, 즉 이웃하는 채널 영역들(C) 사이에도 상기 갭 영역(17)이 배치된다. 상기 갭 영역(17)은 고체가 존재하지 않고 공기와 같은 기상이거나 진공상태일 수 있으므로 유전율이 거의 1에 가깝다. 이는 실리콘 산화막의 유전율 3.9~4.2 보다 매우 낮은 수치에 해당한다. 이와 같이 상기 갭 영역(17)의 유전율이 낮으므로, 커패시턴스가 낮아져 커플링 효과를 감소시킬 수 있다. 이로써 이웃하는 셀들 간의 간섭을 최소화할 수 있다.
상기 제어 게이트 라인(25a) 상에는 층간절연막(27)이 배치된다. 상기 층간절연막(27)은 상기 상부 절연 패턴(21a) 아래에서 상기 갭 영역(17)의 측면을 제공할 수 있다.
다음은 도 1 및 2의 구조를 가지는 반도체 장치를 형성하는 과정을 설명하기로 한다. 도 3,5,12 및 19는 도 1의 반도체 장치를 형성하는 과정을 나타내는 공정 평면도들이다. 도 4,6~11, 13~18 및 20은 도 2의 단면을 가지는 반도체 장치를 형성하는 과정을 나타내는 공정 단면도들이다. 도 21은 도 19 및 도 20의 반도체 장치의 일 부분을 나타내는 사시도이다.
도 3 및 도 4를 참조하여, 반도체 기판(1) 상에 터널 절연막(3)을 형성한다. 상기 터널 절연막(3)은 열산화막으로 형성될 수 있다. 상기 터널 절연막(3) 상에 부유 게이트막(5)을 형성한다. 상기 부유 게이트막(5)은 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다. 상기 부유 게이트막(5) 상에 하드마스크막(7)을 형성한다.
도 5 및 6을 참조하면, 상기 하드마스크막(7), 상기 부유 게이트막(5), 상기 터널 절연막(3) 및 상기 기판(1)의 일부분을 순차적으로 패터닝하여 제 2 방향(Y)으로 연장되는 트렌치(9)와 순차적으로 적층된 터널 절연 라인 패턴(3a), 부유 게이트 라인 패턴(5a) 및 하드마스크 패턴(7a)을 형성한다. 상기 터널 절연 라인 패턴(3a), 상기 부유 게이트 라인 패턴(5a) 및 상기 하드마스크 패턴(7a)은 마스크 구조체(8)를 이룰 수 있다.
도 7을 참조하면, 상기 기판(1)의 전면 상에 하부 절연막(11)을 형성하여 상기 트렌치(9)를 채운다. 상기 하부 절연막(11)은 매립 특성이 좋은(또는 스텝 커버리지 특성이 좋은) 스핀 온 글라스(Spin on Glass) 계열의 절연막으로 형성될 수 있다. 상기 하부 절연막(11)을 형성하는 과정을 하기 화학식 1을 참조하여 설명하기로 한다. 바람직하게는 상기 하부 절연막(11)은 TOSZ(Tonen SilaZene)를 이용하여 형성될 수 있다. 상기 TOSZ막은 폴리실라젠(polysilazane)일 수 있다. 상기 하부절연막(11)을 TOSZ로 형성할 경우, 스핀 코팅 방식으로 TOSZ막을 형성한다. 후속으로, O2와 H2O를 공급하여 어닐링 공정을 진행하여 TOSZ막으로부터 암모니아와 수소를 제거한다. 이로써 상기 TOSZ막은 실리콘 산화막(SiO2)으로 변할 수 있다. 이로써 상기 하부 절연막(11)은 최종적으로 실리콘 산화막을 포함할 수 있다.
Figure pat00001
도 8을 참조하면, 상기 하부 절연막(11)에 대하여 식각 공정을 진행하여 상기 하드 마스크 패턴(7a)의 상부면과 측면, 상기 부유 게이트 라인 패턴(5a) 및 상기 터널 절연 라인 패턴(3a)의 측벽을 노출시키고, 상기 트렌치(9)의 바닥을 덮는 하부 절연 패턴(11a)을 남긴다. 상기 하부 절연 패턴(11a)은 제 2 방향(Y)으로 연장되는 라인 형태를 가질 수 있다. 상기 하부 절연 패턴(11a)의 상부면은 상기 터널 절연 라인 패턴(3a)의 하부면 보다 낮도록 형성된다. 상기 하부 절연 패턴(11a)의 상부면의 높이를 조절함으로써, 후속에 형성되는 갭 영역의 하부 위치를 제어할 수 있다.
도 9를 참조하면, 상기 기판(1)의 전면 상에 희생막(13)을 형성하여 상기 트렌치(9)를 채운다. 상기 희생막(13)은 SOH(Spin on hardmask)막 또는 비정질 실리콘으로 형성될 수 있다. 상기 SOH막은 탄화수소 계열의 절연막일 수 있다.
도 10을 참조하면, 상기 희생막(13)에 대하여 식각 공정을 진행하여 상기 하드 마스크 패턴(7a)의 상부면과 측면 및 상기 부유 게이트 라인 패턴(5a)의 측벽을 일부 노출시키고, 상기 트렌치(9) 안에 희생막 패턴(13a)을 남긴다. 상기 희생막 패턴(13a)은 제 2 방향으로 연장되는 라인 형태를 가질 수 있다. 상기 희생막 패턴(13a)의 상부면은 상기 부유 게이트 라인 패턴(5a)의 하부면 보다는 높게, 상기 부유 게이트 라인 패턴(5a)의 상부면 보다는 낮게 형성될 수 있다. 상기 희생막 패턴(13a)의 상부면의 높이를 조절함으로써, 후속에 형성되는 갭 영역의 상부 위치를 제어할 수 있다. 상기 희생막(13)에 대한 식각 공정은 등방성 식각 공정 또는 전면 에치백 공정일 수 있다. 상기 희생막(13)이 비정질 실리콘막으로 형성될 경우, 상기 희생막(13)의 일부를 제거하는 식각 공정은, 염소 가스를 이용하여 등방성/이방성으로 진행될 수 있다. 상기 희생막(13)이 SOH막으로 형성될 경우, 상기 희생막(13)의 일부를 제거하는 식각 공정은, 산소 가스를 이용하여 등방성/이방성으로 진행될 수 있다.
도 11을 참조하면, 상기 기판(1)의 전면 상에 스페이서막(15)을 콘포말하게 형성한다. 상기 스페이서막(15)은 실리콘 산화막, 실리콘 산화질화막 및 실리콘 질화막을 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 스페이서막(15)은 상기 트렌치(9)의 상부를 완전히 채우지 않는 두께로 형성될 수 있다.
도 12 및 13을 참조하면, 상기 스페이서막(15)에 대하여 전면 이방성 식각 공정을 진행하여, 상기 하드 마스크 패턴(7a)과 상기 부유 게이트 라인 패턴(5a)의 측벽을 덮는 스페이서 라인 패턴(15a)을 형성한다. 상기 스페이서 라인 패턴(15a)의 폭은 상기 희생막 패턴(13a)의 폭의 1/2 보다 좁아 이웃하는 스페이서 라인 패턴들(15a) 사이에서, 상기 희생막 패턴(13a)의 상부면이 노출된다. 즉, 이웃하는 스페이서 라인 패턴들(15a) 사이에는 상기 희생막 패턴(13a)의 상부면이 노출되는 개구부(16)가 형성된다.
도 14를 참조하면, 상기 개구부(16)를 통해 상기 희생막 패턴(13a)을 선택적으로 제거한다. 상기 희생막 패턴(13a)이 비정질 실리콘막으로 형성될 경우, 상기 희생막 패턴(13a)의 일부를 제거하는 식각 공정은, 염소 가스를 이용하여 등방성으로 진행될 수 있다. 상기 희생막 패턴(13a)이 SOH막으로 형성될 경우, 상기 희생막 패턴(13a)의 일부를 제거하는 식각 공정은, 산소 가스를 이용하여 등방성으로 진행될 수 있다. 이때, 상기 산소 가스를 이용한 등방성 식각 공정은 애싱 공정이라 명명될 수 있다. 상기 희생막 패턴(13a)이 제거됨으로써, 상기 희생막 패턴(13a)이 존재하던 영역에 갭 영역(17)이 형성된다.
도 15를 참조하면, 상기 기판(1)의 전면 상에 매립 절연막(19)을 형성한다. 상기 매립 절연막(19)은 스텝 커버리지 특성이 낮은(poor) 절연막으로 또는/그리고 스텝 커버리지 특성이 낮은 공정을 이용하여 형성될 수 있다. 이로써, 상기 매립 절연막(19)은 상기 개구부(16)의 좁은 틈을 통과하지 못하여 상기 갭 영역(17) 안에는 거의 형성되지 않으며, 상기 스페이서 라인 패턴(15a)의 측벽을 덮도록 형성된다. 상기 매립 절연막(19)은 상기 개구부(16)를 채울 수 있다.
도 16을 참조하면, 상기 매립 절연막(19)에 대하여 평탄화 식각 공정을 진행하여 상기 하드 마스크 패턴(7a)의 상부를 노출시킨다.
도 17을 참조하면, 식각 공정을 진행하여 상기 매립 절연막(19) 및 상기 스페이서 라인 패턴(15a)의 상부를 리세스 시키고, 상기 하드 마스크 패턴(7a)의 측벽과 상기 부유 게이트 라인 패턴(5a)의 측벽을 일부 노출시킨다. 이로써, 상기 매립 절연 리세스 라인 패턴(19a)과 스페이서 리세스 라인 패턴(15b)이 형성된다. 상기 매립 절연 리세스 라인 패턴(19a)과 상기 스페이서 리세스 라인 패턴(15b)은 서로 공면을 이루는 상부면을 가질 수 있다. 상기 매립 절연 리세스 라인 패턴(19a)과 상기 스페이서 리세스 라인 패턴(15b)은 상부 절연막(21)을 구성할 수 있다. 상기 상부 절연막(21)이 존재해야만, 상기 갭 영역(17)이 유지될 수 있다. 만약에 상기 식각 공정에서 모두 제거되어 상부절연막(21)이 존재하지 않는다면 후속에 블로킹 절연막 형성 공정시, 블로킹 절연막이 상기 하부 절연 패턴(11a)의 상부면과 접하게 되어 갭 영역이 형성되지 않을 수 있다.
도 18을 참조하면, 상기 하드 마스크 패턴(7a)을 선택적으로 제거하여 상기 부유 게이트 라인 패턴(5a)의 상부면을 노출시킨다. 그리고 상기 기판(1)의 전면 상에 블로킹 절연막(23)과 제어 게이트 막(25)을 콘포말하게 적층한다. 상기 블로킹 절연막(23)은 예를 들면 산화막-질화막-산화막의 삼중막으로 형성될 수 있다. 또는 상기 블로킹 절연막(23)은 고유전막으로 형성될 수 있다.
도 19, 20 및 21을 참조하면, 식각 공정을 진행하여 상기 제어 게이트막(25), 상기 블로킹 절연막(23) 및 상기 부유 게이트 라인 패턴(5a)을 연속적으로 식각하여 서로 섬 형태로 이격된 부유 게이트 패턴들(5b)과 제 1 방향(X)으로 상기 부유 게이트 패턴들(5b)을 연결하는 블로킹 절연 패턴(23a) 및 상기 블로킹 절연 패턴(23a) 상의 제어 게이트 라인(25a)을 형성한다. 또한 이때 인접하는 제어 게이트 라인들(25a) 사이의 상기 상부절연막(21)은 제거되어 상기 갭 영역(17)이 노출되고, 상기 제어 게이트 라인(25a)과 중첩되되 이웃하는 부유 게이트 패턴들(5b) 사이에 배치되는 패턴 형태를 가지는 상부 절연 패턴(21a)이 형성된다. 상기 상부 절연 패턴(21a)은 스페이서 리세스 패턴(15c)과 매립 절연 리세스 패턴(19b)을 포함한다. 상기 식각 공정에서 상기 터널 절연 라인 패턴(3a)도 식각되어 터널 절연 패턴(3b)이 형성될 수 있다. 상기 식각 공정에서 상기 하부 절연 패턴(11a)은 상기 기판(1)을 보호하는 역할을 한다. 만약 상기 하부 절연 패턴(11a)이 트렌치(9)의 하부에 존재하지 않는다면, 상기 제어 게이트 라인들(25a)을 형성하는 식각 공정에서 상기 상부 절연막(21)이 제거됨에 따라 상기 트렌치(9)의 바닥인 기판(1)이 노출된다. 따라서, 상기 트렌치(9)의 바닥의 상기 기판(1)이 식각 손상을 받을 수 있다. 그러나, 상기 하부 절연 패턴(11a)이 존재하므로 상기 기판(1)의 식각 손상을 방지할 수 있다.
다시 도 1 및 도 2를 참조하면, 상기 기판(1) 상에 층간절연막(27)을 형성한다. 상기 층간 절연막(27)은 스텝 커버리지 특성이 나쁜 절연막 또는/그리고 공정으로 형성될 수 있다. 이로써, 상기 층간 절연막(27)은 상기 갭 영역(17)을 채우지 못하고, 상기 갭 영역(17)의 측면(18)을 제공하게 된다.
도 22는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 22를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(4250), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(4250)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 23은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 23을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 24는 본 발명의 실시예에 따른 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 24를 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 상기 플래시 메모리 시스템(1310)은 메모리 컨트롤러(1312)와 플래시 메모리(1311)를 포함한다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(760)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 기판
3: 터널 절연막, 3a: 터널 절연 라인 패턴, 3b: 터널 절연 패턴
5: 부유 게이트막, 5a: 부유 게이트 라인 패턴, 5b: 부유 게이트 패턴
7: 하드마스크막, 7a: 하드 마스크 패턴
8: 마스크 구조물
9: 트렌치
11: 하부 절연막, 11a: 하부 절연 패턴
13: 희생막, 13a: 희생막 패턴
15: 스페이서막, 15a: 스페이서 라인 패턴,
15b: 스페이서 리세스 라인 패턴, 15c: 스페이서 리세스 패턴
17: 갭 영역
19: 매립 절연막, 19a: 매립 절연 리세스 라인 패턴,
19b: 매립 절연 리세스 패턴
20: 소자 분리 구조체
21: 상부 절연막, 21a: 상부 절연 패턴
23: 블로킹 절연막, 23a: 블로킹 절연 패턴
25: 제어 게이트 막, 25a: 제어 게이트 라인들
27: 층간 절연막
C: 채널 영역들

Claims (10)

  1. 기판; 및
    상기 기판에 배치되어 활성 영역을 정의하는 소자분리 구조체를 포함하되,
    상기 소자분리 구조체는 하부 절연 패턴, 상부 절연 패턴, 및 상기 하부 절연 패턴과 상기 상부 절연 패턴 사이에 위치하는 갭영역(Gap region)을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 하부 절연 패턴은 실리콘 산화막을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 상부 절연 패턴은 매립 절연 리세스 패턴과 상기 매립 절연 리세스 패턴의 양 측벽에 배치되는 스페이서 리세스 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 소자분리 구조체의 양측에 배치되는 부유 게이트 패턴;
    상기 부유 게이트 패턴 상에 배치되고 상기 상부 절연 패턴 상으로 연장하는 제어 게이트 라인; 및
    상기 제어 게이트 라인과 상기 부유 게이트 패턴 사이에 개재되는 블로킹 절연 패턴을 더 포함하되,
    상기 매립 절연 리세스 패턴의 하부면은 상기 부유 게이트 패턴의 하부면 보다 높고, 상기 블로킹 절연 패턴의 하부면 보다 낮은 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 매립 절연 리세스 패턴의 상부면과 상기 스페이서 리세스 패턴의 상부면은 공면을 이루는 것을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 상부 절연 패턴의 상부면은 상기 부유 게이트 패턴의 상부면보다 낮은 것을 특징으로 하는 반도체 장치.
  7. 제 4 항에 있어서
    상기 제어 게이트 라인은 제 1 방향으로 연장되는 라인 형태를 가지며,
    상기 하부 절연 패턴은 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 라인 형태를 가지는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 부유 게이트 패턴은 상기 제어 게이트 라인 하부에서 배치되는 섬 형태를 가지며,
    상기 상부 절연 패턴은 이웃하는 부유 게이트 패턴들 사이에서 배치되는 섬 형태를 가지는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제어 게이트 라인 상에 배치되는 층간절연막을 더 포함하되,
    상기 층간절연막은 이웃하는 상부 절연 패턴들 사이를 채우며 상기 갭 영역의 측벽을 제공하는 것을 특징으로 하는 반도체 장치.
  10. 반도체 기판 상에 마스크 구조물을 형성하는 단계;
    상기 마스크 구조물을 식각 마스크로 이용하여 트렌치를 형성하는 단계;
    상기 트렌치의 바닥을 덮는 하부 절연 패턴을 형성하는 단계;
    상기 하부 절연 패턴 상에 희생막을 형성하는 단계;
    상기 마스크 구조물의 측벽을 덮되 상기 희생막의 상부면을 일부 노출시키는 스페이서 라인 패턴을 형성하는 단계;
    상기 노출된 희생막을 선택적으로 제거하여 갭 영역을 형성하는 단계; 및
    상기 스페이서 라인 패턴의 측벽을 덮으며 상기 갭 영역의 상부면을 제공하는 매립 절연막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150044722A (ko) * 2013-10-17 2015-04-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9391269B2 (en) 2014-01-29 2016-07-12 Samsung Electronics Co., Ltd. Variable resistance memory devices

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140138761A1 (en) * 2012-11-16 2014-05-22 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of semiconductor device
TWI555119B (zh) * 2014-03-21 2016-10-21 力晶科技股份有限公司 具有氣隙的結構的形成方法
KR102421592B1 (ko) * 2015-11-03 2022-07-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
US11164774B2 (en) * 2020-01-16 2021-11-02 International Business Machines Corporation Interconnects with spacer structure for forming air-gaps
US11309433B2 (en) * 2020-03-18 2022-04-19 Winbond Electronics Corp. Non-volatile memory structure and manufacturing method thereof

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5098856A (en) 1991-06-18 1992-03-24 International Business Machines Corporation Air-filled isolation trench with chemically vapor deposited silicon dioxide cap
KR100559033B1 (ko) 1999-12-24 2006-03-10 주식회사 하이닉스반도체 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법
KR20020061062A (ko) 2001-01-12 2002-07-22 동부전자 주식회사 반도체장치의 트렌치 소자분리막 제조방법
FR2826179A1 (fr) 2001-06-14 2002-12-20 St Microelectronics Sa Tranchee d'isolement profonde et procede de realisation
KR100829368B1 (ko) 2002-12-05 2008-05-13 동부일렉트로닉스 주식회사 반도체 소자의 트렌치 및 트렌치 형성 방법
KR100485171B1 (ko) 2002-12-17 2005-04-22 동부아남반도체 주식회사 반도체 소자의 소자 분리 구조와 이의 형성 방법
US7396732B2 (en) 2004-12-17 2008-07-08 Interuniversitair Microelektronica Centrum Vzw (Imec) Formation of deep trench airgaps and related applications
US7772672B2 (en) 2005-09-01 2010-08-10 Micron Technology, Inc. Semiconductor constructions
US8436410B2 (en) * 2005-10-31 2013-05-07 Samsung Electronics Co., Ltd. Semiconductor devices comprising a plurality of gate structures
KR100880310B1 (ko) 2006-09-06 2009-01-28 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2008078298A (ja) * 2006-09-20 2008-04-03 Toshiba Corp 半導体装置及びその製造方法
US7560344B2 (en) 2006-11-15 2009-07-14 Samsung Electronics Co., Ltd. Semiconductor device having a pair of fins and method of manufacturing the same
JP2009267208A (ja) 2008-04-28 2009-11-12 Toshiba Corp 半導体装置及びその製造方法
KR20090130682A (ko) 2008-06-16 2009-12-24 주식회사 하이닉스반도체 반도체 소자의 트렌치 형성 방법
JP2010087160A (ja) 2008-09-30 2010-04-15 Toshiba Corp 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
US8603890B2 (en) * 2010-06-19 2013-12-10 Sandisk Technologies Inc. Air gap isolation in non-volatile memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150044722A (ko) * 2013-10-17 2015-04-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9391269B2 (en) 2014-01-29 2016-07-12 Samsung Electronics Co., Ltd. Variable resistance memory devices

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US20130056817A1 (en) 2013-03-07
US8809937B2 (en) 2014-08-19
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