KR20090130682A - 반도체 소자의 트렌치 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 제1 영역과 제2 영역을 포함하는 반도체 기판상에 터널 절연막과 도전막을 형성하는 단계와, 상기 도전막 상에 하드 마스크막을 형성하는 단계와, 상기 반도체 기판 중 상기 제1 영역의 소자 분리 영역에 형성된 상기 하드 마스크막, 상기 도전막, 상기 터널 절연막 및 상기 반도체 기판에 대해 식각 공정을 실시하여 트렌치를 형성하되, 상기 식각 공정 중에 형성되는 부산물이 상기 트렌치가 형성된 후에 상기 트렌치 입구를 막는 단계 및 상기 반도체 기판 중 상기 제1 영역에 형성된 상기 하드 마스크막 상에 식각 마스크막을 형성하는 단계를 포함하기 때문에, 반도체 기판의 셀 영역 상에 식각 마스크 기판을 형성하더라도 식각 마스크용 물질막이 트렌치에 유입되지 않아 트렌치에 보이드가 발생하여 트렌치를 한정하는 구조막이 전도되는 문제점이 발생하지 않는다.
트렌치, 셀 영역, 주변 회로 영역, 하드 마스크, 실리콘 폴리머
Description
본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 상세하게는 STI(Shallow Trench Isolation) 방법을 이용하여 소자 분리 영역에 트렌치를 형성할 수 있는 반도체 소자의 트렌치 형성 방법에 관한 것이다.
일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 각각의 반도체 소자들을 전기적으로 분리하기 위한 소자 분리막을 포함한다. 특히 반도체 장치가 고집적화되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자 분리막의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자 분리막의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 활성영역의 크기 및 후공정 단계의 공정마진을 좌우하게 되기 때문이다.
이러한 소자 분리막을 형성하는 공정 중 하나인 STI(Shallow Trench Isolation) 방법을 설명하면 다음과 같다. 먼저, 반도체 기판상에 반도체 기판과 식각 선택비가 다른 물질, 예를 들면 질화막을 형성한다. 그리고 질화막을 하드 마스크(hardmask) 패턴으로 사용하기 위해 질화막을 패터닝하여 질화막 패턴을 형성 한다. 그리고 질화막 패턴을 사용하는 식각 공정으로 반도체 기판을 소정 깊이까지 식각하여 트렌치(trench)를 형성한 후, 트렌치에 절연막, 예를 들면 산화막으로 갭필(gap fill)한다. 이때, 한번에 트렌치를 갭필하는 것이 어렵기 때문에 2회 이상 반복적으로 갭필 공정을 실시하여 트렌치를 완전히 갭필한다. 이후에 상부에 형성된 절연 물질에 대해 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 방법으로 제거함으로써 트렌치에 소자 분리막이 형성된다.
STI 방법은 미세한 폭의 소자 분리막을 형성할 수 있는 장점이 있다. 하지만, 반도체 소자가 점차 고집적화되고 초소형화됨에 따라 트렌치의 폭 또한 점차 좁게 형성되어 높은 종횡비를 갖도록 형성해야 한다. 이에 따라, 트렌치를 한정하는 구조막의 격벽이 전도(lean)되지 않고 처음 형성된 형상을 유지하는 것이 중요한 이슈가 되고 있다.
본 발명은 반도체 기판의 셀 영역의 소자 분리 영역에 트렌치를 형성할 때 발생하는 식각 부산물이 트렌치 상부를 막도록 함으로써, 트렌치 내부에는 식각 마스크용 물질막이 유입되지 않고 반도체 기판의 셀 영역의 트렌치 위에만 식각 마스크 막이 형성될 수 있다.
본 발명의 반도체 소자의 트렌치 형성 방법은, 제1 영역과 제2 영역을 포함하는 반도체 기판상에 터널 절연막과 도전막을 형성하는 단계와, 상기 도전막 상에 하드 마스크막을 형성하는 단계와, 상기 반도체 기판 중 상기 제1 영역의 소자 분리 영역에 형성된 상기 하드 마스크막, 상기 도전막, 상기 터널 절연막 및 상기 반도체 기판에 대해 식각 공정을 실시하여 트렌치를 형성하되, 상기 식각 공정 중에 형성되는 부산물이 상기 트렌치가 형성된 후에 상기 트렌치 입구를 막는 단계 및 상기 반도체 기판 중 상기 제1 영역에 형성된 상기 하드 마스크막 상에 식각 마스크막을 형성하는 단계를 포함하는 특징이 있다.
상기 하드 마스크막을 형성하는 단계는, 상기 도전막 상에 실리콘 질화막을 형성하는 단계 및 상기 실리콘 질화막 상에 실리콘 산화막을 형성하는 단계를 더욱 포함할 수 있다. 상기 실리콘 질화막 하부에 버퍼막을 형성하는 단계를 더욱 포함할 수 있다. 상기 부산물은 실리콘 폴리머를 포함할 수 있다. 상기 제1 영역은 플래시 메모리 소자의 셀 영역일 수 있다. 상기 제2 영역은 플래시 메모리 소자의 주 변 회로 영역이 수 있다.
본 발명은 반도체 기판의 셀 영역 상에 식각 마스크 기판을 형성하더라도 식각 마스크용 물질막이 트렌치에 유입되지 않아 트렌치에 보이드가 발생하여 트렌치를 한정하는 구조막이 전도되는 문제점이 발생하지 않는다. 이에 따라 더욱 신뢰성있는 고성능의 반도체 소자의 제조가 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 메모리 셀이 형성되는 셀 영역(도면부호 A)과 메모리 셀을 제외한 주변 회로가 형성되는 주변 회로 영역(도면부호 B)을 포함하는 반도체 기판(102)이 구비된다. 통상적으로, 셀 영역(도면부호 A)에 형성되는 패턴은 주변 회로 영역(도면부호 B)에 형성되는 패턴에 비해 조밀하게 형성되기 때문에, 주변 회로 영역(도면부호 B)에 형성되는 패턴의 크기는 셀 영역(도면부호 A)에 형성되는 패턴의 크기에 비해 크게 형성된다.
그리고, 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성하고 반도체 기판(102)에 대해 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시한다. 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시하고 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시한다. 이때, 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정시 반도체 기판(102)의 계면이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성될 수 있다.
그리고, 스크린 산화막(도시하지 않음)을 제거한 후, 반도체 소자 중 예를 들어 플래시 메모리 소자를 제조하기 위하여, 반도체 기판(102) 상에 터널 절연막(104)을 형성한다. 터널 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상으로 전자를 통과시킬 수 있다. 터널 절연막(104)은 산화막으로 형성할 수 있 다.
한편, 도면에는 도시하지 않았지만 반도체 기판(102)에 형성되는 트랜지스터의 특성에 따라 터널 절연막(104)의 두께는 다르게 형성될 수 있으며, 특히 주변 회로 영역(도면부호 B)에서 고전압 트랜지스터가 형성되는 영역에서는 터널 절연막(104)이 더욱 두껍게 형성될 수 있다.
터널 절연막(104) 상에는 플로팅 게이트용 도전막(106)을 형성한다. 도전막(106)은 프로그램 동작시 전자가 축적되거나 소거 동작시 저장된 전하가 방출될 수 있다. 이에 따라, 프로그램 동작시에는 터널 절연막(104) 하단의 채널 영역에서 도전막(106)으로 전자가 이동하고, 소거 동작시에는 도전막(106)에서 터널 절연막(104) 하단의 채널 영역으로 전자가 이동할 수 있다. 도전막(106)은 폴리 실리콘으로 형성하는 것이 바람직하다.
도 1b를 참조하면, 반도체 기판(102)의 소자 분리 영역에 트렌치를 형성하기 위한 식각 공정에서 사용되는 하드 마스크막을 도전막(106) 상에 형성한다. 이러한 하드 마스크막은 버퍼막(108), 제1 하드 마스크막(110) 및 제2 하드 마스크막(112)을 포함한다. 버퍼막(108)은 산화막으로 형성될 수 있다. 제1 하드 마스크막(110)은 버퍼막(108)과 식각 선택비가 다른 물질, 예를 들면 실리콘 질화막과 같은 질화막으로 형성할 수 있다., 제2 하드 마스크막(112)은 제1 하드 마스크막(110)과 식각 선택비가 다른 물질, 예를 들면 실리콘 산화막과 같은 산화막으로 형성할 수 있다.
도 1c를 참조하면, 제2 하드 마스크막(112) 상에 포토 레지스트막(도시하지 않음)을 형성하고 포토 레지스트막(도시하지 않음)에 대해 노광 및 식각 공정을 실시하여 포토 레지스트 패턴(도시하지 않음)을 형성한다. 포토 레지스트 패턴(도시하지 않음)은 반도체 기판(102)의 셀 영역(도면부호 A)의 소자 분리 영역 상부가 오픈되도록 형성한다.
이어서, 포토 레지스트 패턴(도시하지 않음)을 이용한 식각 공정으로 셀 영역(도면부호 A)의 제2 하드 마스크막(112), 제1 하드 마스크막(110), 버퍼막(108), 도전막(106), 터널 절연막(104) 및 반도체 기판(102)의 일부를 식각하여 트렌치(도면부호 T)를 형성한다. 트렌치(도면부호 T)는 반도체 기판(102)의 셀 영역(도면부호 A)의 소자 분리 영역에 형성될 수 있다. 이때 형성되는 트렌치(도면부호 T)는 고집적화되고 소형화되는 반도체 소자에 대응하여 높은 종횡비를 갖도록 형성된다.
그런데, 트렌치(도면부호 T)를 형성하기 위하여 실리콘이 포함된 제1 하드 마스크막(110), 도전막(106) 및 반도체 기판(102)을 식각하는 과정에서 실리콘 원자와 식각 가스의 화학 결합물이 식각 부산물로써 지속적으로 형성된다. 이러한 식각 부산물은 트렌치(도면부호 T) 상부를 통해 빠져나오는 과정에서 트렌치(도면부호 T)의 가장 윗부분인 제2 하드 마스크막(112)의 개구부에 그 일부가 실리콘 폴리머(silicon polymer) 형태로 잔류하게 된다. 이와 같이 트렌치(도면부호 T) 상부에 잔류하는 식각 부산물(114)은 둥근 형태로 점차 크기가 커져서 결국 트렌치(도면부호 T) 상부를 막게 된다. 이와 같이 식각 부산물(114)이 형성되는 크기는 식각 가스의 양, 식각 시간, 식각 공정시 사용되는 플라즈마 파워 등에 의해 좌우될 수 있다.
도 1d를 참조하면, 반도체 기판(102)의 주변 회로 영역(도면부호 B)에 대한 식각 공정시 셀 영역(도면부호 A)이 식각되는 것을 방지하기 위하여, 반도체 기판(102)의 셀 영역(도면부호 A) 상에 식각 마스크막(116)을 형성한다. 이때, 트렌치(도면부호 T) 상부는 식각 부산물(114)로 막혀있기 때문에, 식각 마스크막(116)은 트렌치(T) 내부에 형성되지는 않는다.
도 2는 본 발명과 달리 트렌치 내부에 마스크막이 형성된 반도체 소자의 SEM(Scanning Electron Microscope) 사진이다.
본 발명과 달리 상부가 오픈된 트렌치가 형성된 반도체 기판의 셀 영역에 마스크막을 형성하게 되면, 도 2에 나타난 바와 같이, 트렌치 내부에 마스크막이 형성된다. 그런데 종횡비가 큰 트렌치의 형상으로 인하여 트렌치 내부에 마스크 막이 형성되지 않는 영역인 보이드(void)가 다수 발생할 수 있다. 이와 같이 트렌치 내부에 마스크막이 형성되는 영역과 보이드가 형성되는 영역에는 각기 다른 힘이 가해질 수 있으며, 이러한 힘의 차이는 종횡비가 큰 트렌치의 일부를 전도시킬 수 있다(도면부호 A).
하지만, 본 발명과 같이 트렌치 식각 공정에서 발생되는 식각 부산물로 트렌치 상부를 막게 되면 마스크막이 트렌치 내부에 전혀 형성되지 않기 때문에, 트렌치 내부에 불균일한 힘이 가해지거나 트렌치가 전도되는 문제점이 발생하지 않는다.
한편, 본 발명의 일실시예는 플래시 메모리 소자의 경우를 예로 설명하였지만 이에 한정되지 않는다. 본 발명은 종횡비가 큰 트렌치를 형성하기 위한 식각 공 정시 식각 부산물이 발생되어 트렌치 입구를 식각 부산물이 막을 수 있는 모든 반도체 소자의 트렌치 형성 방법에 적용될 수 있음은 당연하다.
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 2는 본 발명과 달리 트렌치 내부에 마스크막이 형성된 반도체 소자의 SEM(Scanning Electron Microscope) 사진이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 터널 절연막
106 : 도전막 108 : 버퍼막
110 : 제1 하드 마스크막 112 : 제2 하드 마스크막
114 : 식각 부산물 116 : 식각 마스크막
Claims (6)
- 제1 영역과 상기 제1 영역에 비해 큰 패턴이 형성되는 제2 영역을 포함하는 반도체 기판상에 터널 절연막과 도전막을 형성하는 단계;상기 도전막 상에 하드 마스크막을 형성하는 단계;상기 반도체 기판 중 상기 제1 영역의 소자 분리 영역에 형성된 상기 하드 마스크막, 상기 도전막, 상기 터널 절연막 및 상기 반도체 기판에 대해 식각 공정을 실시하여 트렌치를 형성하되, 상기 식각 공정 중에 형성되는 식각 부산물이 상기 트렌치가 형성된 후에 상기 트렌치 입구를 막는 단계; 및상기 반도체 기판 중 상기 제1 영역 상에 식각 마스크막을 형성하는 단계를 포함하는 반도체 소자의 트렌치 형성 방법.
- 제1항에 있어서, 상기 하드 마스크막을 형성하는 단계는,상기 도전막 상에 실리콘 질화막을 형성하는 단계; 및상기 실리콘 질화막 상에 실리콘 산화막을 형성하는 단계를 더욱 포함하는 반도체 소자의 트렌치 형성 방법.
- 제2항에 있어서,상기 실리콘 질화막 하부에 버퍼막을 형성하는 단계를 더욱 포함하는 반도체 소자의 트렌치 형성 방법.
- 제1항에 있어서,상기 식각 부산물은 실리콘 폴리머를 포함하는 반도체 소자의 트렌치 형성 방법.
- 제1항에 있어서,상기 제1 영역은 플래시 메모리 소자의 셀 영역인 반도체 소자의 트렌치 형성 방법.
- 제1항에 있어서,상기 제2 영역은 플래시 메모리 소자의 주변 회로 영역인 반도체 소자의 트렌치 형성 방법.
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