KR20120124706A - 반도체 소자 및 그 제조방법 - Google Patents
반도체 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR20120124706A KR20120124706A KR1020110042520A KR20110042520A KR20120124706A KR 20120124706 A KR20120124706 A KR 20120124706A KR 1020110042520 A KR1020110042520 A KR 1020110042520A KR 20110042520 A KR20110042520 A KR 20110042520A KR 20120124706 A KR20120124706 A KR 20120124706A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- layer
- insulating layer
- insulating
- gap
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 111
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 42
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 42
- 229910052751 metal Inorganic materials 0.000 claims abstract description 40
- 239000002184 metal Substances 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- 229920005591 polysilicon Polymers 0.000 claims abstract description 20
- 238000001312 dry etching Methods 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 20
- 239000006227 byproduct Substances 0.000 claims description 12
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 10
- 239000005360 phosphosilicate glass Substances 0.000 claims description 9
- 229920001709 polysilazane Polymers 0.000 claims description 8
- 239000005368 silicate glass Substances 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims description 2
- 239000002002 slurry Substances 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 180
- 238000000137 annealing Methods 0.000 description 10
- 229910017052 cobalt Inorganic materials 0.000 description 7
- 239000010941 cobalt Substances 0.000 description 7
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229910019001 CoSi Inorganic materials 0.000 description 5
- 210000004692 intercellular junction Anatomy 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 210000004027 cell Anatomy 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 206010010144 Completed suicide Diseases 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000030279 gene silencing Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명에 따른 반도체 소자는 반도체 기판 상부에 형성되며, 터널 절연막, 플로팅 게이트, 유전체막, 폴리 실리콘막 및 금속 실리사이드막의 적층 구조를 포함하며, 서로 이격된 게이트들; 상기 게이트들 사이의 상기 반도체 기판 표면 및 상기 게이트의 측벽을 따라 형성되며 상기 금속 실리사이드막보다 낮은 높이로 형성된 제1 절연막; 및, 상기 제1 절연막의 표면 및 상기 금속 실리사이드막의 표면을 따라 형성되며, 상기 게이트들 사이에 에어-갭이 형성되도록 상기 게이트들 사이의 개구부를 차단하는 제2 절연막을 포함한다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 실리사이드화(silicidation) 공정을 통해 형성된 금속 실리사이드막을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 반도체 소자를 구성하는 도전 배선들의 폭 및 도전 배선들간 간격이 좁아지고 있는 추세이다. 이에 따라, 도전 배선들간 간격이 좁아짐으로써 증가하는 도전 배선들간 간섭 현상을 개선하기 위해 서로 이웃한 도전 배선들 사이에 에어-갭(air-gap)을 형성하는 방안이 제안되었다. 또한, 폭이 좁아짐으로써 감소하는 도전 배선의 저항을 개선하기 위해 도전 배선을 구성하는 적층막 중 일부를 실리사이드화하여 도전 배선의 일부를 금속 실리사이드막으로 형성하는 방안이 제안되었다. 그러나, 에어-갭 형성공정과 실리사이드화 공정을 적용하는 경우, 실리사이드화 공정을 위해 선행되어야 하는 평탄화 공정 또는 건식 식각 공정의 영향으로 반도체 소자의 전기적 특성이 저하되는 문제가 발생한다.
이하, 도 1a 및 도 1b를 참조하여 낸드 플래시 메모리 소자의 워드 라인 형성 공정을 예로 들어 종래 실리사이드화 공정의 문제점에 대해 보다 구체적으로 설명한다.
도 1a를 참조하면, 소자 분리 영역 및 활성 영역을 포함하는 반도체 기판(11)의 활성 영역 상에 터널 절연막(13) 및 플로팅 게이트용 도전막(15)을 형성한다. 참고로, 도 1a 및 도 1b는 반도체 기판(11)의 활성 영역에 나란한 방향으로 절취하여 나타낸 도면들이다.
이 후, 유전체막(17) 및 컨트롤 게이트용 제1 도전막(19)인 폴리 실리콘막을 순차로 적층한다. 이어서, 컨트롤 게이트용 제1 도전막(19)의 상부에 게이트 하드 마스크 패턴들(21)을 형성한다. 게이트 하드 마스크 패턴들(21) 각각은 워드 라인이 형성되는 영역을 정의하기 위해 활성 영역에 교차되는 방향을 따라 연장된 라인 타입으로 형성된다.
그리고 나서, 게이트 하드 마스크 패턴들(21)을 식각 마스크로 컨트롤 게이트용 제1 도전막(19), 유전체막(17) 및 플로팅 게이트용 도전막(15)을 식각한다. 그 결과, 제1 도전막(19), 유전체막(17), 및 플로팅 게이트용 도전막(15)은 활성 영역을 따라 서로 이격되도록 패터닝되어, 활성 영역을 따라 서로 이격된 다수의 적층 패턴들(MP)이 형성된다. 각각의 적층 패턴(MP)은 활성 영역에 교차되는 방향을 따라 연결된 제1 컨트롤 게이트(CG1), 활성 영역에 교차되는 방향을 따라 이격된 다수의 플로팅 게이트들(FG), 제1 컨트롤 게이트(CG1)와 플로팅 게이트(FG) 사이에 형성된 유전체막(17)을 포함한다.
이어서, 게이트 하드 마스크 패턴(21) 사이의 반도체 기판(11)에 불순물을 주입하여 셀 접합 영역(11a)을 형성한다.
이 후, 셀 접합 영역(11a)이 형성된 전체 구조 상부에 절연막(25)을 형성한다. 절연막(25)은 적층 패턴(MP)의 측벽을 보호하기 위한 스페이서막일 수 있다. 반도체 소자의 고집적화를 위해 적층 패턴들(MP)간 간격을 좁게 형성한 경우, 적층 패턴들(MP) 사이의 공간이 절연막(25)에 의해 매립되기 전, 적층 패턴들(MP) 사이의 개구부가 절연막(25)에 의해 차단되어 적층 패턴들(MP) 사이에 에어-갭(air-gap)(23)이 형성된다.
도 1b를 참조하면, 제1 컨트롤 게이트(CG1)의 저항을 개선하기 위한 제1 컨트롤 게이트(CG1)의 상단을 실리사이드화시키는 공정을 실시한다. 실리사이드화 공정을 위해 먼저, 폴리 실리콘막인 제1 도전막(19)을 노출시키는 공정이 선행되어야 한다. 이 후, 노출된 제1 도전막(19)의 상부에 금속막을 형성하는 공정, 금속막으로부터 금속이 폴리 실리콘막인 제1 도전막(19)으로 확산되도록 1차 어닐링 공정을 실시하여 제1 금속 실리사이드막을 형성하는 공정, 1차 어닐링 공정 후 반응하지 않고 잔여하는 금속막을 제거하는 공정, 및 제1 금속 실리사이드막을 제1 금속 실리사이드막보다 안정되며 저항이 낮은 제2 금속 실리사이드막(27)으로 변화시키는 2차 어닐링 공정을 포함하는 실리사이드화 공정을 실시한다. 2차 어닐링 공정을 통해 형성된 금속 실리사이드막(27)이 제2 컨트롤 게이트(CG2)가 된다.
제2 컨트롤 게이트(CG2)는 제1 컨트롤 게이트(CG1)의 상단을 실리사이드화시켜 형성한 것으로서 활성 영역에 교차되는 방향으로 연장되어 형성되며, 워드 라인이 된다.
그런데, 상술한 제1 도전막(19)을 노출시키기는 공정은 평탄화 공정인 화학적 기계적 연마 공정(CMP:Chemical Mechanical Polishing) 또는 건식 식각 공정인 에치-백(etch-back) 공정을 통해 실시할 수 있다. 그러나, 화학적 기계적 연마 공정을 통해 제1 도전막(19)을 노출시키는 경우, 제1 도전막(19)의 표면에 스크래치가 발생하거나, 개구된 에어-갭(23) 내부에 화학적 기계적 연마 공정시 이용된 슬러리(slurry)가 잔류하여 문제가 된다. 또한, 에치-백 공정을 통해 제1 도전막(19)을 노출시키는 경우, 적층 패턴(MP)의 측벽 및 에어-갭(23) 저면에 잔류하는 절연막(25)의 손실을 유발한다. 특히, 에치-백 공정에 의해 에어-갭(23)에 잔류하는 절연막(25)이 손실되어 반도체 기판의 표면(A)이 노출되어 문제가 된다.
상술한 평탄화 공정 또는 건식 식각 공정으로 인한 문제는 반도체 소자의 전기적 특성을 저하시키므로 이를 개선하기 위한 방안이 요구된다.
본 발명은 실리사이드화 공정을 통해 금속 실리사이드막을 형성하는 과정에서 반도체 기판의 표면이 손상되거나, 폴리 실리콘막의 표면이 손상되는 현상을 개선할 수 있는 반도체 소자 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자는 반도체 기판 상부에 형성되며, 터널 절연막, 플로팅 게이트, 유전체막, 폴리 실리콘막 및 금속 실리사이드막의 적층 구조를 포함하며, 서로 이격된 게이트들; 상기 게이트들 사이의 상기 반도체 기판 표면 및 상기 게이트의 측벽을 따라 형성되며 상기 금속 실리사이드막보다 낮은 높이로 형성된 제1 절연막; 및, 상기 제1 절연막의 표면 및 상기 금속 실리사이드막의 표면을 따라 형성되며, 상기 게이트들 사이에 에어-갭이 형성되도록 상기 게이트들 사이의 개구부를 차단하는 제2 절연막을 포함한다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 반도체 기판 상부에 서로 이격되며, 폴리 실리콘막을 포함하는 게이트 패턴들을 형성하는 단계; 상기 게이트 패턴들 사이에 제1 에어-갭이 형성되도록 상기 게이트 패턴들이 형성된 반도체 기판의 상부에 제1 절연막을 형성하는 단계; 상기 제1 에어-갭 상부의 상기 제1 절연막을 제거하여 상기 제1 에어-갭을 개구시키는 단계; 상기 제1 에어-갭이 개구된 전체 구조 표면을 따라 상기 제1 절연막과 다른 물질로 희생막을 형성하는 단계; 상기 게이트 패턴들 각각의 일부가 노출되도록 상기 희생막 및 상기 제1 절연막의 일부를 식각하는 단계; 상기 게이트 패턴들의 노출된 부분을 실리사이드화하는 단계; 및, 상기 실리사이드화된 게이트 패턴들 사이에 제2 에어-갭이 형성되도록 상기 실리사이드화된 게이트 패턴들이 형성된 반도체 기판 상부에 제2 절연막을 형성하는 단계를 포함한다.
상기 희생막은 DCS-HTO(DiChloroSilane- High Temperature Oxide)막, PSZ(Poly Silazane)막, ULTO(Ultra Low Temperature Oxide)막, SOC(Spin On Carbon)막 또는 PSG(phosphosilicate glass)막일 수 있다.
상기 제1 절연막에 대한 상기 희생막의 건식 식각률에 비해 상기 제1 절연막에 대한 상기 희생막의 습식 식각률이 큰 것이 바람직하다.
상기 희생막 및 상기 제1 절연막의 일부를 식각하는 단계는 건식 식각 공정으로 실시하는 것이 바람직하다.
상기 게이트 패턴들을 실리사이드화하는 단계 이 후 또는 이 전에, 상기 잔류하는 희생막을 습식 식각 공정으로 제거하여 상기 제1 절연막을 노출시키는 단계를 더 포함할 수 있다.
상기 제1 에어-갭을 개구시키는 단계는 상기 제1 에어-갭 상부에 상기 제1 절연막이 잔여하도록 상기 제1 절연막의 일부를 제거하는 단계, 및 상기 제1 절연막과 반응하여 반응 부산물을 생성시키는 식각 물질로 상기 제1 에어-갭 상부에 잔여하는 상기 제1 절연막을 제거하는 단계를 포함하는 것이 바람직하다.
상기 반응 부산물은 상기 개구된 제1 에어-갭의 표면 상에 적층되고, 열처리 공정 또는 O2스트립 공정을 후속에서 더 실시하여 제거할 수 있다.
상기 제2 절연막은 상기 제1 절연막과 동일한 물질로 형성할 수 있다.
상기 제1 및 제2 절연막은 DS-HTO(DiSilane- High Temperature Oxide)막 또는 PE- SiH4 USG(Plasma Enhanced-SiH4 Undoped Silicate Glass)막일 수 있다.
본 발명은 개구된 제1 에어-갭 저면과 제1 에어-갭 측벽을 통해 노출된 제1 절연막이 건식 식각 공정 중 손실되는 현상을 희생막을 통해 방지할 수 있다. 이로써, 본 발명은 제1 절연막의 손실로 인하여 반도체 기판의 표면이 손상되는 문제를 개선할 수 있다.
또한, 본 발명은 제1 절연막의 평탄화 공정을 제1 에어-갭과 폴리 실리콘막이 노출되기 전에 정지함으로써 제1 에어-갭 내부에 평탄화 공정의 슬러리(slurry)가 잔류하는 문제 및 폴리 실리콘막의 표면이 손상되는 문제를 개선할 수 있다.
그리고, 본 발명은 실리사이드화 공정을 위해 건식 식각으로 희생막 및 제1 절연막을 균일하게 제거하여 폴리 실리콘막을 균일하게 노출시킬 수 있다.
이와 더불어 본 발명은 실리사이드화 공정 후, 제2 에어-갭이 형성될 수 있도록 제2 절연막을 형성하여 실리사이드화 공정을 통해 형성된 금속 실리사이드막을 포함하는 도전 배선간 저항을 개선할 수 있다.
도 1a 및 도 1b는 실리사이드화 공정을 설명하기 위한 단면도들이다.
도 2a 내지 도 2j는 본 발명의 제1 실시 예에 따른 반도체 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3c는 본 발명의 제2 실시 예에 따른 반도체 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2j는 본 발명의 제1 실시 예에 따른 반도체 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3c는 본 발명의 제2 실시 예에 따른 반도체 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2j는 본 발명의 제1 실시 예에 따른 반도체 소자 및 그 제조방법을 설명하기 위한 단면도들이다. 이하의 도면에서는 낸드 플래시 메모리 소자의 메모리 셀들에 연결된 워드 라인 형성 영역을 예로 들어 도시하였다.
도 2a를 참조하면, n형 불순물 또는 p형 불순물이 주입된 웰(well; 미도시)을 포함하고 문턱전압 조절용 이온주입 공정이 실시된 반도체 기판(101)의 상부에 서로 이격된 다수의 적층 패턴들(MP)을 형성한다. 이하, 낸드 플래시 메모리 소자를 예로 들어, 적층 패턴들(MP)의 형성방법에 대해 보다 구체적으로 설명한다.
반도체 기판(101)은 교대로 배치되며 서로 나란한 소자 분리 영역(미도시) 및 활성 영역을 포함한다. 이러한 반도체 기판(101)의 활성 영역 상부에 터널 절연막(103) 및 플로팅 게이트용 도전막(105)을 형성한다. 터널 절연막(103) 및 플로팅 게이트용 도전막(105)은 반도체 기판(101)의 전면 상부에 터널 절연막(103) 및 플로팅 게이트용 도전막(105)을 적층한 후, 반도체 기판(101)의 소자 분리 영역 상부에 형성된 터널 절연막(103) 및 플로팅 게이트용 도전막(105)을 제거함으로써 활성 영역의 상부에만 잔여할 수 있다. 그리고, 터널 절연막(103) 및 플로팅 게이트용 도전막(105)의 제거로 노출된 반도체 기판(101)을 식각하여 반도체 기판(101)에 트렌치(미도시)를 형성하고 트렌치 내부를 소자 분리막으로 채울 수 있다.
상기에서 터널 절연막(103)은 SiO2로 형성할 수 있으며, 산화 공정 또는 산화막 증착 공정을 통해 형성할 수 있다. 플로팅 게이트용 도전막(105)은 폴리 실리콘으로 형성할 수 있다.
이어서, 활성 영역 상부에 잔여하는 플로팅 게이트용 도전막(105) 및 소자 분리막의 표면을 따라 유전체막(107)을 형성한다. 유전체막(107)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화막이 적층된 ONO 구조로 형성되거나, 컨트롤 게이트와 플로팅 게이트용 도전막 간 커플링 비를 개선하기 위해 유전 상수가 큰 Al2O3막, ZrO2막 및 HfO3막 중 적어도 한 층의 고유전율막으로 구성될 수 있다.
이 후, 유전체막(107)의 상부에 폴리 실리콘막인 컨트롤 게이트용 제1 도전막(109)을 형성한다. 이어서, 제1 도전막(109)의 상부에 서로 이격된 다수의 게이트 하드 마스크 패턴들(111)을 형성한다. 게이트 하드 마스크 패턴들(111) 각각은 워드 라인이 형성되는 영역을 정의하기 위해 활성 영역에 교차되는 방향을 따라 연장된 라인 타입으로 형성된다.
그리고 나서, 게이트 하드 마스크 패턴들(111)을 식각 마스크로 제1 도전막(109), 유전체막(107) 및 플로팅 게이트용 도전막(105)을 식각한다. 그 결과, 제1 도전막(109), 유전체막(107), 및 플로팅 게이트용 도전막(105)은 활성 영역을 따라 서로 이격되도록 패터닝되어, 활성 영역을 따라 서로 이격된 다수의 적층 패턴들(MP)이 형성된다. 각각의 적층 패턴(MP)은 활성 영역에 교차되는 방향을 따라 연결된 제1 컨트롤 게이트(CG1), 활성 영역에 교차되는 방향을 따라 이격된 다수의 플로팅 게이트들(FG), 제1 컨트롤 게이트(CG1)와 플로팅 게이트(FG) 사이에 형성된 유전체막(107)을 포함한다. 한편, 게이트 하드 마스크 패턴들(111)을 식각 마스크로 터널 절연막(103)을 더 식각할 수 있다.
적층 패턴들(MP) 형성 후, 게이트 하드 마스크 패턴들(111) 사이의 반도체 기판(111)에 불순물을 주입하여 셀 접합 영역(101a)을 형성한다.
이 후, 셀 접합 영역(101a)이 형성된 전체 구조 상부에 제1 절연막(115)을 형성한다. 제1 절연막(115)은 적층 패턴(MP)의 측벽을 보호하기 위한 스페이서막일 수 있다. 한편, 제1 절연막(115)은 도면에 도시되지 않은 낸드 플래시 메모리 소자의 셀렉트 트랜지스터 영역에 LDD(lightly doped drain)구조를 형성하기 위해 셀렉트 트랜지스터 영역에 형성된 적층 패턴 측벽에도 형성될 수 있다.
반도체 소자의 고집적화를 위해 적층 패턴들(MP)간 간격을 좁게 형성한 경우, 적층 패턴들(MP) 사이의 공간이 제1 절연막(115)에 의해 매립되기 전, 적층 패턴들(MP) 사이의 개구부가 제1 절연막(115)에 의해 차단되어 서로 이웃한 적층 패턴들(MP) 사이에 제1 에어-갭(air-gap)(113)이 형성된다.
제1 절연막(115)은 제1 에어-갭(113)이 형성될 수 있도록 스텝 커버리지(step-coverage)가 낮은 증착막으로 형성되는 것이 바람직하며, 예를 들어 DS-HTO(DiSilane - High Temperature Oxide)막 또는 PE - SiH4 USG(Plasma Enhanced-SiH4 Undoped Silicate Glass)막으로 형성할 수 있다.
이 후, 도면에 도시되지 않은 셀렉트 트랜지스터 영역의 적층 패턴들 사이의 공간을 채우기 위해 제1 절연막(115)이 형성된 전체 구조 상부에 층간 절연막(119)을 형성한다. 층간 절연막(119)의 형성 전 식각 정지막(117)이 더 형성될 수 있다. 통상, 층간 절연막(119)은 산화막으로 형성될 수 있으며, 식각 정지막(117)은 질화막으로 형성할 수 있다.
도 2b를 참조하면, 평탄화 공정으로 층간 절연막(119)을 평탄화한다. 평탄화 공정은 화학적 기계적 연마 공정(CMP:Chemical Mechanical Polishing)으로 실시될 수 있다. 층간 절연막(119) 형성 전에 식각 정지막(117)이 형성된 경우, 평탄화 공정은 식각 정지막(117) 노출시 정지하도록 실시된다. 이 후, 식각 정지막(117)을 제거하고, 에치-백(etch-back) 공정으로 제1 에어-갭(113)이 노출되지 않도록 제1 절연막(115)의 일부를 제거한다. 즉, 에치-백 후 제1 에어-갭(113) 상부에 제1 절연막(115)이 잔여할 수 있도록 한다.
도 2c를 참조하면, 제1 에어-갭(113) 상부의 제1 절연막(115)을 식각하면서 반응 부산물을 발생시키는 식각 공정으로 제1 절연막(115) 일부를 제거하여 제1 에어-갭(113)을 노출시키면서 노출된 제1 에어-갭(113) 내벽면에 제1 희생막(121)을 형성한다.
제1 희생막(121)은 제1 절연막(115)을 식각하면서 발생된 반응 부산물에 의해 형성되는 것으로서, 후속 공정시 발생하는 열 또는 별도의 O2 스트립 공정을 통해 제거될 수 있다. 반응 부산물을 발생시키는 제1 절연막(115)의 식각 공정시 사용되는 식각 물질 및 장비는 공지의 기술을 이용한다.
상술한 바와 같이 제1 절연막(115)의 식각 공정 시 제1 희생막(121)이 형성되면 제1 에어-갭(113)을 개구시키기 위한 제1 절연막(115)의 식각 공정 동안 제1 에어-갭(113)의 측벽 및 저면을 통해 제1 절연막(115)이 노출되지 않고 제1 희생막(121)에 의해 보호된다.
도 2d를 참조하면, 제1 희생막(121)을 제거한다.
도 2e를 참조하면, 제1 희생막(121)이 제거된 전체 구조 상부에 제2 희생막(125)을 형성한다. 제2 희생막(125)은 제1 절연막(115)과 동일한 건식 식각률을 갖는 물질인 것이 바람직하다. 또한, 후속 공정에서 제2 희생막(125)을 선택적으로 제거하기 위해 제1 절연막(115)에 대한 습식 식각률이 높은 물질로 제2 희생막(125)을 형성하는 것이 바람직하다. 예를 들어, 제2 희생막(125)은 DCS-HTO(DiChloroSilane- High Temperature Oxide)막, PSZ(Poly Silazane)막, ULTO(Ultra Low Temperature Oxide)막, SOC(Spin On Carbon)막 또는 PSG(phosphosilicate glass)막으로 형성하는 것이 바람직하다.
상술한 제2 희생막(125)의 형성으로 반도체 기판(101)의 상부에 잔여하는 절연막과 적층 패턴(MP)의 측벽에 잔여하는 절연막의 두께가 제1 절연막(115)과 제2 희생막(125)의 두께의 합만큼이 되어 두꺼워진다.
도 2f를 참조하면, 제1 도전막(109)을 노출시키기 위해 건식 식각 공정으로 제1 절연막(115)과 제2 희생막(125)을 식각한다. 이 때, 건식 식각 공정은 후속 공정에서 형성되는 금속막과 제1 도전막(109)의 접촉면적 증대를 위해 제1 도전막(109)의 상부면 뿐 아니라 제1 도전막(109)의 측벽이 일정 깊이로 노출되도록 실시되는 것이 바람직하다. 그리고, 유전체막(107)이 손상되지 않도록 식각 깊이는 유전체막(107) 상부로 제한하는 것이 바람직하다.
상술한 건식 식각 공정은 에치-백 또는 상술한 바와 같이 반응 부산물을 발생시키는 식각 공정으로 실시될 수 있다. 또한, 건식 식각 공정은 제2 희생막(125) 형성 후 실시되므로 반도체 기판(101)의 상부면 및 적층 패턴(MP)의 측벽 상에 형성된 제1 절연막(115)의 두께가 얇더라도 건식 식각 공정 동안 반도체 기판(101)의 상부면 및 적층 패턴(MP)의 측벽 상에 형성된 제1 절연막(115)이 제2 희생막(125)에 의해 보호될 수 있다.
한편, 반응 부산물을 발생시키는 식각 공정으로 건식 식각 공정을 실시하는 경우, 건식 식각 공정 동안 반도체 기판(101)의 상부면 및 적층 패턴(MP)의 측벽 상에 형성된 제1 절연막(115)이 반응 부산물을 통해 보호될 수 있다. 그리고, 반응 부산물은 건식 식각 공정 후 O2 스트립 공정 및 후속 공정에서 발생하는 열에 의해 제거된다.
상기에서 제1 절연막(115)과 제2 희생막(125)은 유사한 건식 식각률을 가지므로 적층 패턴들(MP)의 제1 도전막(109)이 균일하게 노출될 수 있다.
도 2g를 참조하면, 습식 식각 공정으로 제2 희생막(125)을 선택적으로 제거한다. 이로써 제1 절연막(115)이 노출된다.
도 2h를 참조하면, 실리사이드화 공정을 통해 제1 도전막(109)의 상단을 실리사이드화하여 금속 실리사이드막(131)을 형성한다.
실리사이드화 공정은 제1 도전막(109)의 상부에 금속막을 형성하는 공정, 금속막으로부터 금속이 폴리 실리콘막인 제1 도전막(109)으로 확산되도록 제1 온도로 실시되는 1차 어닐링 공정, 1차 어닐링 공정 후 반응하지 않고 잔여하는 금속막을 제거하는 공정, 및 형성하고자 하는 저저항의 금속 실리사이드막(131)이 형성되도록 제1 온도보다 높은 제2 온도로 실시되는 2차 어닐링 공정을 포함한다. 2차 어닐링 공정을 통해 형성된 금속 실리사이드막(131)이 제2 컨트롤 게이트(CG2)가 된다. 제2 컨트롤 게이트(CG2)는 제1 컨트롤 게이트(CG1)를 실리사이드화하여 형성되므로 활성 영역에 교차되는 방향으로 연결되어 워드 라인이 된다.
실리사이드화 공정을 위한 금속막의 예로서 코발트, 니켈, 또는 텅스텐을 들수 있다. 코발트를 이용하여 실리사이드화 공정을 실시하는 경우, 1차 어닐링 공정을 통해 CoSi상의 코발트 실리사이드막이 형성되고, 2차 어닐링 공정을 통해 CoSi상의 코발트 실리사이드막이 CoSi2상의 코발트 실리사이드막으로 상변화된다. CoSi2상의 코발트 실리사이드막은 CoSi상의 코발트 실리사이드막에 비해 안정된 물질이며, 저항이 낮은 물질이다.
도 2i를 참조하면, 적층 패턴(MP)의 종횡비가 공정 스트레스를 견딜만큼 충분히 낮다면 후속에서 형성되는 제2 에어-갭의 부피를 확보하기 위해 제1 절연막(115)을 등방성인 습식 식각 방식으로 더 식각할 수 있다. 이 때, 반도체 기판(101) 및 적층 패턴(MP)이 노출되지 않도록 습식 식각 두께를 제어한다.
도 2j를 참조하면, 서로 이웃한 적층 패턴들(MP) 사이의 공간에 제2 에어-갭(135)이 형성될 수 있도록 금속 실리사이드막(131)이 형성된 전체 구조 상부에 스텝-커버리지가 낮은 증착막인 제2 절연막(137)을 형성한다. 예를 들어 제2 절연막(137)은 제1 절연막(115)과 동일한 DS-HTO(DiSilane - High Temperature Oxide)막 또는 PE - SiH4 USG(Plasma Enhanced-SiH4 Undoped Silicate Glass)막으로 형성할 수 있다.
상술한 공정에 따라 본 발명의 제1 실시 예에 따른 반도체 소자는 제1 도전막(109) 및 금속 실리사이드막(131)의 적층구조로 형성된 컨트롤 게이트(CG)를 포함한다. 그리고, 컨트롤 게이트(CG)의 하부에는 유전체막(107) 및 플로팅 게이트(FG)가 더 적층되고, 플로팅 게이트(FG)의 하부에 터널 절연막(103)이 더 적층된다. 또한, 터널 절연막(103), 유전체막(107), 및 컨트롤 게이트(CG)의 적층 구조로 형성된 본 발명의 제1 실시 예에 따른 반도체 소자의 적층형 게이트들 사이의 반도체 기판(101) 표면 및 적층형 게이트의 측벽을 따라 제1 절연막(115)이 형성된다. 한편, 컨트롤 게이트(CG)의 금속 실리사이드막(131)은 제1 절연막(115)보다 돌출되게 형성된다. 그리고 제2 절연막(137)은 제1 절연막(115) 및 금속 실리사이드막(131)의 표면을 따라 형성되며, 적층형 게이트들 사이의 공간에 제2 에어-갭(135)이 형성될 수 있도록 적층형 게이트들 사이 개구부를 차단하도록 형성된다.
이와 같이 본 발명의 제1 실시 예는 평탄화 공정을 제1 에어-갭과 폴리 실리콘막이 노출되기 전에 정지함으로써 제1 에어-갭 내부에 평탄화 공정의 슬러리(slurry)가 잔류하는 문제 및 폴리 실리콘막인 제1 도전막의 표면이 손상되는 문제를 개선할 수 있다. 그리고, 건식 식각 공정으로 제1 희생막을 형성함과 동시에 제1 에어-갭을 노출시킴으로써 제1 에어-갭의 저면 및 측벽 하부의 제1 절연막을 제1 희생막을 통해 보호할 수 있다. 또한, 본 발명은 제1 희생막 제거 후, 제2 희생막을 형성하여 제1 에어-갭의 저면 및 측벽 하부의 제1 절연막이 제2 희생막에 의해 보호되는 상태에서 건식 식각 공정으로 폴리 실리콘막인 제1 도전막을 노출시키므로 제1 도전막의 노출시 제1 도전막의 표면이 손상되는 문제를 개선할 수 있으며, 제1 에어-갭의 내부에 슬러리가 잔류하는 문제를 개선할 수 있다.
도 3a 내지 도 3c는 본 발명의 제2 실시 예에 따른 반도체 소자 및 그 제조방법을 설명하기 위한 단면도들이다. 이하의 도면에서는 낸드 플래시 메모리 소자의 메모리 셀들에 연결된 워드 라인 형성 영역을 예로 들어 도시하였다.
도 3a를 참조하면, 도 2a에서 상술한 바와 동일한 방법으로 반도체 기판(201)의 상부에 터널 절연막(203)을 형성하고, 서로 이격된 다수의 적층 패턴들(MP)을 형성한다. 적층 패턴들(MP) 각각은 도 2a에서 상술한 바와 같이 터널 절연막(203)의 상부에 적층된 플로팅 게이트(FG)용 도전막(205), 유전체막(207), 및 제1 컨트롤 게이트(CG1)용 제1 도전막(209)을 포함한다. 적층 패턴들(MP) 형성 후, 도 2a에서 상술한 바와 같이 셀 접합 영역(201a)을 형성한다.
이어서, 도 2a에서 상술한 바와 같이 서로 인접한 적층 패턴들(MP) 사이에 제1 에어-갭이 형성될 수 있도록 제1 절연막(215)을 형성한 후, 층간 절연막 및 식각 정지막을 적층한다.
이 후, 도 2b에서 상술한 바와 같이 층간 절연막의 평탄화 공정으로 식각 정지막을 노출시키고, 노출된 식각 정지막을 제거한 후, 에치-백으로 제1 에어-갭이 노출되지 않도록 제1 절연막(215)의 일부를 제거한다.
그리고 나서, 도 2c에서 상술한 바와 같이 제1 에어-갭 상부의 제1 절연막(215)을 식각하면서 반응 부산물을 발생시키는 식각 공정으로 제1 절연막(215) 일부를 제거하여 제1 에어-갭을 노출시키면서 노출된 제1 에어-갭 내벽면에 제1 희생막을 형성한다. 그리고 나서 제1 희생막을 제거한다.
이어서, 도 2e에서 상술한 바와 같이 제1 희생막이 제거된 전체 구조 상부에 제2 희생막(225)을 형성한 후, 도 2f에서 상술한 바와 같이 제1 절연막(215) 및 제2 희생막(225)을 식각한다. 이로써, 도 3a에 도시된 바와 같이 적층 패턴들(MP)의 표면 및 적층 패턴들(MP) 사이의 반도체 기판(101) 표면을 따라 형성되며 제1 도전막(209)보다 낮은 높이를 가진 제1 절연막(215)과, 제1 절연막(215)의 표면을 따라 형성되며 제1 도전막(209)보다 낮은 높이를 가진 제2 희생막(225)이 형성된다. 그리고, 제1 도전막(209)의 상부면 및 제1 도전막(209)의 측벽이 노출된다.
도 3b를 참조하면, 적층 패턴(MP)의 종횡비가 후속 공정의 스트레스를 견디지 못하고 기울어질 수 있을 정도로 높을 경우, 제2 희생막(225)이 제거되지 않은 상태에서 제1 도전막(209)의 상단을 실리사이드화하여 제2 컨트롤 게이트(CG2)인 금속 실리사이드막(231)을 형성한다. 실리사이드화 공정은 도 2h에서 상술한 바와 동일하다. 제2 컨트롤 게이트(CG2)는 제1 컨트롤 게이트(CG1)를 실리사이드화하여 형성되므로 활성 영역에 교차되는 방향으로 연결되어 워드 라인이 된다.
도 3c를 참조하면, 적층 패턴(MP)의 종횡비가 후속 공정의 스트레스를 견디지 못하고 기울어질 수 있을 정도로 높을 경우, 제2 희생막(225)이 제거되지 않은 상태에서 서로 이웃한 적층 패턴들(MP) 사이의 공간에 제2 에어-갭(235)이 형성될 수 있도록 금속 실리사이드막(231)이 형성된 전체 구조 상부에 스텝-커버리지가 낮은 증착막인 제2 절연막(237)을 형성한다. 예를 들어 제2 절연막(237)은 제1 절연막(215)과 동일한 DS-HTO(DiSilane - High Temperature Oxide)막 또는 PE - SiH4 USG(Plasma Enhanced-SiH4 Undoped Silicate Glass)막으로 형성할 수 있다. 한편, 제2 희생막(225)을 제거하고, 제1 절연막(215)을 추가로 식각하지 않은 상태에서 제2 절연막(237)을 형성할 수도 있다.
상술한 공정에 따라 본 발명의 제2 실시 예에 따른 반도체 소자는 제1 도전막(209) 및 금속 실리사이드막(231)의 적층구조로 형성된 컨트롤 게이트(CG)를 포함한다. 그리고, 컨트롤 게이트(CG)의 하부에는 유전체막(207) 및 플로팅 게이트(FG)가 더 적층되고, 플로팅 게이트(FG)의 하부에 터널 절연막(203)이 더 적층된다. 또한, 터널 절연막(203), 유전체막(207), 및 컨트롤 게이트(CG)의 적층 구조로 형성된 본 발명의 제2 실시 예에 따른 반도체 소자의 적층형 게이트들 사이의 반도체 기판(201) 표면 및 적층형 게이트의 측벽을 따라 제1 절연막(215)이 형성된다. 그리고 제1 절연막(215)의 표면을 따라 제1 절연막(215) 상부에 적층형 게이트가 기울어지지 않도록 지지하는 역할을 하는 절연막인 제2 희생막(225)이 잔여한다. 한편, 컨트롤 게이트(CG)의 금속 실리사이드막(231)은 제1 절연막(215) 및 제2 희생막(225) 보다 돌출되게 형성된다. 제2 절연막(237)은 제2 희생막(225) 및 금속 실리사이드막(231)의 표면을 따라 제2 희생막(225) 및 금속 실리사이드막(231) 상부에 형성되며, 적층형 게이트들 사이의 공간에 제2 에어-갭(235)이 형성될 수 있도록 적층형 게이트들 사이 개구부를 차단하도록 형성된다.
이와 같이 본 발명의 제2 실시 예는 평탄화 공정을 제1 에어-갭과 폴리 실리콘막이 노출되기 전에 정지함으로써 제1 에어-갭 내부에 평탄화 공정의 슬러리(slurry)가 잔류하는 문제 및 폴리 실리콘막인 제1 도전막의 표면이 손상되는 문제를 개선할 수 있다. 그리고, 건식 식각 공정으로 제1 희생막을 형성함과 동시에 제1 에어-갭을 노출시킴으로써 제1 에어-갭의 저면 및 측벽 하부의 제1 절연막을 제1 희생막을 통해 보호할 수 있다. 또한, 본 발명은 제1 희생막 제거 후, 제2 희생막을 형성하여 제1 에어-갭의 저면 및 측벽 하부의 제1 절연막이 제2 희생막에 의해 보호되는 상태에서 건식 식각 공정으로 폴리 실리콘막인 제1 도전막을 노출시키므로 제1 도전막의 노출시 제1 도전막의 표면이 손상되는 문제를 개선할 수 있으며, 제1 에어-갭의 내부에 슬러리가 잔류하는 문제를 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101, 201: 반도체 기판 103, 203: 터널 절연막
105, 205: 플로팅 게이트용 도전막 107, 207: 유전체막
109, 209: 폴리 실리콘막 113: 제1 에어-갭
115, 215: 제1 절연막 121, 125, 225: 희생막
131, 231: 금속 실리사이드막 135, 235: 제2 에어-갭
137, 237: 제2 절연막 MP: 적층 패턴
105, 205: 플로팅 게이트용 도전막 107, 207: 유전체막
109, 209: 폴리 실리콘막 113: 제1 에어-갭
115, 215: 제1 절연막 121, 125, 225: 희생막
131, 231: 금속 실리사이드막 135, 235: 제2 에어-갭
137, 237: 제2 절연막 MP: 적층 패턴
Claims (15)
- 반도체 기판 상부에 형성되며, 터널 절연막, 플로팅 게이트, 유전체막, 제1 도전막 및 금속 실리사이드막의 적층 구조를 포함하며, 서로 이격된 게이트들;
상기 게이트들 사이의 상기 반도체 기판 표면 및 상기 게이트의 측벽을 따라 형성되며 상기 금속 실리사이드막보다 낮은 높이로 형성된 제1 절연막; 및
상기 제1 절연막의 표면 및 상기 금속 실리사이드막의 표면을 따라 형성되며, 상기 게이트들 사이에 에어-갭이 형성되도록 상기 게이트들 사이의 개구부를 차단하는 제2 절연막을 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 제1 절연막과 상기 제2 절연막 사이에 형성된 희생막을 더 포함하는 반도체 소자. - 제 2 항에 있어서,
상기 희생막은 상기 제1 절연막과 다른 물질인 반도체 소자. - 제 2 항에 있어서,
상기 희생막은 DCS-HTO(DiChloroSilane- High Temperature Oxide)막, PSZ(Poly Silazane)막, ULTO(Ultra Low Temperature Oxide)막, SOC(Spin On Carbon)막 또는 PSG(phosphosilicate glass)막인 반도체 소자. - 제 1 항에 있어서,
상기 제1 절연막은 DS-HTO(DiSilane - High Temperature Oxide)막 또는 PE - SiH4 USG(Plasma Enhanced-SiH4 Undoped Silicate Glass)막인 반도체 소자. - 제 1 항에 있어서,
상기 제2 절연막은 상기 제1 절연막과 동일한 물질인 반도체 소자. - 반도체 기판 상부에 서로 이격되며, 폴리 실리콘막을 포함하는 게이트 패턴들을 형성하는 단계;
상기 게이트 패턴들 사이에 제1 에어-갭이 형성되도록 상기 게이트 패턴들이 형성된 반도체 기판의 상부에 제1 절연막을 형성하는 단계;
상기 제1 에어-갭 상부의 상기 제1 절연막을 제거하여 상기 제1 에어-갭을 개구시키는 단계;
상기 제1 에어-갭이 개구된 전체 구조 표면을 따라 상기 제1 절연막과 다른 물질로 희생막을 형성하는 단계;
상기 게이트 패턴들 각각의 일부가 노출되도록 상기 희생막 및 상기 제1 절연막의 일부를 식각하는 단계;
상기 게이트 패턴들의 노출된 부분을 실리사이드화하는 단계; 및
상기 실리사이드화된 게이트 패턴들 사이에 제2 에어-갭이 형성되도록 상기 실리사이드화된 게이트 패턴들이 형성된 반도체 기판 상부에 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법. - 제 7 항에 있어서,
상기 희생막은 DCS-HTO(DiChloroSilane- High Temperature Oxide)막, PSZ(Poly Silazane)막, ULTO(Ultra Low Temperature Oxide)막, SOC(Spin On Carbon)막 또는 PSG(phosphosilicate glass)막인 반도체 소자의 제조방법. - 제 7 항에 있어서,
상기 제1 절연막에 대한 상기 희생막의 건식 식각률에 비해 상기 제1 절연막에 대한 상기 희생막의 습식 식각률이 큰 반도체 소자의 제조방법. - 제 9 항에 있어서,
상기 희생막 및 상기 제1 절연막의 일부를 식각하는 단계는 건식 식각 공정으로 실시하는 반도체 소자의 제조방법. - 제 10 항에 있어서,
상기 게이트 패턴들을 실리사이드화하는 단계 이 후 또는 이 전에,
상기 잔류하는 희생막을 습식 식각 공정으로 제거하여 상기 제1 절연막을 노출시키는 단계를 더 포함하는 반도체 소자의 제조방법. - 제 7 항에 있어서,
상기 제1 에어-갭을 개구시키는 단계는
상기 제1 에어-갭 상부에 상기 제1 절연막이 잔여하도록 상기 제1 절연막의 일부를 제거하는 단계; 및
상기 제1 절연막과 반응하여 반응 부산물을 생성시키는 식각 물질로 상기 제1 에어-갭 상부에 잔여하는 상기 제1 절연막을 제거하는 단계를 포함하는 반도체 소자의 제조방법. - 제 12 항에 있어서,
상기 반응 부산물은 상기 개구된 제1 에어-갭의 표면 상에 적층되고,
열처리 공정 또는 O2스트립 공정을 후속에서 더 실시하여 제거하는 반도체 소자의 제조방법. - 제 7 항에 있어서,
상기 제2 절연막은 상기 제1 절연막과 동일한 물질로 형성하는 반도체 소자의 제조방법. - 제 7 항에 있어서,
상기 제1 및 제2 절연막은 DS-HTO(DiSilane- High Temperature Oxide)막 또는 PE- SiH4 USG(Plasma Enhanced-SiH4 Undoped Silicate Glass)막인 반도체 소자의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110042520A KR20120124706A (ko) | 2011-05-04 | 2011-05-04 | 반도체 소자 및 그 제조방법 |
| CN201110144154.4A CN102769017B (zh) | 2011-05-04 | 2011-05-31 | 半导体器件及其制造方法 |
| US13/149,365 US8609507B2 (en) | 2011-05-04 | 2011-05-31 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110042520A KR20120124706A (ko) | 2011-05-04 | 2011-05-04 | 반도체 소자 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20120124706A true KR20120124706A (ko) | 2012-11-14 |
Family
ID=47089676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110042520A KR20120124706A (ko) | 2011-05-04 | 2011-05-04 | 반도체 소자 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8609507B2 (ko) |
| KR (1) | KR20120124706A (ko) |
| CN (1) | CN102769017B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9391269B2 (en) | 2014-01-29 | 2016-07-12 | Samsung Electronics Co., Ltd. | Variable resistance memory devices |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130015167A (ko) * | 2011-08-02 | 2013-02-13 | 삼성전자주식회사 | 에어 갭을 갖는 반도체 소자 및 그 제조 방법 |
| JP2013045801A (ja) * | 2011-08-22 | 2013-03-04 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| KR101813513B1 (ko) * | 2011-11-30 | 2018-01-02 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자의 제조 방법 |
| KR20130070923A (ko) * | 2011-12-20 | 2013-06-28 | 에스케이하이닉스 주식회사 | 반도체 장치 제조 방법 |
| KR20130072670A (ko) * | 2011-12-22 | 2013-07-02 | 에스케이하이닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR20140020476A (ko) * | 2012-08-08 | 2014-02-19 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 및 이의 제조방법 |
| US8890254B2 (en) * | 2012-09-14 | 2014-11-18 | Macronix International Co., Ltd. | Airgap structure and method of manufacturing thereof |
| JP2014175587A (ja) * | 2013-03-12 | 2014-09-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| CN104112745B (zh) * | 2013-04-19 | 2017-10-20 | 旺宏电子股份有限公司 | 三维半导体结构及其制造方法 |
| KR102094476B1 (ko) | 2013-08-27 | 2020-03-30 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자의 제조 방법 |
| KR102119829B1 (ko) * | 2013-09-27 | 2020-06-05 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| CN104733318B (zh) * | 2013-12-20 | 2018-03-16 | 中国科学院微电子研究所 | 一种mos晶体管的制造方法 |
| US9847249B2 (en) * | 2014-11-05 | 2017-12-19 | Sandisk Technologies Llc | Buried etch stop layer for damascene bit line formation |
| CN111682026A (zh) * | 2015-02-15 | 2020-09-18 | 华邦电子股份有限公司 | 半导体元件的制造方法 |
| CN108695234B (zh) * | 2017-04-11 | 2021-01-01 | 中芯国际集成电路制造(上海)有限公司 | 空气隙的形成方法、nand闪存及其形成方法 |
| KR20180137736A (ko) * | 2017-06-19 | 2018-12-28 | 삼성전자주식회사 | 반도체 소자 |
| CN107887388B (zh) * | 2017-11-27 | 2023-06-20 | 长鑫存储技术有限公司 | 晶体管结构、存储单元、存储器阵列及其制备方法 |
| CN112086398A (zh) * | 2019-06-14 | 2020-12-15 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体器件及形成方法 |
| CN111653571B (zh) * | 2020-07-23 | 2023-04-07 | 上海华力微电子有限公司 | 半导体结构的形成方法 |
| US11322623B2 (en) * | 2020-09-29 | 2022-05-03 | Winbond Electronics Corp. | Non-volatile memory structure and method of manufacturing the same |
| CN112259540B (zh) * | 2020-10-12 | 2024-03-12 | 上海华力集成电路制造有限公司 | Nand器件中形成栅极结构间空气间隙的方法及具有其的nand器件 |
| US20230140646A1 (en) * | 2021-11-03 | 2023-05-04 | Winbond Electronics Corp. | Semiconductor structure and method of forming the same |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6423630B1 (en) * | 2000-10-31 | 2002-07-23 | Lsi Logic Corporation | Process for forming low K dielectric material between metal lines |
| KR100418091B1 (ko) * | 2001-06-29 | 2004-02-11 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100469129B1 (ko) * | 2002-09-30 | 2005-01-29 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그 제조방법 |
| US7045849B2 (en) * | 2003-05-21 | 2006-05-16 | Sandisk Corporation | Use of voids between elements in semiconductor structures for isolation |
| JP2006302950A (ja) | 2005-04-15 | 2006-11-02 | Renesas Technology Corp | 不揮発性半導体装置および不揮発性半導体装置の製造方法 |
| JP4886219B2 (ja) * | 2005-06-02 | 2012-02-29 | 株式会社東芝 | 半導体装置およびその製造方法 |
| KR100784860B1 (ko) * | 2005-10-31 | 2007-12-14 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| KR100880310B1 (ko) * | 2006-09-06 | 2009-01-28 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2008078298A (ja) * | 2006-09-20 | 2008-04-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7855139B2 (en) * | 2007-05-29 | 2010-12-21 | Sematech, Inc. | Systems and methods for controlling the effective dielectric constant of materials used in a semiconductor device |
| JP2009212218A (ja) * | 2008-03-03 | 2009-09-17 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| KR101034407B1 (ko) | 2009-02-23 | 2011-05-12 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자 및 그 제조방법 |
| KR20120031667A (ko) | 2010-09-27 | 2012-04-04 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자 제조 방법 |
-
2011
- 2011-05-04 KR KR1020110042520A patent/KR20120124706A/ko active IP Right Grant
- 2011-05-31 CN CN201110144154.4A patent/CN102769017B/zh active Active
- 2011-05-31 US US13/149,365 patent/US8609507B2/en active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9391269B2 (en) | 2014-01-29 | 2016-07-12 | Samsung Electronics Co., Ltd. | Variable resistance memory devices |
Also Published As
| Publication number | Publication date |
|---|---|
| US8609507B2 (en) | 2013-12-17 |
| CN102769017A (zh) | 2012-11-07 |
| US20120280300A1 (en) | 2012-11-08 |
| CN102769017B (zh) | 2016-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8609507B2 (en) | Semiconductor device and method of manufacturing the same | |
| US10600807B2 (en) | Integrated structures and methods of forming vertically-stacked memory cells | |
| KR101010798B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR101692403B1 (ko) | 반도체 소자 제조 방법 | |
| KR101813513B1 (ko) | 반도체 소자 및 반도체 소자의 제조 방법 | |
| KR20120030173A (ko) | 반도체 소자 제조 방법 | |
| JP2013045837A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| TW201909385A (zh) | 製造積體電路的方法 | |
| US9418864B2 (en) | Method of forming a non volatile memory device using wet etching | |
| KR20130036553A (ko) | 반도체 소자의 제조 방법 | |
| JP2012084882A (ja) | 半導体装置の製造方法 | |
| KR20080099460A (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| KR100809338B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| KR20110138521A (ko) | 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법 | |
| US8344446B2 (en) | Nonvolatile storage device and method for manufacturing the same in which insulating film is located between first and second impurity diffusion regions but absent on first impurity diffusion region | |
| JP2014187132A (ja) | 半導体装置 | |
| KR20070118348A (ko) | 불휘발성 메모리 장치의 제조 방법 | |
| KR20220152058A (ko) | 비휘발성 메모리 셀을 포함하는 반도체 소자 및 그 제조 방법 | |
| KR101009068B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20060076302A (ko) | 전기 장치 프로세싱 방법 및 전기 장치 | |
| KR101094522B1 (ko) | 불휘발성 메모리 소자 및 그의 제조방법 | |
| KR20060096547A (ko) | 플래쉬 메모리 소자의 형성방법 | |
| JP2013045807A (ja) | 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置 | |
| KR20080099476A (ko) | 비휘발성 메모리 소자의 제조방법 | |
| US20160247931A1 (en) | Method of manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| NORF | Unpaid initial registration fee |