CN102769017B - 半导体器件及其制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 79
- 239000004065 semiconductor Substances 0.000 title claims abstract description 72
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 230000004888 barrier function Effects 0.000 claims abstract description 120
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 229910052751 metal Inorganic materials 0.000 claims abstract description 41
- 239000002184 metal Substances 0.000 claims abstract description 41
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 31
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 31
- 238000009413 insulation Methods 0.000 claims abstract description 15
- 238000007667 floating Methods 0.000 claims abstract description 14
- 238000010276 construction Methods 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims description 24
- 230000008569 process Effects 0.000 claims description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 229920005591 polysilicon Polymers 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 12
- 238000000137 annealing Methods 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 239000006227 byproduct Substances 0.000 claims description 10
- 238000005516 engineering process Methods 0.000 claims description 9
- 230000000717 retained effect Effects 0.000 claims description 8
- NTQGILPNLZZOJH-UHFFFAOYSA-N disilicon Chemical compound [Si]#[Si] NTQGILPNLZZOJH-UHFFFAOYSA-N 0.000 claims description 5
- 230000002708 enhancing effect Effects 0.000 claims description 5
- 239000005368 silicate glass Substances 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 4
- 229920001709 polysilazane Polymers 0.000 claims description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 200
- 238000003475 lamination Methods 0.000 description 36
- 239000011229 interlayer Substances 0.000 description 7
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 description 6
- 239000002002 slurry Substances 0.000 description 6
- 229910019001 CoSi Inorganic materials 0.000 description 4
- 206010010144 Completed suicide Diseases 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910018999 CoSi2 Inorganic materials 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- MCMNRKCIXSYSNV-UHFFFAOYSA-N ZrO2 Inorganic materials O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 1
- 210000004027 cell Anatomy 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 210000004692 intercellular junction Anatomy 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明涉及一种半导体器件以及一种制造半导体器件的方法。所述半导体器件包括：形成在半导体衬底之上的栅，所述栅彼此间隔开并且每个都具有隧道绝缘层、浮栅、电介质层、第一导电层以及金属硅化物层的层叠结构；第一绝缘层，其沿着所述栅的侧壁以及在所述栅之间的半导体衬底的表面而形成，并且被配置为具有低于金属硅化物层的顶部的高度；以及第二绝缘层，其沿着第一绝缘层的表面以及金属硅化物层的表面而形成，并且被配置为覆盖在栅之间的间隔的上部，其中在栅之间形成气隙。
Description
相关申请的交叉引用
本申请要求2011年5月4日提交的韩国专利申请10-2011-0042520的优先权，该韩国申请的全部内容经引用并入本文。
技术领域
本发明的示例性实施方案涉及一种半导体器件及其制造方法，更具体地，涉及一种包含通过硅化工艺形成的金属硅化物层的半导体器件及其制造方法。
背景技术
随着半导体器件的集成度的提高，半导体器件内的导线宽度和导线之间的间隔变得更小。在减小导线之间的干扰方面，在相邻的导线之间可以形成气隙，其中所述干扰通常随着间隔/宽度而增大。此外，在改善随着所述宽度的减小而变化的导线电阻方面，可以通过使形成导线的叠层的一部分硅化而将导线的一部分制成金属硅化物层。这里，在使用气隙形成工艺和硅化工艺二者时，在先于硅化工艺进行的抛光工艺或干法刻蚀工艺期间，半导体器件的电性能可能会降低。
下面参考图1A和图1B，采用形成NAND快闪存储器件的字线的工艺作为一个实例，更详细描述硅化工艺的特征。
参见图1A，在包括隔离区和有源区的半导体衬底11的有源区之上形成用于浮栅的沟道绝缘层13和导电层15。作为参考，图1A和图1B是沿着与半导体衬底11的有源区平行的方向所截取的截面图。
然后，依次层叠电介质层17和多晶硅层(即用于控制栅的第一导电层19)。栅硬掩模图案21形成在第一导电层19上。为了限定形成字线的区域，栅硬掩模图案21的每个都形成为在与所述有源区交叉的方向上延伸的线型结构。
然后，使用栅硬掩模图案21作为刻蚀掩模来刻蚀第一导电层19、电介质层17和导电层15。因此，第一导电层19、电介质层17和导电层15沿着有源区被图案化，从而形成沿着有源区相互间隔开的多个层叠图案MP。层叠图案MP的每个包括在与有源区交叉的方向上耦合的第一控制栅CG1、在与有源区交叉的方向上彼此间隔开的浮栅FG、以及在第一控制栅CG1的每个与浮栅FG的每个之间形成的电介质层17。
然后，通过向栅硬掩模图案21之间的半导体衬底11中注入杂质来形成单元结(celljunction)11a。
绝缘层25形成在形成有单元结11a的整个结构上。绝缘层25可以是用于保护层叠图案MP的侧壁的间隔件层。如果为了提高半导体器件的集成度而使层叠图案MP之间的间隔形成得窄，则在层叠图案MP之间的整个间隔被绝缘层25填充之前，层叠图案MP之间的间隔的上部被绝缘层25覆盖。因此，在层叠图案MP之间形成气隙23。
参见图1B，为了改善第一控制栅CG1的电阻，进行将第一控制栅CG1的上部硅化的工艺。为了进行硅化工艺，事先进行暴露第一导电层19(即多晶硅层)的工艺。然后，进行以下工艺：在所暴露的第一导电层19之上形成金属层的工艺、通过进行初次退火工艺使得金属层的金属扩散到第一导电层19(即多晶硅层)中来形成第一金属硅化物层的工艺、在初次退火工艺之后去除剩余的金属层的工艺、以及包括使第一金属硅化物层变成比第一金属硅化物层更稳定并且具有低电阻的第二金属硅化物层27的二次退火工艺的硅化工艺。通过二次退火工艺形成的金属硅化物层27成为第二控制栅CG2。
第二控制栅CG2是通过将第一控制栅CG1的上部硅化而形成的，因此成为字线。
暴露第一导电层19的工艺可以使用化学机械抛光(CMP)工艺(即抛光工艺)或者回蚀工艺(即干法刻蚀工艺)来进行。但是，如果第一导电层19是通过CMP工艺暴露的，则在第一导电层19的表面上可能形成CMP划痕或者在CMP工艺中使用的浆料可能保留在开放的气隙23内。此外，如果第一导电层19是通过回蚀工艺暴露的，则保留在层叠图案MP的侧壁上和在气隙23的底部处的绝缘层25可能会被损耗。此外，因为保留在气隙23中的绝缘层25被回蚀工艺损耗，所以半导体衬底的表面A会被暴露。
这里，为了防止半导体器件的电性能的降低，一种改善抛光工艺或干法刻蚀工艺的方法是有益的。
发明内容
本发明的示例性实施方案涉及一种半导体器件及其制造方法，所述半导体器件及其制造方法防止在通过硅化工艺形成金属硅化物层的过程中损伤半导体衬底表面或者损伤多晶硅层的表面。
根据本公开的一个方面的半导体器件包括：形成在半导体衬底的栅，所述栅彼此间隔开并且每个都具有隧道绝缘层、浮栅、电介质层、第一导电层和金属硅化物层的层叠结构；第一绝缘层，其沿着所述栅的侧壁和所述栅之间的半导体衬底的表面形成并且被配置为具有低于所述金属硅化物层的顶部的高度；以及第二绝缘层，其沿着第一绝缘层的表面和金属硅化物层的表面形成并被配置为覆盖所述栅之间的间隔的上部，其中在所述栅之间形成气隙。
根据本公开的另一个方面的制造半导体器件的方法包括以下步骤：在半导体衬底之上形成彼此间隔开的栅图案，每个栅图案包括多晶硅层；以在栅图案之间形成第一气隙的方式，在形成有栅图案的半导体衬底上形成第一绝缘层；通过部分地去除第一气隙之上的第一绝缘层来使所述第一气隙开放；在第一绝缘层之上形成用与第一绝缘层不同的材料制成的牺牲层；部分地刻蚀牺牲层和第一绝缘层来暴露每个栅图案的一部分；将栅图案的暴露的部分硅化；以及在形成有硅化了的栅图案的半导体衬底之上形成第二绝缘层，其中在硅化了的栅图案之间形成第二气隙。
根据本发明公开的另一个方面的制造半导体器件的方法包括以下步骤：在半导体衬底之上形成彼此间隔开的栅图案；在栅图案之上形成第一绝缘层，其中在第一绝缘层中形成有第一气隙；通过部分地去除所述第一绝缘层并保留构成第一气隙的轮廓的第一绝缘层的剩余部分来使所述第一气隙开放；暴露并硅化栅图案的每个的一部分；以及在硅化了的栅图案之上形成第二绝缘层，其中在第二绝缘层中形成有第二气隙。
附图说明
图1A和1B是表示硅化工艺的截面图；
图2A到2J是表示根据本发明的第一示例性实施例的半导体器件及其制造方法的截面图；和
图3A到3C是表示根据本发明的第二示例性实施例的半导体器件及其制造方法的截面图。
具体实施方式
下面将参照附图详细描述本发明的一些示例性实施例。提供这些附图以便本领域普通技术人员能理解本发明的实施例的范围。
图2A至图2J是说明根据本发明的第一示例性实施例的半导体器件及其制造方法的截面图。在这些图中，根据一个实例，示出了与NAND快闪存储器件的存储器单元相耦接的字线形成区域。
参见图2A，在包括已被注入了N型杂质或P型杂质的阱(未示出)的半导体衬底101之上形成彼此间隔开的多个层叠图案MP，其中，执行离子注入工艺用于控制为此执行的阈值电压。在下文中，以NAND快闪存储器件为例来更加详细地描述形成层叠图案MP的方法。
半导体衬底101包括交替布置且彼此平行延伸的隔离区(未示出)和有源区。在半导体衬底101的有源区之上形成用于浮栅的导电层105和隧道绝缘层103。通过将隧道绝缘层103和导电层105层叠在整个半导体衬底101之上且然后将形成在半导体衬底101的处于有源区之间的隔离区之上的隧道绝缘层103和导电层105去除，可以使隧道绝缘层103和导电层105仅保留在有源区之上。接着，通过对由于去除隧道绝缘层103和导电层105而暴露出来的半导体衬底101进行刻蚀来在半导体衬底101中形成沟槽(未示出)，且随后可以用隔离层填充沟槽。
隧道绝缘层103可以由SiO2制成且可以通过氧化工艺或氧化物沉积工艺来形成。导电层105可以由多晶硅制成。
接下来，在隔离层和保留于有源区之上的导电层105的表面上形成电介质层107。电介质层107可以具有层叠了氧化硅层、氮化硅层和氧化硅层的ONO结构。替代地，电介质层107可以由具有高介电常数的Al2O3层、ZrO2层和HfO3层中的至少一种的高介电(高-k)层形成，以便获得控制栅与导电层之间的合适的耦合比。
在电介质层107之上形成用于控制栅的第一导电层109(即多晶硅层)。在第一导电层109之上形成彼此间隔开的多个栅硬掩模图案111。每个硬掩模图案111被形成为沿着与有源区交叉的方向延伸的线型结构，以便限定出形成字线的区域。
使用栅硬掩模图案111作为刻蚀掩模来刻蚀第一导电层109、电介质层107和导电层105。因此，沿着与有源区交叉的方向将第一导电层109、电介质层107和导电层105图案化，由此在每个有源区之上形成彼此间隔开的多个层叠图案MP。每个层叠图案MP包括沿着与有源区交叉的方向耦接的第一控制栅CG1、与有源区交叉且彼此间隔开的浮栅FG和形成在第一控制栅CG1与浮栅FG之间的电介质层107。与此同时，可以通过使用栅硬掩模图案111作为刻蚀掩模来进一步刻蚀隧道绝缘层103。
通过将杂质注入到栅硬掩模图案111之间的半导体衬底101内来形成单元结101a。
在形成有单元结101a的整个结构上形成第一绝缘层115。第一绝缘层115可以是用来保护层叠图案MP的侧壁的间隔件层。与此同时，第一绝缘层115还可以形成在形成于NAND快闪存储器件中选中的晶体管区域(未示出)中的层叠图案的侧壁上，以便在选中的晶体管区域中形成轻掺杂漏(LDD)结构。
如果为了提高半导体器件的集成度而将层叠图案MP之间的间隔形成得窄，则在用第一绝缘层115填充层叠图案MP之间的下方的间隔之前，层叠图案MP之间的间隔的上部被第一绝缘层115覆盖。因此，在相邻的层叠图案MP之间形成第一气隙113。
第一绝缘层115优选地由具有低台阶覆盖率的沉积层形成，以便能够形成第一气隙113。例如，第一绝缘层115可以由乙硅烷高温氧化物(DS-HTO)层或等离子体增强SiH4未掺杂硅酸盐玻璃(PE-SiH4USG)层形成。
接下来，在形成有第一绝缘层115以便将选中的晶体管区域(未示出)的层叠图案MP之间的间隔填充的整个结构上形成层间绝缘层119。在形成层间绝缘层119之前还可以形成刻蚀停止层117。根据一个实例，层间绝缘层119可以由氧化物层形成，且刻蚀停止层117可以由氮化物层形成。
参见图2B，用抛光工艺来对层间绝缘层119进行抛光。可以使用化学机械抛光(CMP)来执行抛光工艺。如果在形成层间绝缘层119之前形成刻蚀停止层117，则执行抛光工艺直到暴露出刻蚀停止层117为止。接着，去除刻蚀停止层117，并用回蚀工艺去除第一绝缘层115的一部分，使得第一气隙113不被开放且不被暴露出来。也就是说，在回蚀工艺之后，第一绝缘层115可以保留在第一气隙113之上。
参见图2C，使用产生反应副产物且在第一气隙113之上执行的刻蚀工艺来去除第一绝缘层115的一部分，以使得第一气隙113暴露出来。在暴露的第一气隙113的内壁上形成了第一牺牲层121。
根据一个实例，第一牺牲层121由在第一绝缘层115被刻蚀时所产生的反应副产物形成。可以通过在后续工艺中产生的热或者通过使用额外的O2剥离工艺来去除第一牺牲层121。在产生反应副产物的刻蚀工艺中所使用的刻蚀材料和设备是本领域公知的。
当如上所述那样用第一绝缘层115的刻蚀工艺来形成第一牺牲层121时，在执行用于在第一气隙113内形成开口的第一绝缘层115的刻蚀工艺期间，第一绝缘层115受到第一牺牲层121的保护而不会被进一步在第一气隙113的侧壁和底部上暴露。
参见图2D，去除第一牺牲层121。
参见图2E，在已经去除了第一牺牲层121的整个结构上形成第二牺牲层125。根据一个实例，第二牺牲层125由具有与第一绝缘层115相同的干法刻蚀选择性的材料形成。另外，为了在后续的工艺期间选择性地去除第二牺牲层125，第二牺牲层125优选由相对于第一绝缘层115具有高的湿法刻蚀选择性的材料形成。例如，第二牺牲层125可以由二氯硅烷高温氧化物(DCS-HTO)层、聚硅氮烷(PSZ)层、超低温氧化物(ULTO)层、旋涂碳(SOC)层或磷硅玻璃(PSG)层形成。
当形成第二牺牲层125时，第二牺牲层125和第一绝缘层115组合成的绝缘层保留在半导体衬底101之上，层叠图案MP的侧壁变厚且等于第一绝缘层115的厚度与第二牺牲层125的厚度之和。
参照图2F，为了暴露出第一导电层109，通过干法刻蚀工艺刻蚀第一绝缘层115和第二牺牲层125。根据一个实例，执行干法刻蚀以便不仅将第一导电层109的顶部暴露出来而且将其侧壁暴露至一定的深度，从而增加第一导电层109与后续工艺中形成的金属层的接触面积。另外，为了不损伤电介质层107，将刻蚀深度限定至在介质层107的上部。
另外，可以使用回蚀工艺或产生上述反应副产物的刻蚀工艺来执行所述干法刻蚀工艺。在形成第二牺牲层125之后执行所述干法刻蚀工艺。据此，虽然形成在半导体衬底101上和层叠图案MP侧壁上的第一绝缘层115的厚度可能是薄的，但在所述干法刻蚀工艺期间，形成在半导体衬底101上和层叠图案MP侧壁上的第一绝缘层115也会受到第二牺牲层125的遮蔽。
与此同时，如果使用产生反应副产物的刻蚀工艺执行所述干法刻蚀工艺，则在干法刻蚀工艺期间，形成在半导体衬底101上和层叠图案MP侧壁上的第一绝缘层115能够受到反应副产物的保护。通过在所述干法刻蚀工艺之后执行的O2剥离工艺和后续工艺中产生的热量来去除反应副产物。
由于第一绝缘层115和第二牺牲层125具有相似的干法刻蚀选择性，所以层叠图案MP的第一导电层109能够均匀地暴露出来。
参照图2G，通过湿法刻蚀工艺选择性地去除剩余的第二牺牲层125，据此暴露出第一绝缘层115。
参照图2H，通过硅化工艺使第一导电层109的上部硅化，从而形成金属硅化物层131。
硅化工艺包括在第一导电层109上形成金属层的工艺、在第一温度下执行的用于使金属层的金属扩散到第一导电层109(即多晶硅层)中的初次退火工艺、将在初次退火工艺期间未反应的剩余的金属层去除的工艺、以及在比第一温度更高的第二温度下执行的用于形成低电阻的金属硅化物层131的二次退火工艺。通过二次退火工艺形成的金属硅化物层131成为第二控制栅CG2。第二控制栅CG2是通过使第一控制栅CG1硅化来形成的。因此，第二控制栅CG2在与有源区交叉的方向上连接并形成字线。
根据一个实例，可以使用钴(Co)、镍(Ni)或钨(W)作为用于硅化工艺的金属层。如果使用钴(Co)执行硅化工艺，则通过初次退火工艺形成CoSi相的硅化钴层，而通过第二退火工艺将CoSi相的硅化钴层转变为CoSi2相的硅化钴层。CoSi2相的硅化钴层比CoSi相的硅化钴层更稳定并且具有比CoSi相的硅化钴层更低的电阻。
参照图2I，如果层叠图案MP的长径比(aspectratio)充分地低，足以耐受工艺应力，则可以使用各向同性刻蚀方法进一步刻蚀第一绝缘层115，从而为后续形成的第二气隙保证适当的体积。在此，控制湿法刻蚀厚度以便暴露出半导体衬底101和层叠图案MP。
参照图2J，在形成有金属硅化物层131的整个结构上形成具有低台阶覆盖率的第二绝缘层137(即沉积层)，从而在相邻的层叠图案MP之间的间隔中形成第二气隙135。例如，第二绝缘层137可以由如第一绝缘层115中的乙硅烷高温氧化物(DS-HTO)层或等离子体增强SiH4未掺杂硅酸盐玻璃(PE-SiH4USG)层形成。
通过实施以上工艺，根据本说明书第一示例性实施例的半导体器件包括控制栅CG，每个控制栅CG具有第一导电层109和金属硅化物层131的层叠结构。在控制栅CG之下进一步层叠电介质层107和浮栅FG，并在浮栅FG之下进一步层叠绝缘层103。另外，在根据本说明书第一示例性实施例的半导体器件的层叠型栅之间的半导体衬底的表面上以及层叠型栅的侧壁上形成第一绝缘层115，每个所述半导体器件具有隧道绝缘层103、电介质层107和控制栅CG的层叠结构。与此同时，控制栅CG的金属硅化物层131突出于第一绝缘层115。另外，在第一绝缘层115和金属硅化物层131上形成第二绝缘层137。第二绝缘层137被形成为覆盖层叠型栅之间的间隔的上部，从而在层叠型栅极之间的间隔中形成第二气隙135。
在上述本说明书第一示例性实施例中，在第一气隙和多晶硅层被暴露出来/开放之前停止抛光工艺。据此，可以防止可能发生的抛光工艺中所使用的浆料残留在第一气隙中并损坏第一导电层(即多晶硅层)的表面。另外，形成第一牺牲层并且通过干法刻蚀工艺暴露第一气隙。据此，在第一气隙的底部和侧壁上的第一绝缘层可以受到第一牺牲层的保护。在本实施例中，在通过去除第一牺牲层之后形成第二牺牲层使得第一气隙的底部和侧壁上的第一绝缘层受到第二牺牲层保护的状态下，通过干法刻蚀工艺暴露出第一导电层(即多晶硅层)。据此，在暴露出第一导电层时可以防止第一导电层的表面被损商，并且可以防止浆料残留在第一气隙内。
图3A至图3C是示出根据本说明书的第二示例性实施例的半导体器件及其制造方法的截面图。在图中，根据一个实例，示出了与NAND快闪存储器件耦接的字线形成区域。
参照图3A，通过使用与参照图2A所描述的相同方法在半导体衬底201之上形成隧道绝缘层203和彼此间隔开的多个层叠图案MP。如参照图2A所述，层叠图案MP的每个都包括层叠在隧道绝缘层203之上的用于浮栅FG的导电层205、电介质层207和用于第一控制栅CG1的第一导电层209。然后，如参照图2A所述，形成单元结201a。
如参照图2A所述，形成第一绝缘层215，从而可以在相邻的层叠图案MP之间形成第一气隙。然后，层叠层间绝缘层和刻蚀停止层。
如参照图2B所述，通过将层间绝缘层抛光的工艺暴露出刻蚀停止层，并去除所暴露出的刻蚀停止层。然后，通过回蚀工艺，以不暴露出第一气隙的方式，去除第一绝缘层215的一部分。
如参照图2C所述，通过产生反应副产物并且在第一气隙之上执行的刻蚀工艺去除第一绝缘层215中的一部分。据此，暴露第一气隙，与此同时，在暴露的第一气隙的内壁上形成第一牺牲层。然后，去除第一牺牲层。
如以上参照图2E所述，在已经去除了第一牺牲层的整个结构上形成第二牺牲层225。如以上参照图2F所述，刻蚀第一绝缘层215和第二牺牲层225。据此，形成如图3A所示的以下层：第一绝缘层215，每个第一绝缘层215形成在层叠图案MP的表面和层叠图案MP之间的半导体衬底101的表面上，并且具有比第一导电层209更低的高度；以及第二牺牲层225，每个第二牺牲层225形成在第一绝缘层215的表面上并且具有比第一导电层209更低的高度。在此，第一导电层209的侧壁和上部被暴露出来。
参照图3B，如果层叠图案MP具有由于不能耐受根据一个实例的后续工艺产生的应力的原因而倾斜的高的长径比，则通过在第二牺牲层225未被去除的时候使第一导电层209的上部硅化来形成金属硅化物层231(即第二控制栅CG2)。硅化工艺可以是与参照图2H所描述的相同工艺。第二控制栅CG2是通过使第一控制栅CG1硅化来形成的，并且在与有源区交叉的方向上耦接并形成字线。
参照图3C，层叠图案MP可以具有由于不能耐受根据一个实例的后续工艺产生的应力的原因而倾斜的高的长径比。然后，如图3B所示，在第二牺牲层225还未被去除时，可以在形成有金属硅化物231的整个结构上形成具有低台阶覆盖率的第二绝缘层237(即沉积层)，从而可以在相邻的层叠图案MP之间的间隔中形成第二气隙235。根据一个实例，第二绝缘层237可以由如第一绝缘层215中的乙硅烷高温氧化物(DS-HTO)层或等离子体增强SiH4未掺杂硅酸盐玻璃(PE-SiH4USG)层形成。根据另一个实例，可以在第二牺牲层225已经被去除并且第一绝缘层215还未被进一步刻蚀的情况下形成第二绝缘层237。
通过应用上述工艺，根据本公开的第二示例性实施例的半导体器件包括控制栅CG，每个所述控制栅都具有第一导电层209和金属硅化物层231的层叠结构。电介质层207和浮栅FG进一步层叠在控制栅CG之下，并且隧道绝缘层203进一步层叠在浮栅FG之下。此外，根据本公开的第二示例性实施例，第一绝缘层215形成在层叠型栅的侧壁上以及在半导体器件的层叠型栅之间的半导体衬底201的表面上，所述半导体器件具有隧道绝缘层203、电介质层207和控制栅CG的层叠结构。此外，第二牺牲层225(即绝缘层)保留在第一绝缘层215的表面上并且用于防止在第一绝缘层215上的层叠型栅发生倾斜。同时，控制栅CG的金属硅化物层231突出于第一绝缘层215以及第二牺牲层225。第二绝缘层237形成在第二牺牲层225和金属硅化物层231之上。第二绝缘层237形成用于覆盖层叠型栅之间的间隔的上部，使得在层叠型栅之间的间隔中能够形成第二气隙235。
如上所述，在本发明的第二示例性实施例中，在使第一气隙和多晶硅层暴露/开放之前停止抛光工艺。相应地，可以防止其他方式中可能出现的抛光工艺中所使用的浆料残留在第一气隙中并损伤第一导电层(即多晶硅层)的表面的情况。此外，形成第一牺牲层并且通过干法刻蚀工艺暴露第一气隙。相应地，可以通过第一牺牲层保护在第一气隙的侧壁上以及底部的第一绝缘层。此外，在本发明中，在通过去除第一牺牲层之后形成第二牺牲层而由第二牺牲层来保护第一气隙的侧壁上和底部的第一绝缘层的状态下，通过干法刻蚀工艺暴露第一导电层(即多晶硅层)。相应地，可以改善的是，当暴露第一导电层时可以防止损伤第一导电层的表面，并且可以防止浆料残留在第一气隙内。
根据本公开，可以通过牺牲层防止在于法刻蚀工艺期间第一绝缘层的损耗，其中第一绝缘层在开放的第一气隙的底部以及第一气隙的侧壁上被暴露。相应地，可以防止由于第一绝缘层的损耗而导致的对半导体衬底表面的损伤。
根据一个示例性实施例，在暴露第一气隙和多晶硅层之前停止第一绝缘层的抛光工艺。相应地，可以防止在抛光工艺中所使用的浆料残留在第一气隙内并且可以防止对多晶硅层的表面的损伤。
根据一个示例性实施例，可以通过使用干法刻蚀工艺的硅化工艺一致地去除牺牲层和第一绝缘层来将多晶硅层一致地暴露出来。
此外，根据一个示例性实施例，在硅化工艺之后，以可以形成第二气隙的方式形成第二绝缘层。相应地，通过硅化工艺可以得到在包括金属硅化物层的导线之间的合适的电阻。
Claims (16)
1.一种半导体器件，包括：
形成在半导体衬底上的栅，所述栅彼此间隔开并且每个都具有隧道绝缘层、浮栅、电介质层、第一导电层以及金属硅化物层的层叠结构；
第一绝缘层，所述第一绝缘层沿着所述栅的侧壁以及在所述栅之间的半导体衬底的表面而形成，并且被配置为具有低于所述金属硅化物层的顶部的高度；以及
第二绝缘层，所述第二绝缘层沿着所述第一绝缘层的表面以及所述金属硅化物层的表面而形成，并且被配置为覆盖在所述栅之间的间隔的上部，其中在所述栅之间形成气隙，
其中，所述第一绝缘层保留在所述气隙的底部。
2.根据权利要求1所述的半导体器件，还包括在所述第一绝缘层与所述第二绝缘层之间的牺牲层。
3.根据权利要求2所述的半导体器件，其中，所述牺牲层由与所述第一绝缘层的材料不同的材料制成。
4.根据权利要求2所述的半导体器件，其中，所述牺牲层由二氯硅烷高温氧化物DCS-HTO层、聚硅氮烷PSZ层、超低温氧化物ULTO层、旋涂碳SOC层或者磷硅玻璃PSG层形成。
5.根据权利要求2所述的半导体器件，其中，所述牺牲层具有低于所述金属硅化物层的顶部的高度。
6.根据权利要求1所述的半导体器件，其中，所述第一绝缘层由乙硅烷高温氧化物DS-HTO层或者等离子体增强SiH4未掺杂硅酸盐玻璃PE-SiH4USG层形成。
7.根据权利要求1所述的半导体器件，其中，所述第二绝缘层由与所述第一绝缘层相同的材料制成。
8.一种制造半导体器件的方法，所述方法包括以下步骤：
形成栅图案，所述栅图案在半导体衬底之上彼此间隔开并且每个都包括多晶硅层；
以在所述栅图案之间形成第一气隙的方式，在形成有所述栅图案的半导体衬底上形成第一绝缘层；
通过部分地去除所述第一气隙之上的所述第一绝缘层而使所述第一气隙开放；
在所述第一绝缘层之上形成牺牲层，其中所述牺牲层由与所述第一绝缘层的材料不同的材料制成，其中，所述牺牲层沿着每个第一气隙的表面形成；
部分地刻蚀所述牺牲层和所述第一绝缘层，以暴露每个所述栅图案的一部分；
将所述栅图案的暴露的部分硅化；以及
在形成有硅化了的所述栅图案的半导体衬底上形成第二绝缘层，其中在硅化了的所述栅图案之间形成第二气隙。
9.根据权利要求8所述的方法，其中，所述牺牲层由二氯硅烷高温氧化物DCS-HTO层、聚硅氮烷PSZ层、超低温氧化物ULTO层、旋涂碳SOC层或者磷硅玻璃PSG层形成。
10.根据权利要求8所述的方法，其中，所述牺牲层相对于所述第一绝缘层的湿法刻蚀选择性高于所述牺牲层相对于所述第一绝缘层的干法刻蚀选择性。
11.根据权利要求10所述的方法，其中，通过干法刻蚀工艺来进行所述牺牲层和所述第一绝缘层的部分刻蚀。
12.根据权利要求11所述的方法，还包括在将所述栅图案硅化之前或者之后通过使用湿法刻蚀工艺去除剩余的所述牺牲层来暴露所述第一绝缘层的步骤。
13.根据权利要求8所述的方法，其中，使所述第一气隙开放的步骤包括：
以使在所述第一气隙之上保留所述第一绝缘层的方式，部分地去除所述第一绝缘层；以及
通过使用刻蚀材料来去除保留在所述第一气隙之上的所述第一绝缘层，所述刻蚀材料在与所述第一绝缘层的反应中产生反应副产物。
14.根据权利要求13所述的方法，其中，所述反应副产物层叠在开放的第一气隙的表面上，并且随后通过退火工艺或者O2剥离工艺而被去除。
15.根据权利要求8所述的方法，其中，所述第二绝缘层由与所述第一绝缘层相同的材料构成。
16.根据权利要求8所述的方法，其中，所述第一绝缘层和所述第二绝缘层由乙硅烷高温氧化物DS-HTO层或者等离子体增强SiH4未掺杂硅酸盐玻璃PE-SiH4USG层形成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110042520A KR20120124706A (ko) | 2011-05-04 | 2011-05-04 | 반도체 소자 및 그 제조방법 |
| KR10-2011-0042520 | 2011-05-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102769017A CN102769017A (zh) | 2012-11-07 |
| CN102769017B true CN102769017B (zh) | 2016-08-03 |
Family
ID=47089676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110144154.4A Active CN102769017B (zh) | 2011-05-04 | 2011-05-31 | 半导体器件及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8609507B2 (zh) |
| KR (1) | KR20120124706A (zh) |
| CN (1) | CN102769017B (zh) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130015167A (ko) * | 2011-08-02 | 2013-02-13 | 삼성전자주식회사 | 에어 갭을 갖는 반도체 소자 및 그 제조 방법 |
| JP2013045801A (ja) * | 2011-08-22 | 2013-03-04 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| KR101813513B1 (ko) * | 2011-11-30 | 2018-01-02 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자의 제조 방법 |
| KR20130070923A (ko) * | 2011-12-20 | 2013-06-28 | 에스케이하이닉스 주식회사 | 반도체 장치 제조 방법 |
| KR20130072670A (ko) * | 2011-12-22 | 2013-07-02 | 에스케이하이닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR20140020476A (ko) * | 2012-08-08 | 2014-02-19 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 및 이의 제조방법 |
| US8890254B2 (en) * | 2012-09-14 | 2014-11-18 | Macronix International Co., Ltd. | Airgap structure and method of manufacturing thereof |
| JP2014175587A (ja) * | 2013-03-12 | 2014-09-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| CN104112745B (zh) * | 2013-04-19 | 2017-10-20 | 旺宏电子股份有限公司 | 三维半导体结构及其制造方法 |
| KR102094476B1 (ko) | 2013-08-27 | 2020-03-30 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자의 제조 방법 |
| KR102119829B1 (ko) * | 2013-09-27 | 2020-06-05 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| CN104733318B (zh) * | 2013-12-20 | 2018-03-16 | 中国科学院微电子研究所 | 一种mos晶体管的制造方法 |
| KR20150090472A (ko) | 2014-01-29 | 2015-08-06 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 그 제조 방법 |
| US9847249B2 (en) * | 2014-11-05 | 2017-12-19 | Sandisk Technologies Llc | Buried etch stop layer for damascene bit line formation |
| CN111682026A (zh) * | 2015-02-15 | 2020-09-18 | 华邦电子股份有限公司 | 半导体元件的制造方法 |
| CN108695234B (zh) * | 2017-04-11 | 2021-01-01 | 中芯国际集成电路制造(上海)有限公司 | 空气隙的形成方法、nand闪存及其形成方法 |
| KR20180137736A (ko) * | 2017-06-19 | 2018-12-28 | 삼성전자주식회사 | 반도체 소자 |
| CN107887388B (zh) * | 2017-11-27 | 2023-06-20 | 长鑫存储技术有限公司 | 晶体管结构、存储单元、存储器阵列及其制备方法 |
| CN112086398A (zh) * | 2019-06-14 | 2020-12-15 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体器件及形成方法 |
| CN111653571B (zh) * | 2020-07-23 | 2023-04-07 | 上海华力微电子有限公司 | 半导体结构的形成方法 |
| US11322623B2 (en) * | 2020-09-29 | 2022-05-03 | Winbond Electronics Corp. | Non-volatile memory structure and method of manufacturing the same |
| CN112259540B (zh) * | 2020-10-12 | 2024-03-12 | 上海华力集成电路制造有限公司 | Nand器件中形成栅极结构间空气间隙的方法及具有其的nand器件 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1791974A (zh) * | 2003-05-21 | 2006-06-21 | 桑迪士克股份有限公司 | 半导体结构中元件间的空隙作为隔离的用途 |
| KR100784860B1 (ko) * | 2005-10-31 | 2007-12-14 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| CN101140903A (zh) * | 2006-09-06 | 2008-03-12 | 海力士半导体有限公司 | 半导体器件的制造方法 |
| CN101150090A (zh) * | 2006-09-20 | 2008-03-26 | 株式会社东芝 | 半导体装置及其制造方法 |
| US7855139B2 (en) * | 2007-05-29 | 2010-12-21 | Sematech, Inc. | Systems and methods for controlling the effective dielectric constant of materials used in a semiconductor device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6423630B1 (en) * | 2000-10-31 | 2002-07-23 | Lsi Logic Corporation | Process for forming low K dielectric material between metal lines |
| KR100418091B1 (ko) * | 2001-06-29 | 2004-02-11 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100469129B1 (ko) * | 2002-09-30 | 2005-01-29 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그 제조방법 |
| JP2006302950A (ja) | 2005-04-15 | 2006-11-02 | Renesas Technology Corp | 不揮発性半導体装置および不揮発性半導体装置の製造方法 |
| JP4886219B2 (ja) * | 2005-06-02 | 2012-02-29 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP2009212218A (ja) * | 2008-03-03 | 2009-09-17 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| KR101034407B1 (ko) | 2009-02-23 | 2011-05-12 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자 및 그 제조방법 |
| KR20120031667A (ko) | 2010-09-27 | 2012-04-04 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자 제조 방법 |
-
2011
- 2011-05-04 KR KR1020110042520A patent/KR20120124706A/ko active IP Right Grant
- 2011-05-31 CN CN201110144154.4A patent/CN102769017B/zh active Active
- 2011-05-31 US US13/149,365 patent/US8609507B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1791974A (zh) * | 2003-05-21 | 2006-06-21 | 桑迪士克股份有限公司 | 半导体结构中元件间的空隙作为隔离的用途 |
| KR100784860B1 (ko) * | 2005-10-31 | 2007-12-14 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| CN101140903A (zh) * | 2006-09-06 | 2008-03-12 | 海力士半导体有限公司 | 半导体器件的制造方法 |
| CN101150090A (zh) * | 2006-09-20 | 2008-03-26 | 株式会社东芝 | 半导体装置及其制造方法 |
| US7855139B2 (en) * | 2007-05-29 | 2010-12-21 | Sematech, Inc. | Systems and methods for controlling the effective dielectric constant of materials used in a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US20120280300A1 (en) | 2012-11-08 |
| KR20120124706A (ko) | 2012-11-14 |
| CN102769017A (zh) | 2012-11-07 |
| US8609507B2 (en) | 2013-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |