JP6537536B2 - 埋め込みフラッシュメモリセルの均一なトンネル誘電体の製造方法 - Google Patents
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Description
以下の説明は、提供された主題の特徴を実現するための、多くの異なる実施態様または例を提供する。構成要素と配置の特定の例が、本発明を簡潔にするために、以下に記述されている。もちろん、これらは、単なる例であり、これに限定されない。例えば、記述中の第一特徴を第二特徴上に形成するというのは、第一特徴と第二特徴とが直接接触して形成される実施態様、および、第一特徴と第二特徴との間に追加特徴が形成され、第一特徴と第二特徴とが直接接触しない実施態様も含む。このほか、本発明は、各種例において、参照符号、および/または、文字を繰り返し使用している。この繰り返しは、説明を簡潔にかつ明確にするためであり、各種実施態様および/または構成との間の関係を決定するものではない。
いくつかの実施態様において、誘電側壁スペーサ構造116は、制御ゲート104と選択ゲート106とにおける対向する側に設けられる。層間誘電(ILD)層118は、基板102上に設けられる。
いくつかの実施態様において、基板102は、隔離領域122間で曲がる上表面102uを有し、上表面102uの中央は、上表面102uの端部よりも高い。
いくつかの実施態様において、隔離領域122は、上表面102uが下に凹む窪み領域130と、上表面102uが上に隆起して、窪み領域130によって基板102から横方向に分離された隆起領域132とを有する。
例えば、トンネル誘電体層114aは、第一厚さt1、第一厚さt1よりも薄い第二厚さt2および第二厚さt2よりも薄い第三厚さt3を有する。トンネル誘電体層114aの厚さは、第一厚さt1〜第三厚さt3間で約25%未満減少する。
例えば、いくつかの実施態様において、トンネル誘電体層114aの厚さは、約5%と約25%との間の範囲で減少する。
別の実施態様において、トンネル誘電体層114aの厚さは、第一厚さt1と第三厚さt3との間で3nm未満で変化する。
メモリ領域232は、ソース/ドレイン領域206間の位置で基板102上に設けられた制御ゲート202と選択ゲート204とを有する埋め込みフラッシュメモリセル(例えば、埋め込みSONOSフラッシュメモリセル)を含んでいる。ソース/ドレイン領域206は、基板102上表面中に設けられた、第一ドープタイプ(例えば、n型)を有する高ドープ領域を含んでいる。
いくつかの実施態様において、制御ゲート202は、第二ドープタイプ(例えば、p型)を有する制御ウェル208上に設けられ、選択ゲート204は、第二ドープタイプ(例えば、p型)を有する選択ウェル210上に設けられる。
いくつかの追加実施態様において、制御ウェル208および選択ウェル210は、第一ドープタイプ(例えば、n型)を有するディープウェル212中に設けられる。
いくつかの実施態様において、制御ゲート202および選択ゲート204は、制御ゲート202と選択ゲート204との間で横方向に設けられたソース/ドレイン領域206を共有する。
いくつかの実施態様において、制御ゲート電極220aの上表面は、選択ゲート電極220bの上表面より高い。例えば、制御ゲート電極220aの上表面は、距離221で、選択ゲート電極220bの上表面から垂直にオフセットされる。
別の実施態様において、電荷捕捉型誘電体構造114は、酸化物−ナノ−結晶−酸化物(ONCO)構造を有する。このような実施態様において、トンネル誘電体層114aは酸化物を有し、電荷捕捉型誘電体層114bは結晶ナノ−ドット(例えば、シリコンドット)の層を有し、ブロック誘電層114cは酸化物を有する。
いくつかの実施態様において、ロジック領域234中の基板102の上表面は、メモリ領域232中の基板102の実質的に平坦な上表面に対して距離242だけ垂直に押し下げられる。
いくつかの実施態様において、誘電側壁スペーサは、第一側壁スペーサ224と、第一側壁スペーサ224の最も外側に沿って設置される第二側壁スペーサ226とを含む。
いくつかの実施態様において、第一側壁スペーサ224および/または第二側壁スペーサ226は、窒化物を含んでもよい。
別の実施態様において、第一側壁スペーサ224および/または第二側壁スペーサ226は、例えば、ハフニウム酸化物、ハフニウムシリコン酸化物、ハフニウムアルミニウム酸化物、ハフニウムタンタル酸化物、ケイ酸ジルコニウム、あるいは、酸化ジルコニウムのような高−κ誘電材を含んでもよい。
いくつかの実施態様において、ILD層228は、例えば、リンケイ酸ガラス(PSG)を含んでもよい。
導電コンタクト230は、ILD層228から、一つ以上のソース/ドレイン領域206と244、および/または、一つ以上のゲート電極220a,220b、および/または220xに向けて、垂直に延伸している。
導電コンタクト230は、タングステン、銅、アルミニウム銅、あるいは、別の導電材から構成されてもよい。
埋め込みメモリ領域302は、制御ゲート領域302aと選択ゲート領域302bとを有する埋め込みメモリデバイスを含んでいる。
制御ゲート領域302aは、電荷捕捉型誘電体構造114、デュアルゲート誘電層216a、およびシングルゲート誘電層218aによって基板102から分離された制御ゲート電極220aを有する制御ゲート202を含んでいる。
選択ゲート領域302bは、デュアルゲート誘電層216bとシングルゲート誘電層218bとによって基板102から分離された選択ゲート電極220bを有する選択ゲート204を含んでいる。
ソース/ドレイン領域206は、制御ゲート202と選択ゲート204とにおける対向する側の基板102の上表面中に設けられる。
いくつかの実施態様において、一つ以上のロジック領域304a〜304cは、隔離領域214によって互いに横方向に分離されている。
埋め込みメモリ領域302および一つ以上のロジック領域304a〜304cは、横方向に互いに隣接するように説明されているが、いくつかの実施態様において、埋め込みメモリ領域302および一つ以上のロジック領域304a〜304cは、集積チップの異なる部分に配置することができる。
いくつかの実施態様において、デュアルゲート誘電電極220dは、基板102中にドープされて第二ドープタイプを有するデュアルゲートウェル314から垂直に分離されている。シングルゲート誘電層218dとデュアルゲート誘電層216dは、これらを合わせて第二厚さを有し、デュアルゲート誘電トランジスタ312にシングルゲート誘電トランジスタ306よりも高い降伏電圧を提供する。
いくつかの実施態様において、高圧ゲート電極220eは、基板102中にドープされて第二ドープタイプを有する高圧ウェル320から垂直に分離される。
シングルゲート誘電層218e、デュアルゲート誘電層216e、および高圧ゲート誘電層318は、これらを合わせて第三厚さを有し、高圧トランジスタ316に、デュアルゲート誘電トランジスタ312よりも高い降伏電圧を提供する。
いくつかの実施態様において、高圧領域304c中の基板102の上表面は、また、シングルゲート誘電領域304aとデュアルゲート誘電領域304bとにおける基板102の上表面に対して垂直に押し下げられている。
いくつかの実施態様において、シングルゲート誘電領域304aとデュアルゲート誘電領域304bとにおける基板102の上表面は、埋め込みメモリ領域302中の基板102の上表面に対して実質的に平坦な上表面である。
いくつかの実施態様において、ソース/ドレイン領域310は、埋め込みメモリ領域302中のソース/ドレイン領域206の第一深さd1よりも深い第二深さd2を有する。
いくつかの実施態様において、制御ゲート電極220aおよび選択ゲート電極220bは、第一材料を含んでおり、シングルゲート誘電電極220c、デュアルゲート誘電電極220dおよび高圧ゲート電極220eは、異なる第二材料を含んでいる。
いくつかの実施態様において、第一材料は、ポリシリコンであり、第二材料は、金属(例えば、チタン、タンタル、タングステン、銅、アルミニウム銅、または、アルミニウム等)である。
メモリ領域402は、アレイで設置された複数のメモリセル404a,404bを含んでおり、それぞれ、制御ゲート202と選択ゲート204とを有する。
いくつかの実施態様において、制御ゲート202は、互い隣接している。
このような実施態様において、制御ゲート202と選択ゲート204とは、介在ソース/ドレイン領域206を共有している。
いくつかの実施態様において、ロジック領域408は、メモリセルとして操作されない一つ以上の選択ゲート204を有するダミー領域406を介して、メモリセル404a,404bから分離されている。
いくつかの実施態様において、ダミー領域406は、メモリ領域402のアレイ構造中に設置される。
いくつかの実施態様において、ディープウェル212は、選択的に、第二ドープタイプのドーパント種502を、第一ドープタイプを有する基板102中に注入することにより形成される(例えば、PMOSアクティブ領域を形成するために、n型ドーパントを基板に注入することによってn型ディープウェルがp型基板中に形成される)。
いくつかの実施態様において、ドーパント種502は、第一マスキング層504によって選択的に基板102に注入される。
いくつかの実施態様において、第一マスキング層504はパターン化フォトレジスト層を含む。
いくつかの実施態様において、複数の隔離領域214は、選択的に基板102をエッチングしてトレンチを形成し、続いてトレンチに誘電材(例えば、酸化物)を充填することによって形成される。
一つ以上のウェルには、選択ウェル210、シングルゲートウェル308、デュアルゲートウェル314、および高圧ウェル320が含まれる。
一つ以上のウェル308,210,314,および/または320は、選択的に、第一ドープタイプを有する一つ以上のドーパント種702を基板102に注入することにより形成される(一つ以上の分離注入プロセスを用いる)。
いくつかの実施態様において、一つ以上のドーパント種702を、第二マスキング層704(例えば、フォトレジスト層)に従って、選択的に、基板102に注入する。
いくつかの実施態様において、注入の深さを調整するために注入の前に、犠牲誘電層706が基板102上に形成される。
制御ウェル208は、第三マスキング層804(例えば、フォトレジスト層)に従って選択的に一つ以上のドーパント種802を基板102に注入することにより形成される。
いくつかの実施態様において、制御ウェル208と選択ウェル210とは、同じドーピングタイプと異なるドーピング濃度を含んでいる。
いくつかの実施態様において、電荷捕捉型誘電体構造902は、トンネル誘電体層902a、トンネル誘電体層902a上に形成された電荷捕捉層902b、および電荷捕捉層902b上に形成されたブロック誘電層902cを含んでいる。
トンネル誘電体層902aとブロック誘電層902cは、酸化物(例えば、二酸化ケイ素)を含み、電荷捕捉層902bは、窒化物、あるいは、ナノ−結晶(例えば、量子ドット)を含む。トンネル誘電体層902aは、熱成長プロセス、あるいは、蒸着プロセス(例えば、化学気相蒸着(CVD)、物理気相蒸着(PVD)、および/または原子層堆積(ALD))により形成され、電荷捕捉層902bとブロック誘電層902cとは、蒸着プロセス(例えば、CVD、PVD、および/またはALD)により形成される。
開口1004は、高圧ウェル320と重なった位置にある。
いくつかの実施態様において、第一電荷捕捉型誘電体エッチングプロセスは、第四マスキング層1008に従って、電荷捕捉型誘電体構造1002を、一つ以上のエッチャント1006に選択的に露出することにより実行される。
いくつかの実施態様において、高圧ゲート誘電層1102は、熱成長プロセスによって形成される。電荷捕捉型誘電体構造1002は、制御ウェル208と選択ウェル210とを含む埋め込みメモリ領域302における熱成長プロセスをブロック(すなわち、軽減)する。埋め込みメモリ領域302における熱成長プロセスのブロックは、高圧ウェル320上の基板102の一部が熱成長プロセスの間に消耗するので、結果的に、高圧ウェル320と埋め込みメモリ領域302との間の表面を垂直にオフセットする。例えば、基板102は、高圧ウェル320と重なった位置の上表面を有し、この上表面は、埋め込みメモリ領域302中の実質的に平坦な上表面に対して距離1104だけ窪んでいる。
各種実施態様において、熱成長プロセスは、ウェット熱成長プロセス、あるいは、ドライ熱成長プロセスを含む。
断面図1108および図11Dのグラフ1112に示すように、トンネル誘電体層1002aは、隔離領域122からの距離が増加するにつれて、第二方向1111に沿って減少する厚さを有する。トンネル誘電体層114aの厚さは、第一厚さt1と第三厚さt3との間で25%未満の量1114で変化する。
例えば、電荷捕捉型誘電体構造1002は高い外角を有し、前記角は、中央で、電荷捕捉型誘電体構造1002の高さの約20%〜約50%の範囲内の距離1106で上昇する(電荷捕捉型誘電体構造1002の中央で、高さの約100%〜約200%の範囲で上昇するバーズピークを有する角度が結果として得られる単一ステップ電荷捕捉型誘電体エッチングプロセスと比較して)。
いくつかの実施態様において、第二電荷捕捉型誘電体エッチングプロセスは、制御ウェル208上の電荷捕捉型誘電体構造114と高圧ウェル320上の高圧ゲート誘電層1102とを被覆する第五マスキング層1204(例えば、フォトレジスト層)に従って、電荷捕捉型誘電体構造1206を一つ以上のエッチャント1202に選択的に露出することにより実行される。
デュアルゲート誘電層1302は酸化物(例えば、二酸化ケイ素)を含む。
いくつかの実施態様において、デュアルゲート誘電層1302は、ブランケット蒸着プロセス(例えば、CVDプロセス、PE−CVDプロセス、PVDプロセスまたはALDプロセス)によって形成される。形成後、デュアルゲート誘電層1302は、シングルゲートウェル308上から除去される。
いくつかの実施態様において、デュアルゲート誘電層1302は、シングルゲートウェル308の位置に重なった開口を有する第六マスキング層1306に従って、デュアルゲート誘電層1302を一つ以上のエッチャント1304に選択的に露出することにより、シングルゲートウェル308上から除去される。
シングルゲート導電層1402は、酸化物(例えば、二酸化ケイ素)を含む。
いくつかの実施態様において、シングルゲート導電層1402は、ブランケット蒸着プロセス(例えば、CVDプロセス、PE−CVDプロセス、PVDプロセスまたはALDプロセス)によって形成される。
気相蒸着プロセス(例えば、CVD、PVDまたはALD)を用いて、シングルゲート導電層1402上に誘電層を蒸着することにより、複数のゲート電極220a〜220eが形成される。
各種実施態様において、導電層は、ドープポリシリコンまたは別の導電材を含む。
導電層は、制御ゲート電極220a、選択ゲート電極220b、シングルゲート誘電電極220c、デュアルゲート誘電電極220dおよび高圧ゲート電極220eを形成するためにエッチされる。
エッチングプロセスでは、シングルゲート誘電層とデュアルゲート誘電層とが、制御ゲート電極220a、選択ゲート電極220b、デュアルゲート誘電電極220dおよび高圧ゲート電極220e下方に限定される。
エッチングプロセスでは、さらに、シングルゲート誘電層が、シングルゲート誘電電極220c下方に限定される。
いくつかの実施態様において、第一ソース/ドレイン注入プロセスは、シングルゲート誘電電極220c、デュアルゲート誘電電極220d、高圧ゲート電極220eおよび第七マスキング層1704を含むマスクに従って、選択的に、ドーパント種1702を基板102に注入することにより実行される。
いくつかの実施態様において、一つ以上の側壁スペーサ222〜224は、第一側壁スペーサ224と第二側壁スペーサ226とを含む。
第一側壁スペーサ224と第二側壁スペーサ226は、それぞれ、窒化物または酸化物ベース材を基板102上に蒸着して、窒化物または酸化物ベース材を選択的にエッチングすることにより形成される。
エッチングプロセスでは、電荷捕捉型誘電体構造114が、制御ゲート電極220aと制御ゲート電極220aを囲む一つ以上の側壁スペーサ224〜226との下方にのみ残る。
いくつかの実施態様において、第二ソース/ドレイン注入プロセスは、制御ゲート電極220a、選択ゲート電極220b、制御ゲート電極220aと選択ゲート電極220bをそれぞれ囲む側壁スペーサ224〜226および第七マスキング層2004に従って、選択的にドーパント種2002を基板102に注入することにより実行される。
いくつかの実施態様において、第二ソース/ドレイン注入プロセスでは、シングルゲートウェル308、デュアルゲートウェル314および高圧ウェル320中のソース/ドレイン領域310よりも深くなく且つ低ドーピング濃度の軽ドープソース/ドレイン領域を含むソース/ドレイン領域206が形成される。
エッチングプロセスでは、高圧ゲート誘電層318が、高圧ゲート電極220eおよび高圧ゲート電極220eを囲む側壁スペーサ224〜226の下方にのみ残る。
ILD層228は、酸化物、PSG、低−κ誘電体またはその他の誘電体を含み、気相蒸着プロセス(例えば、CVD、PVDまたはALD)によって形成される。導電コンタクト230はILD層228中に形成される。
導電コンタクト230は、ILD層228の上表面から、ソース/ドレイン領域206および/または310、および/または制御ゲート電極220a、選択ゲート電極220b、シングルゲート誘電電極220c、デュアルゲート誘電電極220dおよび/または高圧ゲート電極220eに向けて延伸している。
いくつかの実施態様において、導電コンタクト230は、選択的に第一ILD層をエッチングして複数の開口を形成することにより形成される。
複数の開口には導電材が充填されて複数の導電コンタクトが形成される。
導電材を形成してILD層228と第三導電層の上表面を共平坦化した後、平坦化プロセス(例えば、化学機械研磨プロセス)が実行される。
各種実施態様において、導電材には、タングステン、銅、アルミニウム銅または別の導電材が含まれる。
さらに、開示される方法は、ここで、一連の工程や事象として説明並びに記述され、このような工程や事象の順序が、狭義で解釈されるべきではない。
例えば、いくつかの工程は、説明される、および/または、記述されるものとは別に、その他の工程や事象と異なる順序、および/または、同時に発生する。
このほか、説明される全ての工程が、記述される一つ以上の態様または実施例を実施するために必要であるわけではない。
さらに、記述される一つ以上の工程は、一つ以上の分離した工程、および/または、段階で実行される。
図16〜21は、いくつかの実施態様による工程2314に対応する断面図1600,1700,1800,1900,2000,2100である。
本方法は、基板中のロジック領域、制御ゲート領域および選択ゲート領域上に、電荷捕捉型誘電体構造を形成する工程を有する。第一電荷捕捉型誘電体エッチングプロセスを実行して、ロジック領域上の電荷捕捉型誘電体構造に開口を形成する。サーマルゲート誘電層を開口中に形成する。第二電荷捕捉型誘電体エッチングプロセスを実行して、選択ゲート領域上から、電荷捕捉型誘電体構造を除去する。複数のゲート電極を、サーマルゲート誘電層と電荷捕捉型誘電体構造上に形成する。
本方法は、高圧ウェル、制御ウェルおよび選択ウェルを基板中に形成する工程、および電荷捕捉型誘電体構造を、高圧ウェル、制御ウェルおよび選択ウェルの上に形成する工程、を有する。第一電荷捕捉型誘電体エッチングプロセスを実行して、高圧ウェル上の電荷捕捉型誘電体構造中に開口を形成する。高圧ゲート誘電層は高圧ウェル上で熱成長する。高圧ゲート誘電層を熱成長させて、選択ウェル上の電荷捕捉型誘電体構造を除去した後、第二電荷捕捉型誘電体エッチングプロセスを実行する。
集積チップは、電荷捕捉型誘電体構造により基板から分離される制御ゲート電極および一つ以上の追加ゲート誘電層により基板から分離される選択ゲート電極を有する。
集積チップは、さらに、サーマルゲート誘電層により基板から分離されるロジックゲート電極を有する。基板は、制御ゲート電極および選択ゲート電極の下方の基板の実質的に平坦な上表面に対して窪んだサーマルゲート誘電層の下方の第一上表面を有する。
Claims (10)
- 集積チップの形成方法であって、
電荷捕捉型誘電体構造を、基板の中のロジック領域、制御ゲート領域、および選択ゲート領域の上に形成する工程と、
第一電荷捕捉型誘電体エッチングプロセスを実行して、前記制御ゲート領域上および前記選択ゲート領域上の前記電荷捕捉型誘電体構造を残して、前記ロジック領域上の前記電荷捕捉型誘電体構造中に開口を形成する工程と、
サーマルゲート誘電層を前記開口中に形成する工程と、
第二電荷捕捉型誘電体エッチングプロセスを実行して、前記選択ゲート領域上の前記電荷捕捉型誘電体構造を除去する工程と、
複数のゲート電極を、前記サーマルゲート誘電層と前記電荷捕捉型誘電体構造との上に形成する工程と、
を有することを特徴とする方法。 - 前記第一電荷捕捉型誘電体エッチングプロセスが実行された後に残った前記電荷捕捉型誘電体構造は、前記制御ゲート領域と前記選択ゲート領域との上への前記サーマルゲート誘電層の形成を軽減することを特徴とする請求項1に記載の方法。
- さらに、
一つ以上の追加ゲート誘電層を前記基板上に形成する工程と、
前記複数のゲート電極を前記一つ以上の追加ゲート誘電層上に形成する工程、および、
前記複数のゲート電極をマスクとして前記電荷捕捉型誘電体構造、前記サーマルゲート誘電層および前記一つ以上の追加ゲート誘電層をパターン化する工程とを有し、
前記一つ以上の追加ゲート誘電層の形成工程は、
第一ゲート誘電層を前記基板上に形成する工程、および、
第二ゲート誘電層を前記第一ゲート誘電層上に形成する工程を有し、
前記第一ゲート誘電層の厚さは、前記第二ゲート誘電層の厚さよりも大きいこと
を特徴とする請求項1または2に記載の方法。 - 前記電荷捕捉型誘電体構造を形成する工程は、
トンネル誘電体層を前記基板に形成する工程と、
電荷捕捉型誘電体層を前記トンネル誘電体層上に形成する工程、および、
ブロック誘電層を前記電荷捕捉型誘電体層上に形成する工程を有し、
第一および第二隔離領域を、前記制御ゲート領域の対向する側の前記基板中に形成する工程を有し、
前記トンネル誘電体層の厚さは、前記第一および前記第二隔離領域間において約5%と約25%との間の範囲内で変化すること
を特徴とする請求項1または2に記載の方法。 - 前記基板は、前記サーマルゲート誘電層の下方に第一上表面を有し、
前記第一上表面は、前記制御ゲート領域と前記選択ゲート領域における前記基板の実質的に平坦な上表面に対して窪んでいること
を特徴とする請求項1から4のうちのいずれか1項に記載の方法。 - 集積チップの形成方法であって、
高圧ウェル、制御ウェルおよび選択ウェルを、基板中に形成する工程と、
電荷捕捉型誘電体構造を、前記高圧ウェル、前記制御ウェルおよび前記選択ウェルの上に形成する工程と、
第一電荷捕捉型誘電体エッチングプロセスを実行して、前記制御ウェル上および前記選択ウェル上の前記電荷捕捉型誘電体構造を残して、前記高圧ウェル上の前記電荷捕捉型誘電体構造中に開口を形成する工程と、
高圧ゲート誘電層を、前記高圧ウェル上で熱成長させる工程、および、
前記高圧ゲート誘電層を熱成長させた後、第二電荷捕捉型誘電体エッチングプロセスを実行して、前記選択ウェル上の前記電荷捕捉型誘電体構造を除去する工程、
を有することを特徴とする方法。 - さらに、
前記第二電荷捕捉型誘電体エッチングプロセスが実行された後、デュアルゲート誘電層を前記基板上に形成する工程と、
シングルゲート誘電層を、前記デュアルゲート誘電層上に形成する工程と、
複数のゲート電極を、前記シングルゲート誘電層上に形成する工程、
前記複数のゲート電極をマスクとして、前記デュアルゲート誘電層および前記シングルゲート誘電層をエッチングする工程、
を有することを特徴とする請求項6に記載の方法。 - 集積チップの形成方法であって、
電荷捕捉型誘電体構造を、基板の中のロジック領域、制御ゲート領域、および選択ゲート領域の上に形成する工程、
第一電荷捕捉型誘電体エッチングプロセスを実行して、前記制御ゲート領域上および前記選択ゲート領域上の前記電荷捕捉型誘電体構造を残して、前記ロジック領域上の前記電荷捕捉型誘電体構造中に開口を形成する工程、
サーマルゲート誘電層を、前記電荷捕捉型誘電体構造が除去された位置の前記ロジック領域上に形成する工程、
前記ロジック領域上に前記サーマルゲート誘電層を形成した後に、前記選択ゲート領域上から前記電荷捕捉型誘電体構造を除去する工程、および
ロジックゲート電極を、前記サーマルゲート誘電層上に形成し、制御ゲート電極を、前記制御ゲート領域上の前記電荷捕捉型誘電体構造上に形成する工程、
を有することを特徴とする方法。 - 前記ロジックゲート電極を含む第一マスキング構造に従って、前記サーマルゲート誘電層をパターン化する工程、および
前記制御ゲート電極を含む第二マスキング構造に従って、前記制御ゲート領域上の前記電荷捕捉型誘電体構造をパターン化する工程、
を有することを特徴とする請求項8に記載の方法。 - 前記選択ゲート領域上から前記電荷捕捉型誘電体構造を除去した後に、追加ゲート誘電層を前記選択ゲート領域上に形成する工程、
選択ゲート電極を、前記選択ゲート領域上の前記追加ゲート誘電層に形成する工程、
および
前記選択ゲート電極を含む第三マスキング構造に従って、前記追加ゲート誘電層をパターン化する工程、
を有することを特徴とする請求項8または9に記載の方法。
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