CN107039452B - 制造嵌入式闪存单元的均匀的隧道电介质的方法 - Google Patents

Abstract

本发明实施例涉及一种形成嵌入式闪存单元的方法以及相关的装置，该方法通过提供具有相对均匀厚度的隧道介电层提供改进的性能。通过在衬底内的逻辑区、控制栅极区和选择栅极区上方形成电荷捕获介电结构来实施该方法。实施第一电荷捕获介电蚀刻工艺以在逻辑区上方的电荷捕获介电结构中形成开口，并且在开口内形成热栅极介电层。实施第二电荷捕获介电蚀刻工艺以去除位于选择栅极区上方的电荷捕获介电结构。在第二电荷捕获介电蚀刻工艺之后剩余的热栅极介电层和电荷捕获介电结构上方形成栅电极。本发明实施例涉及制造嵌入式闪存单元的均匀的隧道电介质的方法。

Description

制造嵌入式闪存单元的均匀的隧道电介质的方法

技术领域

本发明实施例涉及制造嵌入式闪存单元的均匀的隧道电介质的方法。

背景技术

嵌入式存储器是与通常的集成电路(IC)管芯或芯片上的逻辑器件集成的电子存储器。嵌入式存储器能够支持逻辑器件的操作，并且经常与非常大规模的集成(VLSI)IC管芯或芯片一起使用。该集成通过消除芯片之间的互连结构有利地改进了性能，并且通过在嵌入式存储器和逻辑器件之间共享处理步骤有利地降低了制造成本。

发明内容

根据本发明的一些实施例，提供了一种形成集成芯片的方法，包括：在衬底内的逻辑区、控制栅极区和选择栅极区上方形成电荷捕获介电结构；实施第一电荷捕获介电蚀刻工艺以在所述逻辑区上方的所述电荷捕获介电结构中形成开口；在所述开口内形成热栅极介电层；实施第二电荷捕获介电蚀刻工艺以去除位于所述选择栅极区上方的所述电荷捕获介电结构；以及在所述热栅极介电层和所述电荷捕获介电结构上方形成多个栅电极。

根据本发明的另一些实施例，还提供了一种形成集成芯片的方法，包括：在衬底内形成高压阱、控制阱和选择阱；在所述高压阱、所述控制阱和所述选择阱上方形成电荷捕获介电结构；实施第一电荷捕获介电蚀刻工艺以在所述高压阱上方的所述电荷捕获介电结构中形成开口；在所述高压阱上方热生长高压栅极介电层；以及在热生长所述高压栅极介电层之后实施第二电荷捕获介电蚀刻工艺以去除所述选择阱上方的所述电荷捕获介电结构。

根据本发明的又一些实施例，还提供了一种集成芯片，包括：控制栅电极，通过电荷捕获介电结构与衬底分离；选择栅电极，通过一个或多个额外的栅极介电层与所述衬底分离；以及逻辑栅电极，通过热栅极介电层与所述衬底分离，其中，所述衬底具有位于所述热栅极介电层下面的第一上表面，所述第一上表面相对于所述控制栅电极和所述选择栅电极下面的所述衬底的平坦的上表面凹进。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1A至图1C示出包括嵌入式闪存单元的集成芯片的一些实施例。

图2示出包括嵌入式闪存单元的集成芯片的一些额外实施例的截面图。

图3示出包括嵌入式闪存单元的集成芯片的一些额外实施例的截面图。

图4A至图4B示出包括嵌入式闪存单元阵列的集成芯片的一些额外实施例。

图5至图22示出形成包括嵌入式闪存单元的集成芯片的方法的一些实施例的截面图。

图23示出形成包括嵌入式闪存单元的集成芯片的方法的一些实施例。

图24示出形成包括嵌入式闪存单元的集成芯片的方法的一些额外实施例。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

嵌入式闪存单元通常包括布置在控制栅极和衬底之间的电荷捕获介电结构。电荷捕获介电结构可以包括具有隧道介电层、电荷捕获层和阻挡介电层的三层结构。在嵌入式闪存单元的制造期间，在衬底上沉积电荷捕获介电结构。然后形成控制栅极，并后续蚀刻电荷捕获介电结构，以将电荷捕获介电结构限制在控制栅极下面。在电荷捕获介电结构的蚀刻期间，可以暴露隧道介电层的侧面。因此，在后续热氧化步骤期间，氧可以扩散到隧道介电层的端部区中，并且导致隧道介电层的端部区通过横向氧化物侵蚀而生长得更厚。端部区的这种增厚形成具有非均匀厚度的隧道介电层，其可不利地影响嵌入式闪存单元的性能(例如，减小电压阈值窗口的大小)。

本发明涉及一种形成嵌入式闪存单元的方法，该方法通过提供具有相对均匀厚度的隧道介电层以及相关设备来提供改进的性能。通过在衬底内的逻辑区、在控制栅极区和选择栅极区上方形成电荷捕获介电结构来实施该方法。实施第一电荷捕获介电蚀刻工艺以在逻辑区上方的电荷捕获介电结构中形成开口，并且在开口内形成热栅极介电层。实施第二电荷捕获介电蚀刻工艺以去除位于选择栅极区上方的电荷捕获介电结构。在第二电荷捕获介电蚀刻工艺之后，在剩余的热栅极介电层和电荷捕获介电结构上方形成栅电极。在热栅极介电层的形成期间，将电荷捕获介电结构保持在选择栅极区上方的合适的位置防止了控制栅极区上的横向氧化物侵蚀并且改进了嵌入式闪存单元的性能。

图1A至图1C示出具有嵌入式闪存单元的集成芯片的一些实施例。

如图1A的截面图100所示，集成芯片包括布置在衬底102上的嵌入式闪存单元。嵌入式闪存单元包括控制栅极104和选择栅极106。控制栅极104包括横向布置在源极/漏极区108之间并且通过第一栅极介电层112a和电荷捕获介电结构114的方式与衬底102垂直分离的控制栅电极110a。选择栅极106包括横向布置在源极/漏极区108之间并通过第二栅极介电层112b与衬底102垂直分离的选择栅电极110b。在一些实施例中，可以在控制栅极104和选择栅极106的相对两侧上布置介电侧壁间隔件结构116。在衬底102上方布置层间介电(ILD)层118。

电荷捕获介电结构114包括配置为存储(即，捕获)分别对应于数据状态(例如，表示逻辑“0”或逻辑“1”)的不同电荷量的多层介电结构。电荷捕获介电结构114包括布置在衬底102上的隧道介电层114a，布置在隧道介电层114a上的电荷捕获介电层114b和布置在电荷捕获介电层114b上的阻挡介电层114c。为了读取存储在电荷捕获介电结构114中的电荷，对控制栅电极110a施加偏压。存储的电荷屏蔽了通过控制栅电极110a产生的电场，导致控制栅极104的阈值电压改变。因此，取决于存储在电荷捕获介电结构114中的电荷量，偏压可以导致控制栅电极110a下面的沟道区导电，指示逻辑“0”或逻辑“1”。为了向电荷捕获介电结构114添加电荷，可以偏置控制栅电极110a和选择栅电极110b以促进热载流子注入。为了去除电荷捕获介电结构114中的电荷，可以用高压来偏置控制栅电极110a，以促进电荷Fowler-Nordheim隧穿(FNT)至电荷捕获介电结构114外。

图1B示出图1A的集成芯片的顶视图120的一些实施例(沿着图1B的截面线A-A’示出图1A)。如顶视图120所示，沿着源极/漏极区108之间的第一方向124布置控制栅电极110a和选择栅电极110b。源极/漏极区108通过隔离区122(例如，浅沟槽隔离(STI)区)沿着第二方向126彼此分离。

图1C示出沿着第二方向126(沿着图1B的截面线B-B’)的集成芯片的截面图128的一些实施例。如截面图128所示，在衬底102内且在衬底102内的源极/漏极区108的相对侧上布置隔离区122。在一些实施例中，衬底102具有在隔离区122之间弯曲的上表面102u，从而使得上表面102u的中心高于上表面102u的边缘。在一些实施例中，隔离区122可以包括在上表面102u下面凹进的凹陷区130和在上表面102u之上升高并且通过凹陷区130与衬底102横向分离的凸起区132。

隧道介电层114a具有相对均匀的厚度，该厚度随着与隔离区122的距离的减小而少量增加。例如，隧道介电层114a具有第一厚度t₁、小于第一厚度t₁的第二厚度t₂和小于第二厚度t₂的第三厚度t₃。隧道介电层114a的厚度可以在第一厚度t₁和第三厚度t₃之间减小小于约25％。例如，在一些实施例中，隧道介电层114a的厚度可以减小介于约5％和约25％之间的范围。

例如，在一些实施例中，隧道介电层114a的厚度可以在第一厚度t₁和第三厚度t₃之间改变小于约5nm(例如，隧道介电层114a的厚度可以从约15nm的第一厚度t₁增加至约20nm的第三厚度t₃)。在其他实施例中，隧道介电层114a的厚度可以在第一厚度t₁和第三厚度t₃之间改变小于3nm。

隧穿介电层114a的厚度上的相对小的增加使得嵌入式闪存单元的阈值电压上的相对小的变化，从而改进嵌入式闪存单元的性能和/或可靠性。

图2示出具有嵌入式闪存单元的集成芯片200的一些额外实施例的截面图。

集成芯片200包括存储器区232和逻辑区234。存储器区232包括具有布置在衬底102上方且位于源极/漏极区206之间的位置处的控制栅极202和选择栅极204的嵌入式闪存单元(例如，嵌入式SONOS闪存单元)。源极/漏极区206包括具有设置在衬底102的上表面内的第一掺杂类型(例如，n型)的高掺杂区。在一些实施例中，在具有第二掺杂类型(例如，p型)的控制阱208上方布置控制栅极202，并且在具有第二掺杂类型(例如，p型)的选择阱210上方布置选择栅极204。在一些额外的实施例中，控制阱208和选择阱210可以布置在具有第一掺杂类型(例如，n型)的深阱212内。在一些实施例中，控制栅极202和选择栅极204可以共享横向布置在控制栅极202和选择栅极204之间的源极/漏极区206。

控制栅极202包括通过电荷捕获介电结构114和一个或多个额外的栅极介电层216a和/或218a与衬底102分离的控制栅电极220a。选择栅极204包括通过一个或多个额外的栅极介电层216b和/或218b与衬底102分离的选择栅电极220b。在一些实施例中，控制栅电极220a的上表面高于选择栅电极220b的上表面。例如，控制栅电极220a的上表面可以通过距离221垂直地偏离选择栅电极220b的上表面。

在一些实施例中，电荷捕获介电结构114可包括ONO结构。在这种实施例中，隧道介电层114a可以包括氧化物，电荷捕获介电层114b可以包括氮化物，以及阻挡介电层114c可以包括氧化物。在其他实施例中，电荷捕获介电结构114可包括氧化物纳米晶体氧化物(ONCO)结构。在这种实施例中，隧道介电层114a可以包括氧化物，电荷捕获介电层114b可以包括晶体纳米点(例如，硅点)层，以及阻挡介电层114c可以包括氧化物。

逻辑区234包括晶体管器件236，晶体管器件236具有通过热栅极介电层240(即，通过热生长工艺形成的栅极介电层)和一个或多个额外的栅极介电层216x和/或218x与衬底102内的逻辑阱区238垂直分离的逻辑栅电极220x。逻辑栅电极220x横向布置在逻辑阱区238内的源极/漏极区244之间。在一些实施例中，逻辑区234内的衬底102的上表面相对于嵌入式存储器区302内的衬底102的大致平坦的上表面可以垂直地凹进距离242。

可以在嵌入式闪存单元的相对两侧上的衬底102内布置隔离区214。在各个实施例中，隔离区214可以包括浅沟槽隔离(STI)区、深沟槽隔离(DTI)区、注入隔离区、场氧化物区等。在一些实施例中，可以在源极/漏极区206和/或244上布置硅化物层222。例如，硅化物层222可以包括硅化镍。

在一些实施例中，可以沿着控制栅极202、选择栅极204和晶体管器件236的侧壁布置介电侧壁间隔件。在一些实施例中，介电侧壁间隔件可以包括沿着第一侧壁间隔件224的最外部侧壁布置的第一侧壁间隔件224和第二侧壁间隔件226。在一些实施例中，第一侧壁间隔件224和/或第二侧壁间隔件226可以包括氮化物。在其他实施例中，例如，第一侧壁间隔件224和/或第二侧壁间隔件226可以包括诸如氧化铪、氧化铪硅、氧化铪铝、氧化钽铪、硅酸锆或氧化锆的高k介电材料。

在衬底102上方布置层间介电(ILD)层228。在一些实施例中，例如，ILD层228可以包括磷硅酸盐玻璃(PSG)。导电接触件230穿过ILD层228垂直地延伸至一个或多个源极/漏极区206和244，和/或一个或多个栅电极220a、220b和/或220x。导电接触件230可以包括钨、铜、铝铜或一些其他导电材料。

图3示出具有嵌入式闪存单元的集成芯片300的一些额外实施例的截面图。

集成芯片300包括嵌入式存储器区302和一个或多个逻辑区304a-304c。嵌入式存储器区302包括具有控制栅极区302a和选择栅极区302b的嵌入式存储器器件。控制栅极区302a包括具有控制栅电极220a的控制栅极202，控制栅电极220a通过电荷捕获介电结构114、双栅极介电层216a和单栅极介电层218a与衬底102分离。选择栅极区302b包括具有选择栅电极220b的选择栅极204，选择栅电极220b通过双栅极介电层216b和单栅极介电层218b与衬底102分离。在控制栅极202和选择栅极204的相对侧上的衬底102的上表面中布置源极/漏极区206。

在一些实施例中，一个或多个逻辑区304a-304c可以包括具有一个或多个单栅极介电晶体管306的单栅极介电区304a、具有一个或多个双栅极介电晶体管306的双栅极介电区304b、和/或具有一个或多个高压晶体管316的高压区304c。在一些实施例中，通过隔离区214将一个或多个逻辑区304a-304c彼此横向间隔开。尽管嵌入式存储器区302和一个或多个逻辑区304a-304c示出为彼此横向相邻，但是应当理解，在一些实施例中，嵌入式存储器区302和一个或多个逻辑区304a-304c可以位于集成芯片的不同部分内。

单栅极介电晶体管306包括通过具有第一厚度的单栅极介电层218c的方式与衬底102垂直分离的单栅极介电电极220c。在一些实施例中，单栅极介电电极220c与设置在衬底102内并具有第二掺杂类型的单栅极阱308垂直分离。

双栅极介电晶体管312包括通过单栅极介电层218d和双栅极介电层216d与衬底102垂直分离的双栅极介电电极220d。在一些实施例中，双栅极介电电极220d与设置在衬底102内并具有第二掺杂类型的双栅极阱314垂直分离。单栅极介电层218d和双栅极介电层216d共同具有第二厚度，其配置为提供具有比单栅极介电晶体管306更高的击穿电压的双栅极介电晶体管312。

高压晶体管316包括通过单栅极介电层218e、双栅极介电层216e和高压栅极介电层318与衬底102垂直分离的高压栅电极220e。在一些实施例中，高压栅电极220e与设置在衬底102内并具有第二掺杂类型的高压阱320垂直分离。单栅极介电层218e、双栅极介电层216e和高压栅极介电层318共同具有第三厚度，其配置为提供具有比双栅极介电晶体管312更高的击穿电压的高压晶体管316。

在一些实施例中，高压区304c内的衬底102的上表面相对于嵌入式存储器区302内的衬底102的大致平坦的上表面可以垂直地凹进距离322。在一些实施例中，高压区304c内的衬底102的上表面还可相对于单栅极介电区304a和双栅极介电区304b内的衬底102的上表面垂直地凹进。在一些实施例中，单栅极介电区304a和双栅极介电区304b内的衬底102的上表面与嵌入式存储器区302内的衬底102的上表面可以是大致平坦的。

在单栅极阱308、双栅极阱314和高压阱320内设置源极/漏极区310。在一些实施例中，源极/漏极区310可以具有第二深度d₂，其大于嵌入式存储器区302内的源极/漏极区206的第一深度d₁。在一些实施例中，控制栅电极220a和选择栅电极220b可以包括第一材料，而单栅极介电电极220c、双栅极介电电极220d和高压栅电极220e可以包括不同的第二材料。在一些实施例中，第一材料是多晶硅以及第二材料是金属(例如，钛、钽、钨、铜、铝铜或铝等)。

图4A-图4B示出具有嵌入式闪存单元的阵列的集成芯片的一些实施例。

图4A示出具有嵌入式闪存单元的阵列的集成芯片的截面图400。图4B示出图4A的集成芯片的顶视图410。如截面图400所示，集成芯片包括以与逻辑区408横向分离的位置布置在衬底102内的存储器区402。存储器区402包括以阵列布置的多个存储器单元404a-404b，并且分别具有控制栅极202和选择栅极204。在一些实施例中，控制栅极202可以彼此相邻布置。在这种实施例中，控制栅极202和选择栅极204可以共享中间源极/漏极区206。

逻辑区408包括一个或多个晶体管器件236(例如，单栅极介电晶体管、双栅极介电晶体管、高压晶体管等)。在一些实施例中，逻辑区408可以通过伪区406与存储器单元404a-404b分离，伪区406具有不作为存储器单元操作的一个或多个选择栅极204。在一些实施例中，可以在存储器区402的阵列结构内布置伪区406。

图5-图22示出用于制造包括嵌入式闪存单元的集成芯片的方法的一些实施例的一系列截面图500-2200。虽然图5-图22所示的截面图是参考形成嵌入式闪存单元的方法描述的，但应当理解，图中所示的结构不限于形成方法，而是可以独立于该方法。

如图5的截面图500所示，在衬底102内形成深阱212。衬底102可以是诸如半导体晶圆和/或晶圆上的一个或多个管芯的任何类型的半导体主体(例如，硅、SiGe、SOI等)，以及与其相关的任何其他类型的半导体和/或外延层。在一些实施例中，可以通过将具有第二掺杂类型的掺杂物质502选择性地注入到具有第一掺杂类型的衬底102中(例如，通过将n型掺杂剂注入到衬底中可以在p型衬底内形成n型深阱，以形成PMOS有源区)来形成深阱212。在一些实施例中，可以根据第一掩模层504来将掺杂物质502选择性地注入到衬底102中。在一些实施例中，第一掩模层504可以包括图案化的光刻胶层。

如图6的截面图600所示，在衬底102的上侧内形成多个隔离区214。在一些实施例中，可以通过选择性地蚀刻衬底102以形成沟槽并后续用介电材料(例如，氧化物)填充沟槽来形成多个隔离区214。

如图7的截面图700所示，在衬底102内形成一个或多个阱308、210、314和/或320。一个或多个阱可以包括选择阱210、单栅极阱308、双栅极阱314和高压阱320。可以通过将具有第一掺杂类型的一种或多种掺杂物质702选择性地注入(使用一个或多个单独的注入工艺)到衬底102中来形成一个或多个阱308、210、314和/或320。在一些实施例中，可以根据第二掩模层704(例如，光刻胶层)将一种或多种掺杂物质702选择性地注入到衬底102中。在一些实施例中，可以在注入之前在衬底102上方形成牺牲介电层706以调节注入的深度。

如图8的截面图800所示，在衬底102内形成控制阱208。可以根据第三掩模层804(例如，光刻胶层)，通过将一种或多种掺杂物质802选择性地注入到衬底102中来形成控制阱208。在一些实施例中，控制阱208和选择阱210可以包括相同的掺杂类型和不同的掺杂浓度。

如图9的截面图900所示，在衬底102上方形成电荷捕获介电结构902。在一些实施例中，电荷捕获介电结构902包括隧道介电层902a、形成在隧道介电层902a上方的电荷捕获层902b、和形成在电荷捕获层902b上方的阻挡介电层902c。隧道介电层902a和阻挡介电层902c可以包括氧化物(例如，二氧化硅)，以及电荷捕获层902b可以包括氮化物或纳米晶体(例如，量子点)。可以通过热生长工艺或通过沉积工艺(例如，化学汽相沉积(CVD)、物理汽相沉积(PVD)和/或原子层沉积(ALD))的方式形成隧道介电层902a，同时，可以通过沉积工艺(例如，CVD、PVD和/或ALD)形成电荷捕获层902b和阻挡介电层902c。

在一些实施例中，可以在形成电荷捕获介电结构902之前，从控制阱208上方去除牺牲介电层706(如图8所示)，但是在控制阱208之外的区域中保留(例如，从而使得在控制阱208上方且在控制阱208的外部区域中的牺牲介电层706上方形成电荷捕获介电结构902)。

如图10的截面图1000所示，实施第一电荷捕获介电蚀刻工艺以在电荷捕获介电结构1002中形成开口1004。开口1004位于在高压阱320上方。在一些实施例中，可以根据第四掩模层1008通过将电荷捕获介电结构1002选择性地暴露于一种或多种蚀刻剂1006来实施第一电荷捕获介电蚀刻工艺。

如图11A的截面图1100所示，在衬底102内的高压阱320上方形成高压栅极介电层1102。在一些实施例中，通过热生长工艺形成高压栅极介电层1102。电荷捕获介电结构1002阻挡(即，减少)包括控制阱208和选择阱210的嵌入式存储器区302内的热生长工艺。阻挡嵌入式存储器区302内的热生长工艺导致高压阱320和嵌入式存储器区302之间的表面垂直偏移，因为衬底102的位于高温阱320上方的部分在热生长工艺期间被消耗。例如，衬底102可以包括位于高压阱320上方的上表面，其相对于嵌入式存储器区302内的大致平坦的上表面凹进距离1104。在各个实施例中，热生长工艺可以包括湿热生长工艺或干热生长工艺。

此外，由于电荷捕获介电结构1002阻挡嵌入式存储器区302内(例如，选择栅极阱210上方)的热生长工艺，热氧化物侵蚀和氧化增强的扩散在嵌入式存储器区302内的隧道介电层1002a上所有减少，导致隧道介电层具有相对均匀的厚度。

例如，图11C示出截面图1100所示的存储器区302的集成芯片的顶视图1110(沿着在第一方向1109延伸的图11C的截面线A-A’示出图11A)。图11B示出集成芯片沿着第二方向1111(沿着图11C的截面线B-B’)的截面图1108。如截面图1108和图11D的曲线图1112所示，隧道介电层1002a具有沿着第二方向1111的随着与隔离区122的距离增加而减小的厚度。隧道介电层114a的厚度可以在第一厚度t₁和第三厚度t₃之间改变小于25％的量1114。

隧道介电层1002a上的氧化侵蚀减少的结果还导致沿着第一方向1109的大致平坦的电荷捕获介电结构1002，如截面图1100所示。例如，虽然电荷捕获介电结构1002可以具有较高的外侧拐角，拐角升高距离1106，距离1106在中心处的电荷捕获介电结构1002的高度的约20％和约50％之间的范围内(与单步电荷捕获介电蚀刻工艺形成相比，其导致拐角具有在电荷捕获介电结构1002的中心处的高度的约100％和约200％之间的范围内升高的鸟状峰)。

如图1的截面图1200所示，实施第二电荷捕获介电蚀刻工艺以去除在控制阱208的外部区域中的电荷捕获介电结构114。在一些实施例中，可以根据覆盖位于控制阱208上方的电荷捕获电介质结构114和位于高压阱320上方的高压栅极介电层1102的第五掩模层1204(例如，光刻胶层)，通过将电荷捕获介电结构1206选择性地暴露于一种或多种蚀刻剂1202来实施第二电荷捕获介电蚀刻工艺。

如图13的截面图1300所示，在衬底102上方形成双栅极介电层1302。双栅极介电层1302可以包括氧化物(例如，二氧化硅)。在一些实施例中，可以通过毯式沉积工艺(例如，CVD工艺、PE-CVD工艺、PVD工艺或ALD工艺)形成双栅极介电层1302。在形成之后，后续从单栅极阱308上方去除双栅极介电层1302。在一些实施例中，可以根据具有位于单栅极阱308上方的开口的第六掩模层1306，通过将双栅极介电层1302选择性地暴露于一种或多种蚀刻剂1304而从单栅极阱308上方去除双栅极介电层1302。

如图14的截面图1400所示，在衬底102上方形成单栅极介电层1402。单栅极介电层1402可以包括氧化物(例如，二氧化硅)。在一些实施例中，可以通过毯式沉积工艺(例如，CVD工艺、PE-CVD工艺、PVD工艺或ALD工艺)形成单栅极介电层1402。

如图15的截面图1500所示，在单栅极介电层1402上方形成多个栅电极220a-220e。可以通过汽相沉积工艺(例如，CVD、PVD或ALD)的方式，在单栅极介电层1402上方沉积导电层来形成多个栅电极220a-220e。在各个实施例中，导电层可包括掺杂的多晶硅或一些其他导电材料。可以后续蚀刻导电层以形成控制栅电极220a、选择栅电极220b、单栅极介电电极220c、双栅极介电电极220d和高压栅电极220e。

如图16的截面图1600所示，通过使用多个栅电极220a-220e作为掩模，将单栅极介电层和双栅极介电层暴露于一种或多种蚀刻剂1602，选择性地蚀刻单栅极介电层和双栅极介电层。蚀刻工艺将单栅极介电层和双栅极介电层限制在控制栅电极220a、选择栅电极220b、双栅极介电电极220d和高压栅电极220e下面。蚀刻工艺还将单栅极介电层限制在单栅极介电电极220c下面。

如图17的截面图1700所示，实施第一源极/漏极注入工艺以在单栅极阱308、双栅极阱314和高压阱320内形成源极/漏极区310。在一些实施例中，可以根据包括单栅极介电电极220c、双栅极介电电极220d、高压栅电极220e和第七掩模层1704的掩模，通过将掺杂物质1702选择性地注入到衬底102中来实施第一源极/漏极注入工艺。

如图18的截面图1800所示，在多个栅电极220a-220e的相对侧上形成一个或多个侧壁间隔件224-226。在一些实施例中，一个或多个侧壁间隔件222-224可以包括第一侧壁间隔件224和第二侧壁间隔件226。第一侧壁间隔件224和第二侧壁间隔件226可以分别通过在衬底102上沉积氮化物或氧化物基材料，并选择性地蚀刻氮化物或氧化物基材料以形成第一侧壁间隔件224和第二侧壁间隔件226来形成。

如图19的截面图1900所示，使用控制栅电极220a、围绕控制栅电极220a的一个或多个侧壁间隔件224-226、和第八掩模层1904作为掩模，通过将电荷捕获介电结构114暴露于一种或多种蚀刻剂1902，来选择性地蚀刻电荷捕获介电结构114。蚀刻工艺将电荷捕获介电结构114限制在控制栅电极220a和围绕控制栅电极220a的一个或多个侧壁间隔件224-226下面。

如图20的截面图2000所示，实施第二源极/漏极注入工艺以在控制阱208和选择阱210内形成源极/漏极区206。在一些实施例中，可以根据控制栅电极220a、选择栅电极220b、围绕控制栅电极220a和选择栅电极220b的侧壁间隔件224-226、和第七掩模层2004，将掺杂物质2002选择性地注入到衬底102中来实施第二源极/漏极注入工艺。在一些实施例中，第二源极/漏极注入工艺可形成源极/漏极区206，其包括具有比单栅极阱308、双栅极阱314和高压阱320内的源极/漏极区310更浅的深度和更低的掺杂浓度的轻掺杂源极/漏极区。

如图21的截面图2100所示，使用高压栅电极220e、围绕高压栅电极220e的侧壁间隔件224-226、和第九掩模层2104作为掩模，通过将高压栅极介电层318暴露于一种或多种蚀刻剂2102来选择性地蚀刻高压栅极介电层318。蚀刻工艺将高压栅极介电层318限制在高压栅电极220e和围绕高压栅电极220e的侧壁间隔件224-226下面。

如图22的截面图2200所示，在衬底102上方形成层间介电(ILD)层228。ILD层228可以包括氧化物、PSG、低k电介质或一些其他电介质，并且可以通过汽相沉积工艺(例如CVD、PVD或ALD)形成。在ILD层228内形成导电接触件230。导电接触件230从ILD层228的顶面延伸至源极/漏极区206和/或310和/或至控制栅电极220a、选择栅电极220b、单栅极介电电极220c、双栅极介电电极220d和/或高压栅电极220e。在一些实施例中，可以通过选择性地蚀刻第一ILD层以形成多个开口来形成导电接触件230。后续用导电材料填充多个开口以形成多个导电接触件。可以在形成导电材料之后实施平坦化工艺(例如，化学机械抛光工艺)，以共平面化ILD层228和第三导电层的上表面。在各个实施例中，导电材料可包括钨、铜、铝铜或一些其他导电材料。

图23示出形成包括闪存单元的集成芯片的方法2300的一些实施例的流程图。

虽然相对于图5-图22描述了所公开的方法(例如，方法2300和2400)，应当理解，所述方法不限于这种结构。此外，虽然本文将所公开的方法示出和描述为一系列的步骤或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了本文描述和示出之外的其他步骤或事件同时发生。另外，并不要求所有示出的步骤都用来实施本文所描述的一个或多个方面或实施例。此外，可在一个或多个分离的步骤和/或阶段中执行本文所述步骤的一个或多个。

在2302处，在逻辑区和具有控制栅极区和选择栅极区的嵌入式存储器区上方形成电荷捕获介电结构。图9示出对应于步骤2302的截面图900的一些实施例。

在2304处，实施第一电荷捕获介电蚀刻工艺以在逻辑区上方的电荷捕获介电结构中形成开口。图10示出对应于步骤2304的截面图1000的一些实施例。

在2306处，在逻辑区上方形成热栅极介电层。图11A示出对应于步骤2306的截面图1100的一些实施例。

在2308处，实施第二电荷捕获介电蚀刻工艺以从选择栅极区上方去除电荷捕获介电结构。图12示出对应于步骤2308的截面图1200的一些实施例。

在2310处，在衬底上方形成一个或多个额外的栅极介电层。图13-图14示出对应于步骤2310的截面图1300-1400的一些实施例。

在2312处，在一个或多个额外的栅极介电层上方形成多个栅电极。图15示出对应于步骤2312的截面图1500的一些实施例。

在2314处，使用多个栅电极作为掩模来选择性地图案化电荷捕获介电结构、热栅极介电层和额外的栅极介电层。图16-图21示出对应于步骤2314的截面图1600-2100的一些实施例。

在2316中，在衬底上方的ILD层内形成多个导电接触件。图22示出对应于步骤2316的截面图2200的一些实施例。

图24示出形成包括闪存单元的集成芯片的方法2400的一些额外实施例的流程图。

在2402处，可以在衬底内形成深阱区。图5示出对应于步骤2402的截面图500的一些实施例。

在2404处，在衬底内形成多个隔离区。图6示出对应于步骤2404的截面图600的一些实施例。

在2406处，在衬底内形成包括高压阱、控制阱和选择阱的多个阱区。图7-图8示出对应于步骤2406的截面图700-800的一些实施例。

在2408处，在多个阱区上方形成电荷捕获介电结构。图9示出对应于步骤2408的截面图900的一些实施例。

在2410处，实施第一电荷捕获介电蚀刻工艺以在高压阱上方的电荷捕获介电结构中形成开口。图10示出对应于步骤2410的截面图1000的一些实施例。

在2412处，在高压阱上方形成高压栅极介电层。图11示出对应于步骤2410的截面图1100的一些实施例。

在2414处，实施第二电荷捕获介电蚀刻工艺以从选择阱上方去除电荷捕获介电结构。图12示出对应于步骤2414的截面图1200的一些实施例。

在2416处，在衬底上方形成第一栅极介电层(例如，双栅极介电层)。图13示出对应于步骤2416的截面图1300的一些实施例。

在2418处，在衬底上方形成第二栅极介电层(例如，单栅极介电层)。图14示出对应于步骤2418的截面图1400的一些实施例。

在2420处，在第二栅极介电层上方形成多个栅电极。图15示出对应于步骤2420的截面图1500的一些实施例。

在2422处，使用多个栅电极作为掩模来选择性地蚀刻第二栅极介电层和第一栅极介电层。图16示出对应于步骤2422的截面图1600的一些实施例。

在2424处，实施第一源极/漏极注入工艺以在高压阱内形成源极/漏极区。图17示出对应于步骤2424的截面图1700的一些实施例。

在2426处，在多个栅电极的相对侧上形成一个或多个侧壁间隔件。图18示出对应于步骤2426的截面图1800的一些实施例。

在2428处，选择性地蚀刻电荷捕获介电结构，以将电荷捕获介电结构限制在控制栅电极和一个或多个侧壁间隔件下面。图19示出对应于步骤2428的截面图1900的一些实施例。

在2430处，实施第二源极/漏极注入工艺以在控制栅极阱和选择栅极阱内形成源极/漏极区。图20示出对应于步骤2430的截面图2000的一些实施例。

在2432处，选择性地蚀刻高压栅极介电层以将高电压栅极介电层限制在高压栅电极和一个或多个侧壁间隔件下面。图21示出对应于步骤2432的截面图2100的一些实施例。

在2434中，在衬底上方的ILD层内形成多个导电接触件。图22示出对应于步骤2434的截面图2200的一些实施例。

因此，本发明涉及形成嵌入式闪存单元的方法，该方法使用多步骤蚀刻工艺以通过在选择栅极区中阻挡热氧化物生长来抑制氧化诱导的隧道氧化物侵蚀和OED效应的方式选择性地蚀刻电荷捕获介电结构，从而导致隧道介电层具有相对均匀厚度的隧道介电层。

在一些实施例中，本发明涉及形成集成芯片的方法。该方法包括在衬底内的逻辑区、控制栅极区和选择栅极区上方形成电荷捕获介电结构。实施第一电荷捕获介电蚀刻工艺以在逻辑区上方的电荷捕获介电结构中形成开口。在开口内形成热栅极介电层。实施第二电荷捕获介电蚀刻工艺以去除位于选择栅极区上方的电荷捕获介电结构。在热栅极介电层和电荷捕获介电结构上方形成多个栅电极。

在其他实施例中，本发明涉及一种形成集成芯片的方法。该方法包括在衬底内形成高压阱、控制阱和选择阱，以及在高压阱、控制阱和选择阱上方形成电荷捕获介电结构。实施第一电荷捕获介电蚀刻工艺以在高压阱上方的电荷捕获介电结构中形成开口。在高压阱上方热生长高压栅极介电层。在热生长高压栅极介电层之后实施第二电荷捕获介电蚀刻工艺以去除选择阱上方的电荷捕获介电结构。

在又一其他实施例中，本发明涉及集成芯片。集成芯片包括通过电荷捕获介电结构的方式与衬底分离的控制栅电极，和通过一个或多个额外的栅极介电层与衬底分离的选择栅电极。集成芯片还包括通过热栅极介电层的方式与衬底分离的逻辑栅电极。衬底具有位于热栅极介电层下面的第一上表面，其相对于控制栅电极和选择栅电极下面的衬底的大致平坦的上表面凹进。

根据本发明的一些实施例，提供了一种形成集成芯片的方法，包括：在衬底内的逻辑区、控制栅极区和选择栅极区上方形成电荷捕获介电结构；实施第一电荷捕获介电蚀刻工艺以在所述逻辑区上方的所述电荷捕获介电结构中形成开口；在所述开口内形成热栅极介电层；实施第二电荷捕获介电蚀刻工艺以去除位于所述选择栅极区上方的所述电荷捕获介电结构；以及在所述热栅极介电层和所述电荷捕获介电结构上方形成多个栅电极。

在上述方法中，在实施所述第一电荷捕获介电蚀刻工艺之后剩余的所述电荷捕获介电结构减少了在所述控制栅极区和所述选择栅极区上方形成的所述热栅极介电层。

在上述方法中，还包括：在所述衬底上方形成一个或多个额外的栅极介电层；在所述一个或多个额外的栅极介电层上方形成所述多个栅电极；以及使用所述多个栅电极作为掩模，图案化所述电荷捕获介电结构、所述热栅极介电层和所述一个或多个额外的栅极介电层。

在上述方法中，形成所述一个或多个额外的栅极介电层包括：在所述衬底上方形成第一栅极介电层；以及在所述第一栅极介电层上方形成第二栅极介电层，其中，所述第一栅极介电层具有比所述第二栅极介电层更大的厚度。

在上述方法中，形成所述电荷捕获介电结构包括：在所述衬底上方形成隧道介电层；在所述隧道介电层上方形成电荷捕获介电层；以及在所述电荷捕获介电层上方形成阻挡介电层。

在上述方法中，还包括：在所述控制栅极区的相对两侧上的所述衬底内形成第一隔离区和第二隔离区。

在上述方法中，位于所述第一隔离区和所述第二隔离区之间的所述隧道介电层的厚度在5％和25％之间的范围内变化。

在上述方法中，所述衬底具有位于所述热栅极介电层下面的第一上表面，所述第一上表面相对于所述控制栅极区和所述选择栅极区内的所述衬底的平坦上表面凹进。

在上述方法中，还包括：在所述逻辑区内形成多个第一源极/漏极区；以及随后在所述控制栅极区和所述选择栅极区内形成多个第二源极/漏极区。

根据本发明的另一些实施例，还提供了一种形成集成芯片的方法，包括：在衬底内形成高压阱、控制阱和选择阱；在所述高压阱、所述控制阱和所述选择阱上方形成电荷捕获介电结构；实施第一电荷捕获介电蚀刻工艺以在所述高压阱上方的所述电荷捕获介电结构中形成开口；在所述高压阱上方热生长高压栅极介电层；以及在热生长所述高压栅极介电层之后实施第二电荷捕获介电蚀刻工艺以去除所述选择阱上方的所述电荷捕获介电结构。

在上述方法中，还包括：在实施所述第二电荷捕获介电蚀刻工艺之后，在所述衬底上方形成双栅极介电层；在所述双栅极介电层上方形成单栅极介电层；在所述单栅极介电层上方形成多个栅电极；以及使用所述多个栅电极作为掩模，蚀刻所述双栅极介电层和所述单栅极介电层。

在上述方法中，还包括：在所述多个栅电极的相对两侧上形成一个或多个侧壁间隔件。

在上述方法中，还包括：使用所述多个栅电极和所述一个或多个侧壁间隔件作为掩模来蚀刻所述高压栅极介电层和所述电荷捕获介电结构。

在上述方法中，还包括：实施第一注入工艺以在所述高压阱内形成多个第一源极/漏极区；以及实施第二注入工艺以在所述控制阱和所述选择阱内形成多个第二源极/漏极区。

根据本发明的又一些实施例，还提供了一种集成芯片，包括：控制栅电极，通过电荷捕获介电结构与衬底分离；选择栅电极，通过一个或多个额外的栅极介电层与所述衬底分离；以及逻辑栅电极，通过热栅极介电层与所述衬底分离，其中，所述衬底具有位于所述热栅极介电层下面的第一上表面，所述第一上表面相对于所述控制栅电极和所述选择栅电极下面的所述衬底的平坦的上表面凹进。

在上述集成芯片中，还包括：第一隔离区和第二隔离区，沿着第一方向布置在所述控制栅电极的相对两侧上的所述衬底内的，其中，所述控制栅电极沿着垂直于所述第一方向的第二方向与所述选择栅电极分离。

在上述集成芯片中，所述电荷捕获介电结构包括隧道介电层，位于所述隧道介电层上方的电荷捕获介电层和位于所述电荷捕获介电层上方的阻挡介电层；以及其中，位于所述第一隔离区和所述第二隔离区之间的所述隧道介电层的厚度在5％和25％之间的范围内变化。

在上述集成芯片中，所述衬底具有在所述第一隔离区和所述第二隔离区之间弯曲的上表面。

在上述集成芯片中，所述第一隔离区和所述第二隔离区包括凹进为低于所述上表面的凹陷区和在所述上表面之上升高并且通过所述凹陷区与所述衬底横向分离的凸起区。

在上述集成芯片中，所述热栅极介电层的厚度大于所述电荷捕获介电结构的厚度。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成集成芯片的方法，包括：

在衬底内的逻辑区、控制栅极区和选择栅极区上方形成电荷捕获介电结构；

实施第一电荷捕获介电蚀刻工艺以在所述逻辑区上方的所述电荷捕获介电结构中形成开口，同时使得所述电荷捕获介电结构在所述选择栅极区上方保持完整；

在所述开口内形成热栅极介电层；

实施第二电荷捕获介电蚀刻工艺以去除位于所述选择栅极区上方的所述电荷捕获介电结构；以及

在所述热栅极介电层和所述电荷捕获介电结构上方形成多个栅电极。

2.根据权利要求1所述的方法，其中，在实施所述第一电荷捕获介电蚀刻工艺之后剩余的所述电荷捕获介电结构减少了在所述控制栅极区和所述选择栅极区上方形成的所述热栅极介电层。

3.根据权利要求1所述的方法，还包括：

在所述衬底上方形成一个或多个额外的栅极介电层；

在所述一个或多个额外的栅极介电层上方形成所述多个栅电极；以及

使用所述多个栅电极作为掩模，图案化所述电荷捕获介电结构、所述热栅极介电层和所述一个或多个额外的栅极介电层。

4.根据权利要求3所述的方法，其中，形成所述一个或多个额外的栅极介电层包括：

在所述衬底上方形成第一栅极介电层；以及

在所述第一栅极介电层上方形成第二栅极介电层，其中，所述第一栅极介电层具有比所述第二栅极介电层更大的厚度。

5.根据权利要求1所述的方法，其中，形成所述电荷捕获介电结构包括：

在所述衬底上方形成隧道介电层；

在所述隧道介电层上方形成电荷捕获介电层；以及

在所述电荷捕获介电层上方形成阻挡介电层。

6.根据权利要求5所述的方法，还包括：

在所述控制栅极区的相对两侧上的所述衬底内形成第一隔离区和第二隔离区。

7.根据权利要求6所述的方法，其中，位于所述第一隔离区和所述第二隔离区之间的所述隧道介电层的厚度在5％和25％之间的范围内变化。

8.根据权利要求1所述的方法，其中，所述衬底具有位于所述热栅极介电层下面的第一上表面，所述第一上表面相对于所述控制栅极区和所述选择栅极区内的所述衬底的平坦上表面凹进。

9.根据权利要求1所述的方法，还包括：

在所述逻辑区内形成多个第一源极/漏极区；以及

随后在所述控制栅极区和所述选择栅极区内形成多个第二源极/漏极区。

10.一种形成集成芯片的方法，包括：

在衬底内形成高压阱、控制阱和选择阱；

在所述高压阱、所述控制阱和所述选择阱上方形成电荷捕获介电结构；

实施第一电荷捕获介电蚀刻工艺以在所述高压阱上方的所述电荷捕获介电结构中形成开口，其中，同时使得所述电荷捕获介电结构在所述选择阱上方保持完整；

在所述高压阱上方热生长高压栅极介电层；以及

在热生长所述高压栅极介电层之后实施第二电荷捕获介电蚀刻工艺以去除所述选择阱上方的所述电荷捕获介电结构。

11.根据权利要求10所述的方法，还包括：

在实施所述第二电荷捕获介电蚀刻工艺之后，在所述衬底上方形成双栅极介电层；

在所述双栅极介电层上方形成单栅极介电层；

在所述单栅极介电层上方形成多个栅电极；以及

使用所述多个栅电极作为掩模，蚀刻所述双栅极介电层和所述单栅极介电层。

12.根据权利要求11所述的方法，还包括：

在所述多个栅电极的相对两侧上形成一个或多个侧壁间隔件。

13.根据权利要求12所述的方法，还包括：

使用所述多个栅电极和所述一个或多个侧壁间隔件作为掩模来蚀刻所述高压栅极介电层和所述电荷捕获介电结构。

14.根据权利要求10所述的方法，还包括：

实施第一注入工艺以在所述高压阱内形成多个第一源极/漏极区；以及

实施第二注入工艺以在所述控制阱和所述选择阱内形成多个第二源极/漏极区。

15.一种集成芯片，包括：

控制栅电极，通过电荷捕获介电结构与衬底分离；

选择栅电极，通过一个或多个额外的栅极介电层与所述衬底分离；以及

逻辑栅电极，通过热栅极介电层与所述衬底分离，其中，所述衬底具有位于所述热栅极介电层下面的第一上表面，所述第一上表面相对于所述控制栅电极和所述选择栅电极下面的所述衬底的平坦的上表面凹进；

其中，靠近所述逻辑栅电极的所述电荷捕获介电结构的端部的厚度，大于靠近所述选择栅电极的所述电荷捕获介电结构的另一端部的厚度。

16.根据权利要求15所述的集成芯片，还包括：

第一隔离区和第二隔离区，沿着第一方向布置在所述控制栅电极的相对两侧上的所述衬底内的，其中，所述控制栅电极沿着垂直于所述第一方向的第二方向与所述选择栅电极分离。

17.根据权利要求16所述的集成芯片，

其中，所述电荷捕获介电结构包括隧道介电层，位于所述隧道介电层上方的电荷捕获介电层和位于所述电荷捕获介电层上方的阻挡介电层；以及

其中，位于所述第一隔离区和所述第二隔离区之间的所述隧道介电层的厚度在5％和25％之间的范围内变化。

18.根据权利要求16所述的集成芯片，其中，所述衬底具有在所述第一隔离区和所述第二隔离区之间弯曲的上表面。

19.根据权利要求18所述的集成芯片，其中，所述第一隔离区和所述第二隔离区包括凹进为低于所述上表面的凹陷区和在所述上表面之上升高并且通过所述凹陷区与所述衬底横向分离的凸起区。

20.根据权利要求15所述的集成芯片，其中，所述热栅极介电层的厚度大于所述电荷捕获介电结构的厚度。

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