CN112086398A

CN112086398A - 一种半导体器件及形成方法

Info

Publication number: CN112086398A
Application number: CN201910517010.5A
Authority: CN
Inventors: 韩亮; 王海英
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2019-06-14
Filing date: 2019-06-14
Publication date: 2020-12-15
Anticipated expiration: 2039-06-14

Abstract

本发明实施例提供了一种半导体器件及形成方法。在本发明实施例中，先在第一堆叠结构上沉积第一氧化层，在第一堆叠结构之间形成气隙，再对第一堆叠结构进行平坦化处理，平坦化处理使得第一堆叠结构的上表面下移，使得堆叠结构的顶部更靠近气隙，在气隙的大小不变的情况下，能够提高气隙占相邻第一堆叠结构之间的空间的比例，气隙的介电常数低，气隙的比例提高能够降低相邻第一堆叠结构之间的第一氧化层和气隙的平均介电常数。进而，能够降低相邻第一堆叠结构之间的电容，降低相邻第一堆叠结构之间发生编程串扰的几率。从而，能够提高半导体器件的可靠性。

Description

一种半导体器件及形成方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件及形成方法。

背景技术

随着半导体制造工艺的不断发展，半导体器件的集成度越来越高，半导体器件的特征尺寸也逐渐缩小。然而，半导体器件的可靠性还需要提高。

发明内容

有鉴于此，本发明实施例提供了一种半导体器件及形成方法，能够提高半导体器件的可靠性。

第一方面，本发明实施例提供了一种半导体器件的形成方法，所述方法包括：

提供半导体衬底，所述半导体衬底包括单元区，所述单元区的半导体衬底上形成有多个分立的第一堆叠结构；

形成第一氧化层，以在所述第一堆叠结构之间形成气隙，所述第一氧化层至少覆盖所述第一堆叠结构；

进行平坦化处理，以露出所述第一堆叠结构；

在所述第一堆叠结构上进行金属原子扩散，以形成金属硅化物层；

形成第二氧化层，所述第二氧化层至少覆盖所述金属硅化物层和所述第一氧化层。

进一步地，所述金属硅化物层的下表面低于所述气隙的顶部。

进一步地，所述半导体衬底还包括外围区，所述外围区的半导体衬底上形成有多个第二堆叠结构，所述第二堆叠结构和所述第一堆叠结构之间形成有沟槽；

在所述形成第一氧化层后，所述方法还包括：

在所述沟槽的侧壁和所述第二堆叠结构的侧壁形成侧墙；

形成覆盖所述第一氧化层、所述侧墙和所述第三堆叠结构的停止层；

形成填充所述沟槽的保护层。

进一步地，所述进行平坦化处理具体为：

采用化学机械化研磨工艺依次研磨去除所述第一堆叠结构上方的所述停止层和所述第一氧化层。

进一步地，在所述进行平坦化处理后，所述方法还包括：

去除所述保护层。

进一步地，所述第一氧化层为氧化硅，所述形成第一氧化层具体为：

采用等离子增强化学气相沉积工艺形成所述第一氧化层。

进一步地，所述第一堆叠结构包括依次叠置的浮栅、栅介质层和控制栅。

进一步地，所述第二堆叠结构包括依次叠置的浮栅、栅介质层和控制栅，其中，所述浮栅和所述控制栅电连接。

进一步地，所述在所述第一堆叠结构上进行金属原子扩散包括：

在所述第一堆叠结构上沉积金属层；

退火处理，以使金属原子扩散，形成金属硅化物层；

去除多余的所述金属层。

第二方面，本发明实施例提供了一种半导体器件，所述半导体器件包括：

半导体衬底，所述半导体衬底包括单元区，所述单元区内的半导体衬底上形成有多个分立的第一堆叠结构；

第一氧化层，所述第一氧化层覆盖所述第一堆叠结构侧壁和所述第一堆叠结构之间的半导体衬底；

金属硅化物层，所述金属硅化物层形成在所述第一堆叠结构的顶部，其中，所述金属硅化物层的上表面和第一氧化层的上表面基本平齐；

第二氧化层，所述第二氧化层至少覆盖所述金属硅化物层和所述第一氧化层；

气隙，所述气隙位于相邻所述第一堆叠结构之间的所述第一氧化层中。

进一步地，所述气隙的上表面高于所述第一堆叠结构的上表面。

进一步地，所述半导体衬底还包括外围区，所述外围区的半导体衬底上形成有多个第二堆叠结构，所述第二堆叠结构和所述第一堆叠结构之间形成有沟槽，所述半导体器件还包括：

侧墙，所述侧墙覆盖所述沟槽的侧壁和所述第二堆叠结构的侧壁；

停止层，所述停止层覆盖所述侧墙和所述沟槽底部的所述半导体衬底。

在本发明实施例中，先在第一堆叠结构上沉积第一氧化层，在第一堆叠结构之间形成气隙，再对第一堆叠结构进行平坦化处理，平坦化处理使得第一堆叠结构的上表面下移，相邻第一堆叠结构之间的空间缩小，在气隙的大小不变的情况下，能够提高气隙占相邻第一堆叠结构之间的空间的比例，气隙的介电常数低，气隙的比例提高能够降低相邻第一堆叠结构之间的第一氧化层和气隙的平均介电常数。进而，能够降低相邻第一堆叠结构之间的电容，降低相邻第一堆叠结构之间发生编程串扰的几率。从而，能够提高半导体器件的可靠性。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：

图1是NAND存储器的电路示意图；

图2-图5是对比例的半导体器件的形成方法的各步骤形成的结构的显微照片；

图6是本发明实施例的半导体器件的形成方法的流程图；

图7-图18是本发明实施例的半导体器件的形成方法的各步骤形成的结构的剖面示意图；

图19是本发明实施例的半导体器件的剖面示意图。

具体实施方式

以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。

此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。

除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。在本发明的描述中，除非另有说明，“多层”的含义是两层或两层以上。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。为便于描述这里可以使用诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等空间关系术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。应当理解，空间关系术语旨在概括除附图所示取向之外器件在使用或操作中的器件的不同取向。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。因此，示范性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(旋转90度或在其他取向)，这里所用的空间关系描述符被相应地解释。

快闪存储器(Flash Memory，FM)又称为闪存，闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因此成为非挥发性存储器的主流存储器。

根据结构的不同，闪存分为非门闪存(NOR Flash Memory，NOR)和与非门闪存(NAND Flash Memory，NAND)。相比非门闪存，与非门闪存能提供高的单元密度，可以达到高存储密度。

然而，现有的与非门闪存的电学性能较差。

图1是NAND存储器的电路示意图。如图1所示，在NAND的架构中，存储单元是以每64个存储晶体管进行串联来进行组织的。多个存储晶体管的栅极结构与字线(Word Line，WL)连接。每一串存储单元(32或64个)内，在存储单元的两端具有控制晶体管与源线(SourceLine，SL)和位线(Bit Line，BL)连接。每一个NAND存储单元串都有位线用来与其他串进行连接。

随着存储器的特征尺寸的不断减小，相邻栅极结构之间的距离不断减小，导致相邻栅极结构的电容增加，相邻栅极结构之间的发生编程串扰(Interference)的几率较大。因此导致存储器的电学性能下降。

通常会在相邻的栅极结构间填充(区域A)介质层，并在相邻的栅极结构间的介质层中形成气隙。由于气隙的介电常数低于介质层材料的介电常数，因此，形成气隙能够降低相邻栅极结构之间材料的平均介电常数，能够降低相邻栅极结构之间的电容，由此，降低相邻栅极结构之间发生编程串扰的几率。

在一个对比例中，上述半导体器件的形成方法包括如下步骤：

步骤S1，提供半导体衬底。所述半导体衬底包括分立的栅极结构。

步骤S2，形成覆盖所述栅极结构的第一氧化层。所述栅极结构之间的第一氧化层中形成有第一气隙。

步骤S3，去除栅极结构顶部的第一氧化层，以露出所述栅极结构的顶部表面。

步骤S4，在所述栅极结构的顶部表面沉积金属硅化物。

步骤S5，形成覆盖所述金属硅化物和所述第一氧化层的第二氧化层。在金属硅化物之间的氧化层中形成有第二气隙。

图2-图5是对比例的半导体器件的形成方法的各步骤形成的结构的显微照片。如图2所示，在步骤S1中，提供半导体衬底。所述半导体衬底包括分立的栅极结构1。所述栅极结构1包括依次叠置的浮栅11、层间绝缘层12和控制栅13。

如图3所示，在步骤S2中，形成覆盖所述栅极结构10的第一氧化层14。所述栅极结构1之间的第一氧化层14中形成有第一气隙15。

如图4所示，在步骤S3中，去除栅极结构1顶部的第一氧化层14，以露出所述栅极结构1的顶部表面。

具体可以采用选择性刻蚀工艺去除部分第一氧化层14。栅极结构1的顶部表面高于第一氧化层14的上表面。

在步骤S4中，在所述栅极结构1的顶部表面形成金属硅化物。

如图5所示，在步骤S5中，形成覆盖所述金属硅化物16和所述第一氧化层14的氧化层17。在金属硅化物之间的氧化层17中形成第二气隙18。

采用对比例的形成方法所形成的半导体器件，相邻栅极结构之间的第一氧化层的宽度较大，而气隙的宽度较小，容易导致不良的奇偶性，影响半导体器件的可循环性。半导体器件的可循环性根据温度循环性测试或功率温度循环性测试获得。

有鉴于此，本发明实施例提供一种半导体器件的形成方法，能够提高半导体器件的可循环性。图6是本发明实施例的半导体器件的形成方法的流程图。如图6所示，本发明实施例所述的方法包括如下步骤：

步骤S100、提供半导体衬底，所述半导体衬底包括单元区，所述单元区的半导体衬底上形成有多个分立的第一堆叠结构。

步骤S200、形成第一氧化层，以在所述第一堆叠结构之间形成气隙，所述第一氧化层至少覆盖所述第一堆叠结构。

步骤S300、进行平坦化处理，以露出所述第一堆叠结构。

步骤S400、在所述第一堆叠结构上进行金属原子扩散，以形成金属硅化物层。

步骤S500、形成第二氧化层，所述第二氧化层至少覆盖所述金属硅化物层和所述第一氧化层。

在一种可选的实现方式中，所述半导体衬底还包括外围区，所述外围区的半导体衬底上形成有多个第二堆叠结构，所述第二堆叠结构和所述第一堆叠结构之间形成有沟槽；

在步骤S200后，所述方法还包括：

步骤S200a、采用熔炉氧化法在所述沟槽的侧壁和所述第二堆叠结构的侧壁形成侧墙；

步骤S200b、形成覆盖所述第一氧化层、所述侧墙和所述第三堆叠结构的停止层；

步骤S200c、形成填充所述沟槽的保护层。

在步骤S300后，所述方法还包括：

步骤S300a、去除所述保护层。

图7-图18是本发明实施例的半导体器件的形成方法的各步骤形成的结构的示意图。如图7所示，在步骤S100中，提供半导体衬底10。在步骤S100中提供的半导体衬底10可为硅单晶衬底、锗单晶衬底或硅锗单晶衬底。可替换地，半导体衬底10还可为绝缘体上硅(SOI)衬底、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)、绝缘体上锗(GeOI)、硅上外延层结构的衬底、化合物半导体衬底或合金半导体衬底。所述化合物半导体衬底包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或镝化铟，所述合金半导体衬底包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或者它们的组合，所述SOI衬底包括设置在绝缘层上的半导体层(例如硅层、锗硅层、碳硅层或锗层)，所述绝缘层保护设置在半导体层上的晶体管。在所述半导体衬底表面还可以形成若干外延界面层或应变层等结构以提高半导体器件的电学性能。

所述半导体衬底10包括单元区CELL，所述单元区CELL内的半导体衬底10上形成有多个分立的第一堆叠结构20。其中，在单元区CELL内的第一堆叠结构20用于形成存储晶体管以及选择晶体管。所述存储晶体管的浮栅和控制栅之间由栅间介质层形成电隔离，用于作为存储单元存储数据。所述选择晶体管的浮栅和控制栅之间的栅间介质层具有图案，即所述栅间介质层不能完全覆盖所述浮栅，使得浮栅和控制栅之间形成电连接，共同作为该选择晶体管的栅极。选择晶体管形成在单元区的两侧。

所述第一堆叠结构20包括依次叠置的浮栅21、栅间介质层22和控制栅23。通常，所述第一堆叠结构20是通过先在半导体衬底10上形成依次叠置的浮栅材料层、栅极介质材料层和控制栅层，然后采用光刻工艺，图案化所述浮栅材料层、栅极介质材料层和控制栅层，以形成多个分立的第一堆叠结构。

浮栅21和控制栅23可以采用多晶硅形成。因为浮栅21和控制栅23需要导电，因此多晶硅可以为掺杂的多晶硅。其中的掺杂元素可以为硼等P型杂质，也可以为磷等N型杂质。掺杂方式可以采用边沉积边掺杂的原位掺杂，也可以在沉积后采用离子注入掺杂。

栅间介质层22可以为氧化物、氮化物或多层氧化物的堆叠。栅间介质层22可以通过一道或多道工艺形成。

第一堆叠结构20中的控制栅23通常被图形化以同时作为浮栅晶体管的控制栅极和对应的字线。

在堆叠结构的下方的半导体衬底上形成有隧穿介质层(图中未示出)，隧穿介质层的材质可以为二氧化硅，例如采用热氧化法生成。

在堆叠结构的下方的半导体衬底中形成有沟道区域(图中未示出)，在沟道区域的两端形成源极和漏极的扩散区。

通过从沟道区域将热电子注入引入至浮栅以在浮栅建立非易失性负电荷，从而编程(Programming)存储单元。具体地，在需要编程的存储单元的控制栅极(也即对应的字线字线)施加较高正电压(14-18V左右)，同时，给对应的位线施加低电压，使得存储单元的漏极和源极之间被施加一个偏压。当漏极至源极偏压加速电子朝向漏极时。控制栅极的电压使得浮栅产生一个大约10V左右的感应电压。这会在浮栅和沟道之间形成电场，在该电场的作用下，沟道中的电子获得能量隧穿进入浮栅。

一旦编程了以后，在浮栅上的负电荷消耗能量而跨越过半导体栅极，并具有增加由源极区域、漏极区域、沟道区域和控制栅极所形成特征的场效晶体管(Field EffectTransistor，FET)的阈值电压的效果。在“读取”存储单元期间，可在预定的控制栅极电压下通过检测流经源极和漏极之间的电流大小，而检测存储单元的编程和未编程状态。

单元区CELL内第一堆叠结构20中的每个存储晶体管构成一个存储单元。这些堆叠结构排布成矩阵形式，而使得位线可由列内的存储单元共享，字线可由行内的存储单元共享。更具体地，在半导体衬底内的是位于第一堆叠结构下方的与各存储单元相关的沟道区域。多个位线扩散区的其中一个分离各沟道区域与邻接的沟道区域。位线扩散区形成各存储单元的源极区域和漏极区域。各多晶硅控制栅极可以是延伸在所有单元的栅间介质层上的多晶硅字线的一部分，而使得所有的控制栅极被电连接。

可选地，所述半导体衬底10还包括外围区PERI，所述外围区PERI的半导体衬底10上形成有多个第二堆叠结构30，在外围电路区PERI上形成的堆叠结构用于形成控制存储器读写的外围电路。这些外围电路可以包括适于形成于衬底上的各种电路器件，例如CMOS晶体管。所述第二堆叠结构包括依次叠置的浮栅21、图案化的栅间介质层22和控制栅23。所述第二堆叠结构30的浮栅21和控制栅23之间的栅间介质层22具有图案，使得浮栅和控制栅之间形成电连接。在图7所示的剖面示意图中，所述第二堆叠结构30的宽度大于所述第一堆叠结构20的宽度。

所述第二堆叠结构30和所述单元区CELL的第一堆叠结构20之间形成有沟槽24。

参考图8和图9，在步骤S200中，形成第一氧化层40，以在所述第一堆叠结构20之间形成气隙50，所述第一氧化层40至少覆盖所述第一堆叠结构20。

在一种可选的实现方式中，形成第一氧化层40包括如下步骤：

步骤S201、在单元区CELL和外围区PERI的上方沉积第一氧化材料层。

步骤S202、在单元区CELL的第一氧化材料层上形成光刻胶层。

步骤S203、回刻蚀外围区PERI的上方第一氧化材料层，以形成覆盖所述第一堆叠结构的第一氧化层。

步骤S204、去除光刻胶层。

参考图8，在步骤S201中，在单元区CELL和外围区PERI的上方沉积第一氧化材料层40a。

具体地，所述第一氧化材料层40a为氧化硅，所述形成第一氧化层40a为采用等离子增强化学气相沉积工艺(Plasma Enhanced Chemical Vapor Deposition，PECVD)形成所述第一氧化层40。也可以采用低压四乙氧基硅烷生长工艺(LP-TEOS)形成所述第一氧化层40。

由于形成所述第一氧化材料层40a的工艺的填充能力较弱，而相邻第一堆叠结构20之间的距离较小，因此容易在相邻第一堆叠结构20之间的第一氧化材料层40a中形成气隙50。

应理解，本申请的附图中所示的气隙的形状仅为示例性的说明。在附图中，所述气隙的形状为纺锥形，但实际上，所述气隙的形状会根据工艺参数等条件的变化而有所不同，总体上来说，由于第一氧化层沉积过程中，根据第一氧化层形成的相关原理，所述气隙会形成为中间宽，两头窄的不规则形状。

参考图9，在步骤S202中，在单元区CELL的第一氧化材料层40a上形成光刻胶层41。

参考图9，在步骤S203中，回刻蚀外围区PERI的上方第一氧化材料层40a，以形成覆盖所述第一堆叠结构20的第一氧化层40。

具体地，所述第一氧化层40覆盖部分第一堆叠结构20的上方和侧壁。凹槽24相邻的第一堆叠结构的侧壁未覆盖第一氧化层40。

在另一种可选的实现方式中，也可以通过采用掩膜，在第一堆叠结构的上方沉积第一氧化材料。

在本步骤中，在单元区CELL形成覆盖第一堆叠结构第一氧化层，以在第一堆叠结构间形成气隙50。同时去除在第二堆叠结构30表面以及沟槽24的表面的第一氧化材料层。因为第一氧化材料层采用等离子增强化学气相沉积工艺形成，致密性较差，在第一堆叠结构的间隙，第一氧化材料层这一特性有利于形成气隙，降低相邻栅极结构之间材料的平均介电常数，能够降低相邻栅极结构之间的电容，由此，降低相邻栅极结构之间发生编程串扰的几率。但在外围区PERI，第二堆叠结构30用于形成晶体管的栅极，如采用第一氧化材料层在第二堆叠结构30的侧壁，会由于第一氧化材料层的致密性差，导致隔离效果不好，影响外围区PERI中的晶体管的可靠性。

参考图10，在步骤S204中，去除光刻胶层41。

具体地，可以采用湿法剥离法(Wet Strip，WP)或灰化法去除所述光刻胶层41。

在一种可选的实现方式中，在步骤S200后，所述方法还包括：步骤S200a、步骤S200b和步骤S200c。

参考图10，在步骤S200a中，在所述沟槽24的侧壁和所述第二堆叠结构30的侧壁形成侧墙42。

具体地，首先，可以采用熔炉氧化法(Furnace Oxide，FO)形成覆盖所述沟槽24的侧壁和底面的侧墙材料层。

熔炉氧化法具体为在氧气气氛下，高温加热，使露出的第一堆叠结构的表面和沟槽24的表面的多晶硅氧化，形成材料为氧化硅的侧墙42。

类似地，也可以采用高温氧化法(High Temperature Oxidation，HTO)形成侧墙42。

然后，采用各向异性的干法刻蚀去除所述沟槽24底部的侧墙材料层。形成覆盖沟槽24的侧壁的和所述第二堆叠结构30的侧壁的侧墙42。所述侧墙42用于隔离第二堆叠结构30和后续形成的源漏区。同时，所述侧墙42也用于隔离第一堆叠结构20和后续形成的源漏区确保半导体器件的可靠性。

在形成侧墙42后，在露出的半导体衬底10的预定区域采用离子注入的方法形成源漏区。所述源漏区可以是第二堆叠结构的两侧的半导体衬底中。

参考图11，在步骤S200b中，形成覆盖所述第一氧化层40、所述侧墙42和所述第三堆叠结构30的停止层60。

所述停止层60用于在后续工艺中，形成连接源漏区的导电通孔的停止层，以避免过刻蚀破坏半导体衬底，确保半导体器件的可靠性。

在一种可选的实现方式中，所述停止层60的材料可以是氮化硅，可以采用化学气相沉积的工艺形成所述停止层60。

参考图12，在步骤S200c中，形成填充所述沟槽24的保护层70。

所述保护层70用于保护停止层60。所述保护层的材料可以是光刻胶(Photoresist，PR)、底部抗反射涂层(Bottom Anti Reflective Coating，BARC)以及有机介质层(Organic Dielectric Layer，ODL)等。可以采用旋涂或刮涂等工艺形成所述保护层70。

参考图13，在步骤S300中，进行平坦化处理，以露出所述第一堆叠结构20。

具体地，在露出第一堆叠结构20的同时，露出第二堆叠结构30。

具体地，采用化学机械化研磨(Chemical Mechanical Polish，CMP)工艺依次研磨去除所述第一堆叠结构上方的所述停止层和所述第一氧化层。在平坦化的过程中可以适当的去除一定厚度的第一堆叠结构20和第二堆叠结构30，以确保完全露出第一堆叠结构20和第二堆叠结构30。

平坦化工艺能够使第一堆叠结构20和第二堆叠结构30和第一氧化层40的上表面基本平齐，在后续工艺中，不会形成如对比例中形成的第二气隙。同时，平坦化工艺能够去除部分第一堆叠结构，使第一堆叠结构的高度降低。进而使相邻第一堆叠结构之间的空间缩小，在气隙的大小不变的情况下，能够提高气隙占相邻第一堆叠结构之间的空间的比例，气隙的介电常数低，气隙的比例提高能够降低相邻第一堆叠结构之间的第一氧化层和气隙的平均介电常数。相应的，能够降低相邻第一堆叠结构之间的电容。各个堆叠结构上施加的电压耦合到相邻第一堆叠结构上的程度较小，各个第一堆叠结构对相邻第一堆叠结构上施加电压的影响较小，因此能够降低相邻第一堆叠结构之间发生编程串扰的几率，并提高半导体器件的可循环性。

参考图14，在步骤S300a中，去除所述保护层70。

具体地，可以采用湿法剥离法或灰化法去除所述保护层70。

参考图15-图17，在步骤S400中，在所述第一堆叠结构20上进行金属原子扩散，以形成金属硅化物(Salicide)层80。

所述金属硅化物层80用于作为金属接触层，以降低所述第一堆叠结构20和后续形成的金属电极之间的接触电阻。

在一种可选的实现方式中，在所述第一堆叠结构20上进行金属原子扩散包括如下步骤：

步骤S401、在所述第一堆叠结构20上沉积金属层80a。

步骤S402、退火处理，以使金属原子扩散，形成金属硅化物层80。

步骤S403、去除多余的金属层80a。

参考图15，在步骤S401中，在所述第一堆叠结构20上沉积金属层80a。

具体地，金属层的材料可以是镍(Ni)或镍合金，具体地，所述镍合金可以是镍和从钽(Ta)、锆(Zr)、钛(Ti)、铪(Hf)、钨(W)、钴(Co)、铂(Pt)、钼(Mo)、钯(Pd)、钒(V)和铌(Nb)构成的组合中选择至少一种材料组成的合金。

参考图16，在步骤S402中，退火处理，以使金属原子扩散，形成金属硅化物层80。

具体地，对所述金属层进行热退火形成金属硅化物层80。在对所述金属退火的工艺中，退火温度为600～1000℃。可选地，所述退火工艺可以为快速热退火(Rapid ThermalAnnealing，RTA)。金属与材料为多晶硅的第一堆叠结构在高温下形成金属硅化物层80。所述金属硅化物可以是硅化镍(Ni₂Si)。

在退火处理的过程中，金属层的金属原子在材料为多晶硅的第一堆叠结构和第二堆叠结构的上表面向下扩散，在高温下，金属原子和多晶形成金属硅化物层。随着金属原子向下扩散，使得金属硅化物层的下表面不断下移，使得所述金属硅化物层的下表面低于所述气隙的顶部。

参考图17，在步骤S403中去除多余的金属层80a。

在第一堆叠结构和第二堆叠结构的顶部形成金属硅化物的同时，第一堆叠结构之间的第一氧化层40以及材料为氮化硅的停止层60能够起到金属硅化物阻挡层(SilicideArea Block，SAB)的作用，沉积在第一氧化层40和停止层60上的金属退火后不会形成金属硅化物，因此，在退火后可以采用酸洗的方法去除沉积在隔离层50上的金属。

在其他可选的实现方式中，也可以采用离子注入的方法在所述第一堆叠结构20和第二堆叠结构30的顶部形成金属硅化物层80。具体采用掩膜，露出第一堆叠结构20和第二堆叠结构30的顶部，然后在第一堆叠结构20和第二堆叠结构30上离子注入。

在本步骤中，在所述第一堆叠结构上进行金属原子扩散的方法在第一堆叠结构上形成金属硅化物层。随着金属原子向下扩散，第一堆叠结构上端的部分区域逐步转化成为金属硅化物层。由此，能够使得金属硅化物层的下表面低于气隙的顶端。使得相邻金属硅化物层之间有部分区域为气隙。不需要如对比例中在相邻金属硅化物层之间形成第二气隙。避免出现对比例中不良的奇偶性的情况，因此能够降低相邻第一堆叠结构之间发生编程串扰的几率，并提高半导体器件的可循环性。

参考图18，在步骤S500中，形成第二氧化层90，所述第二氧化层90至少覆盖所述金属硅化物层80和所述第一氧化层40。

在一种可选的实现方式中，所述第二氧化层90覆盖所述金属硅化物层80、第一氧化层40和停止层60。所述金属硅化物层80形成在第一堆叠结构20上和第二堆叠结构30上。

所述第二氧化层90用于保护所述金属硅化物层80、第一氧化层40和停止层60。并在后续工艺中，在所述第二氧化层90中形成导电通孔、电极或金属互连线等。以连接单元区CELL或外围区PERI中的晶体管的栅极结构或源漏区等，以形成电路，进而形成完整的半导体器件。

所述第二氧化层90的材料可以为氧化硅、氮化硅、氮氧化硅、碳氧化硅或低K介质材料。进一步地，第二氧化层90的材料和第一氧化层40的材料相同。在本发明实施例中，第二氧化层90的材料为氧化硅。第二氧化层90选用和第一氧化层40相同的材料，能够减小第二氧化层90和第一氧化层40之间的应力，使第二氧化层90和第一氧化层40的结合性能更好。

在本发明实施例中，先在第一堆叠结构上沉积第一氧化层，在第一堆叠结构之间形成气隙，在对第一堆叠结构进行平坦化处理后，第一堆叠结构的上表面下移，相邻第一堆叠结构之间的空间缩小，在气隙的大小不变的情况下，能够提高气隙占相邻第一堆叠结构之间的空间的比例，气隙的介电常数低，气隙的比例提高能够降低相邻第一堆叠结构之间的第一氧化层和气隙的平均介电常数。进而，能够降低相邻第一堆叠结构之间的电容，降低相邻第一堆叠结构之间发生编程串扰的几率。从而，能够提高半导体器件的可靠性。

根据本发明实施例的形成方法制备的半导体器件如图19所示。所述半导体器件包括半导体衬底10’、第一氧化层40’、金属硅化物层40’、第二氧化层90’以及气隙50’。

所述半导体衬底10’包括单元区CELL’和外围区PERI’。

所述单元区CELL’内的半导体衬底上形成有多个分立的第一堆叠结构20’所述第一堆叠结构包括依次叠置的浮栅21’、栅间介质层22’和控制栅23’。所述外围区PERI’的半导体衬底上形成有多个第二堆叠结构30’。所述第二堆叠结构包括依次叠置的浮栅21’、图案化的栅间介质层22’和控制栅23’。所述第一堆叠结构20’和第二堆叠结构30’之间形成沟槽24’。

具体地，形成在单元区CELL’中的第一堆叠结构20’一部分用于形成存储单元，一部分用于形成选择晶体管。

第一氧化层40’覆盖所述第一堆叠结构20’的侧壁和所述第一堆叠结构20’之间的半导体衬底。进一步地，第一氧化层40’还覆盖金属硅化物层80’的侧壁。

金属硅化物层形成在所述第一堆叠结构20’的顶部。其中，所述金属硅化物层的上表面和第一氧化层的上表面基本平齐。

第二氧化层90’，所述第二氧化层90’至少覆盖所述金属硅化物层80’和所述第一氧化层40’。

气隙50’位于相邻所述第一堆叠结构20’之间的所述第一氧化层40’中。进一步地，所述气隙50’的上表面高于所述第一堆叠结构20’的上表面。

可选地，所述半导体器件还包括：侧墙42’和停止层60’。

侧墙42’覆盖所述沟槽24’的侧壁和所述第二堆叠结构30’的侧壁。

停止层60’覆盖所述侧墙42’和所述沟槽24’底部的所述半导体衬底。

在本发明实施例中，金属硅化物层的上表面和第一氧化层的上表面基本平齐，能够提高气隙占相邻第一堆叠结构之间的空间的比例，气隙的介电常数低，气隙的比例提高能够降低相邻第一堆叠结构之间的第一氧化层和气隙的平均介电常数。进而，能够降低相邻第一堆叠结构之间的电容，降低相邻第一堆叠结构之间发生编程串扰的几率。从而，能够提高半导体器件的可靠性。

以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种半导体器件的形成方法，其特征在于，所述方法包括：

进行平坦化处理，以露出所述第一堆叠结构；

2.根据权利要求1所述的方法，其特征在于，所述金属硅化物层的下表面低于所述气隙的顶部。

3.根据权利要求1所述的方法，其特征在于，所述半导体衬底还包括外围区，所述外围区的半导体衬底上形成有多个第二堆叠结构，所述第二堆叠结构和所述第一堆叠结构之间形成有沟槽；

在所述形成第一氧化层后，所述方法还包括：

在所述沟槽的侧壁和所述第二堆叠结构的侧壁形成侧墙；

形成填充所述沟槽的保护层。

4.根据权利要求3所述的方法，其特征在于，所述进行平坦化处理具体为：

5.根据权利要求3所述的方法，其特征在于，在所述进行平坦化处理后，所述方法还包括：

去除所述保护层。

6.根据权利要求1所述的方法，其特征在于，所述第一氧化层为氧化硅，所述形成第一氧化层具体为：

采用等离子增强化学气相沉积工艺形成所述第一氧化层。

7.根据权利要求1所述的方法，其特征在于，所述第一堆叠结构包括依次叠置的浮栅、栅介质层和控制栅。

8.根据权利要求1所述的方法，其特征在于，所述第二堆叠结构包括依次叠置的浮栅、栅介质层和控制栅，其中，所述浮栅和所述控制栅电连接。

9.根据权利要求1所述的方法，其特征在于，所述在所述第一堆叠结构上进行金属原子扩散包括：

在所述第一堆叠结构上沉积金属层；

退火处理，以使金属原子扩散，形成金属硅化物层；

去除多余的所述金属层。

10.一种半导体器件，其特征在于，所述半导体器件包括：

第一氧化层，所述第一氧化层覆盖所述第一堆叠结构的侧壁和所述第一堆叠结构之间的半导体衬底；

11.根据权利要求10所述的半导体器件，其特征在于，所述气隙的上表面高于所述第一堆叠结构的上表面。

12.根据权利要求10所述的半导体器件，其特征在于，所述半导体衬底还包括外围区，所述外围区的半导体衬底上形成有多个第二堆叠结构，所述第二堆叠结构和所述第一堆叠结构之间形成有沟槽，所述半导体器件还包括：