KR20150112751A - 내장형 비휘발성 메모리 - Google Patents

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위안타이 쳉
쉬창 류
챠슝 챠이
루리앙 리
해리 학 레이 추앙
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Abstract

진보된 논리 회로에 내장된 비휘발성 메모리와 이 메모리를 형성하는 방법이 제공된다. 비휘발성 메모리에서, 워드 라인과 소거 게이트는 제어 게이트의 상단면보다 낮은 상단면을 갖는다. 또한, 자가 정렬된(self-aligned) 실리사이드화 프로세스가 수행되기 전에, 워드 라인과 소거 게이트가 유전 물질에 의해 둘러싸인다. 그러므로, 어떠한 금속 실리사이드도 워드 라인과 소거 게이트 상에 형성될 수 없어서, 나중의 화학 기계적 폴리싱 프로세스에서 단락과 전류 누출의 문제를 발생시키지 않는다.

Description

내장형 비휘발성 메모리{EMBEDDED NONVOLATILE MEMORY}
모바일 응용을 위한 진보된 논리 회로의 기능과 성능은 비휘발성 메모리를 진보된 논리 회로 내에 내장함으로써 더욱 개선될 수 있다. 하지만, 비휘발성 메모리의 프로세스를 진보된 논리 회로와 통합시키기 위해 일부 문제들이 여전히 해결될 필요가 있다.
진보된 논리 회로에 내장된 비휘발성 메모리와 이 메모리를 형성하는 방법이 제공된다. 비휘발성 메모리에서, 워드 라인과 소거 게이트는 제어 게이트의 상단면보다 낮은 상단면을 갖는다. 또한, 자가 정렬된(self-aligned) 실리사이드화 프로세스가 수행되기 전에, 워드 라인과 소거 게이트가 유전 물질에 의해 둘러싸인다. 그러므로, 어떠한 금속 실리사이드도 워드 라인과 소거 게이트 상에 형성될 수 없어서, 나중의 화학 기계적 폴리싱 프로세스에서 단락과 전류 누출의 문제를 발생시키지 않는다.
본 발명 개시의 양상은 첨부된 도면들을 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따라, 다양한 특징부가 실제 크기대로 도시되지는 않는다는 것이 주목된다. 사실상, 다양한 특징부의 크기는 논의의 명확성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1a 내지 1h는 본 발명 개시의 일부 실시예에 따른 내장형 비휘발성 메모리의 프로세스를 도시하는 단면도들이다.
도 2a 내지 2d는 본 발명 개시의 일부 실시예에 따른 내장형 비휘발성 메모리의 프로세스를 도시하는 단면도들이다.
도 3a 내지 3d는 본 발명 개시의 일부 실시예에 따른 내장형 비휘발성 메모리의 프로세스를 도시하는 단면도들이다.
도면들, 개략도들, 및 다이어그램들은 예증적이고, 한정하는 것으로 의도되는 것이 아니고 본 발명 개시의 실시예들의 예시들이고, 설명 목적을 위해 단순화되며, 정확한 크기로 도시되지는 않는다.
아래에 기재된 개시는 제공된 본 발명 대상의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들과 장치들의 특정 예시들은 본 발명의 개시를 단순화시키기 위해 아래에서 설명된다. 물론 이러한 예시들은 단지 예시일뿐이지 본 발명을 제한하는 것으로 의도되지는 않는다. 예를 들면, 아래에 기재된 설명에서 제1 특징부가 제2 특징부 위에 또는 그 상에 형성되는 것은, 제1 및 제2 특징부들이 직접 접촉되게 형성되는 실시예를 포함할 수 있고, 추가적 특징부들이 제1 및 제2 특징부가 직접 접촉될 수 없도록 제1 및 제2 특징부들 사이에 형성될 수 있는 실시예를 또한 포함할 수 있다. 또한, 본 발명 개시는 다양한 예시들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함 및 명확성을 위한 것이지, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계를 지시하지는 않는다.
또한, "밑에", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증된 바와 같이 하나의 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가해서 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게 지향(90도 회전 또는 다른 방위들로)될 수 있고, 본 명세서에서 사용되는 공간적인 상대적인 묘사 용어들도 마찬가지로 해석될 수 있다.
비휘발성 메모리 프로세스를 모바일 응용을 위한 진보된 논리 프로세스와 통합하는 것의 하나의 문제는, 금속 실리사이드가 논리 영역의 소스/드레인 영역 상에 형성될 때, 비휘발성 메모리 영역 내의 소거 게이트와 워드 라인의 상단 상에 금속 실리사이드를 형성함으로써 야기된다. 화학 기계적 폴리싱 프로세스 후에, 워드 라인의 상단 상의 금속 실리사이드는 전체 웨이퍼 위에 확산될 것이고, 이에 따라 단락과 전류 누출의 문제가 발생된다. 그러므로, 본 개시는 상기 문제를 해결하기 위해, 모바일 응용을 위한 진보된 논리 프로세스와 통합될 수 있는 비휘발성 메모리를 제조하는 신규한 프로세스를 제공한다. 본 개시의 다양한 실시예에 따라, 비휘발성 메모리는 적층된 게이트 메모리일 수 있다.
도 1a 내지 1h는 본 발명 개시의 일부 실시예에 따른 내장형 비휘발성 메모리의 프로세스를 도시하는 단면도들이다. 도 1a 내지 1h에서, 도 1e에서 형성된 비휘발성 메모리의 소거 게이트(122b)와 워드 라인(122a)이 도 1f에서 에칭백(etch back)될 것이다. 따라서, 워드 라인(122a)과 소거 게이트(122b)의 상단면은 제어 게이트(108)의 상단면보다 높지 않아서, 워드 라인(122a)과 소거 게이트(122b)의 상단면 상에 금속 실리사이드를 형성하는 것을 회피하게 한다.
도 1a에서, 터널링 산화물층(102)과 제1 폴리실리콘층은 기판(100) 상에 순차적으로 형성되고, 기판은 내부에 형성된 격리 구조체(도 1a에서 미도시됨)를 갖는다. 그런 다음, 제1 폴리실리콘층이 도면의 표면에 평행하게 복수의 폴리실리콘 스트라이프(104)를 형성하도록 패터닝된다. 상기 격리 구조체는 예를 들면 쉘로우 트렌치 격리부(shallow trench isolation; STI)일 수 있다. 터닐링 산화물층(102)은 열 산화 프로세스에 의해 형성될 수 있다. 제1 폴리실리콘층은 화학적 증기 퇴적에 의해 형성되고, 그런 다음, 예를 들면, 복수의 폴리실리콘 스트라이프(104)를 형성하도록 포토리소그래피에 의해 패터닝되고 건식 에칭에 의해 후속될 수 있다. 제1 폴리실리콘은 예를 들면, 200 Å과 같은, 150 내지 300 Å 범위의 두께를 가질 수 있다.
다음으로, 중간 유전층(106), 제2 폴리실리콘층, 및 제1 유전층이 기판(100) 위에 순차적으로 형성되어, 복수의 폴리실리콘 스트라이프(104)와 터널링 산화물층(102)을 덮게 된다. 중간 유전층(106)은 예를 들면, 하단 실리콘 산화물층, 중간 실리콘 질화물층, 및 상단 실리콘 산화물층을 포함할 수 있다. 하단 및 상단 실리콘 산화물층은 800 내지 1200 ℃ 범위의 온도로 열 산화시키고, 후속해서 1000 ℃로 어닐링시킴으로써 형성될 수 있고, 예를 들면 40 Å의 두께를 가질 수 있다. 중간 실리콘 질화물층은 저압 화학적 증기 퇴적(chemical vapor deposition; LPCVD)에 의해 형성될 수 있고, 예를 들면, 80 Å의 두께를 가질 수 있다. 제2 폴리실리콘층은 화학적 증기 퇴적에 의해 형성될 수 있고, 예를 들면, 250 Å과 같은, 300 내지 600 Å 범위의 두께를 가질 수 있다. 제1 유전층은 LPCVD에 의해 퇴적된 실리콘 질화물로 제조될 수 있고, 예를 들면, 1300 Å과 같은, 1000 내지 1500 Å 범위의 두께를 가질 수 있다.
그런 다음, 제1 유전층과 제2 폴리실리콘층이 패터닝되어 마스크층(110)과 제어 게이트(108)를 각각 형성한다. 패터닝 방법은 포토리소그래피와, 이에 후속되는 건식 에칭에 의해 수행될 수 있다. 제2 폴리실리콘층의 에칭 동안에, 마스크층(110)이 에칭 마스크로서 이용된다.
도 1b에서, 제2 유전층이 기판(100) 위에 형성되어, 마스크층(110), 제어 게이트(108), 및 중간 유전층(106)을 컨포멀하게(conformally) 덮게 된다. 다음으로, 제2 유전층이 이방성으로(anisotropically) 에칭되어, 마스크층(110)과 제어 게이트(108)의 측벽 상에 제1 스페이서(112)를 형성하게 된다. 결과적으로, 노출된 중간 유전층(106), 복수의 폴리실리콘 스트라이프(104), 및 이 스트라이프 아래의 터널링 산화물층(102)이 에칭되어 중간 유전층(106a), 플로팅 게이트(104a), 및 터널링 산화물층(102a)을 형성함으로써 기판(100) 상에 게이트 적층(114)을 형성하게 된다. 제2 유전층은 하단 실리콘 산화물층, 중간 실리콘 질화물층, 및 상단 실리콘 산화물층을 포함할 수 있다.
도 1c에서, 제1 버퍼층(116a)과 제3 유전층이 기판(100) 위에 순차적으로 형성되어, 게이트 스택(114)과 노출된 기판(100)의 노출된 표면을 컨포멀하게 덮게 된다. 제1 버퍼층(116a)은 예를 들면, 화학적 증기 퇴적에 의해 형성된 실리콘 산화물층일 수 있다. 제3 유전층은 예를 들면, LPCVD에 의해 형성된 실리콘 질화물층일 수 있다. 그런 다음, 제3 유전층이 이방성으로 에칭되어 게이트 스택(114)의 측벽 상에 제2 스페이서(118)를 형성하게 된다. 이방성 에칭이 건식 에칭에 의해 수행될 수 있다.
상기 버퍼층(116a)은, 격자 불일치가 명백할 때, 제3 유전층과 노출된 실리콘층 사이에 격자 불일치에 의해 야기된 스트레인을 방출(release)하도록 종종 이용된다. 예를 들면, 도 1c에서 노출된 실리콘층은 폴로팅 게이트(104a)와 기판(100)을 포함한다. 하지만, 만약 제3 유전층과 노출된 실리콘층 사이의 격자 불일치가 명백한 스트레인을 발생할 정도로 명백하지 않다면, 버퍼층(116a)이 생략될 수 있다.
다음으로, 패터닝된 포토레지시트층(121)이 스핀 코팅, 노출 및 현상 프로세스들의 조합에 의해 형성되어, 기판(100)의 공통 소스 영역을 노출시키게 된다. 그런 다음, 이온이 노출된 기판(100) 안으로 주입되어 공통 소스(120)를 형성하게 된다. 결과적으로, 패터닝된 포토레지시트층(121)에 의해 노출된 제2 스페이서(118)가 제거되고, 제거 방법은 예를 들면, 건식 에칭 또는 습식 에칭에 의해 수행될 수 있다. 노출된 제2 스페이서(118)의 제거 동안에, 버퍼층(116a)이 소모되어 공통 소스(120)를 최종적으로 노출시킬 수 있다.
도 1d에서, 패터닝된 포토레지시트층(121)이 제거되고, 제거 방법은 예를 들면, 솔벤트 스트리핑 또는 플라즈마 애싱(plasma ashing)에 의해 수행될 수 있다. 그런 다음, 게이트 산화물층(116b)이 형성되어, 노출된 기판, 즉, 공통 소스(120)를 덮게 된다. 게이트 산화물층(116b)은 열 산화에 의해 형성될 수 있다.
다음으로, 제3 폴리실리콘층(122)과 제4 유전층(124)이 기판(100) 위에 순차적으로 형성된다. 제3 폴리실리콘층(122)의 두께는 터널링 산화물층(102a), 플로팅 게이트(104a), 중간 유전층(106a), 및 제어 게이트(108)의 전체 두께보다 작은데, 예를 들면 약 400 Å 내지 약 600 Å 범위이다. 제4 유전층(124)의 두께는 약 200 Å 내지 약 400 Å의 범위이다. 제4 유전층은 예를 들면, LPCVD에 의해 형성된 실리콘 산화물로 제조될 수 있다.
도 1e에서, 제4 유전층(124)은 이방성으로 에칭되어 워드 라인(122a) 상의 제1 측면 캡층(124a)과 소거 게이트(122b) 상의 제1 중간 캡층(124b)을 형성하고, 에칭은 제3 폴리실리콘층(122) 상에서 정지된다. 결과적으로, 노출된 제3 폴리실리콘층(122)은 이방성으로 에칭되어, 제2 스페이서(118) 옆에 워드 라인(122a)과 공통 소스(120) 위에 소거 게이트(122b)를 형성하고, 에칭은 제1 버퍼층(116a) 상에서 정지된다. 상기 이방성 에칭은 건식 에칭에 의해 수행될 수 있다.
제1 버퍼층(116a)이 아주 얇기 때문에, 제3 폴리실리콘층(122)의 에칭 동안에 제1 버퍼층(116a)의 노출된 부분이 쉽게 에칭되어 제거되어 이 노출된 부분 아래의 기판(100)을 노출시키게 된다. 그러므로, 유기 물질은 기판(100) 위에서 스핀 코팅되어, 노출된 기판(100)을 보호하도록 기판(100)의 노출된 상단면을 덮는 유기층(126)을 형성하게 된다. 동시에, 워드 라인(122a)과 소거 게이트(122b)의 노출된 상단면이 에칭되어 오목한 상단면을 갖게 되므로, 유기 물질이 워드 라인(122a)과 소거 게이트(122b)의 상단면 상에 또한 스핀 코팅될 수 있다. 또한, 기판(100)을 덮는 유기층(126)의 두께는, 기판(100)을 더 잘 보호하도록, 워드 라인(122a)과 소거 게이트(122b)를 덮는 유기층(126)의 두께보다 더 두껍다. 상기 유기 물질은 워드 라인(122a)과 소거 게이트(122b)의 후속적인 에칭 동안에 노출된 기판(100)을 보호하도록 스핀 코팅될 수 있는 포토레지스트 또는 다른 유기 폴리머일 수 있다.
도 1f에서, 유기층(126)이 에칭되어, 워드 라인(122a)과 소거 게이트(122b)의 상단면을 노출시키지만, 기판(100)의 상단면은 유기층(126)에 의해 여전히 덮혀 있다. 다음으로, 노출된 워드 라인(122a)과 노출된 소거 게이트(122b)가 등방성 건식 에칭에 의해 선택적으로 에칭백되어, 실리콘 질화물로 제조된 제1 중간 캡층(124b), 제1 측면 캡층(124a), 및 제2 스페이서(118)를 손상시키지 않게 된다. 그러므로, 워드 라인(122a)과 소거 게이트(122b)의 상단면의 레벨이 낮아진다. 그런 다음, 기판(100) 상에 남겨진 유기층(126)이 예를 들면 솔벤트 스트리핑에 의해 제거된다.
일부 실시예에 따라, 상기 등방성 건식 에칭이 유도 결합형 플라즈마(inductively-coupled plasma; ICP) 폴리 에처(etcher)에 의해 수행될 수 있다. 에칭 플라즈마의 소스는 5 내지 50 sccm의 SF6와 100 내지 600 sccm의 캐리어 가스의 혼합물을 포함할 수 있고, 캐리어 가스는 Ar 또는 He일 수 있다. 반응 체임버 내의 압력은 3 내지 50 mTorr로 증가될 수 있고, ICP 전력은 200 내지 600 W로 증가될 수 있다. 또한, 바이어스 전압은 0 내지 100 V로 감소될 수 있다. SF6가 에칭 플라즈마의 소스로서 이용되므로, 건식 에칭은 등방성일 수 있다.
일부 실시예에 따라, 상기 건식 에칭은 화학적 건식 에처에 의해 수행될 수 있다. 화학적 건식 에처는 발생된 플라즈마의 운동 에너지를 거의 영(0)으로 감소시키도록 원격 플라즈마 소스가 장착된다. 그러므로, 등방성 에칭은 높은 운동 에너지 플라즈마에 의해 야기된 손상을 감소시키도록 수행될 수 있다. 화학적 건식 에칭(chemical dry etching; CDE) 프로세스에서, 플라즈마의 소스는 CxHyFz와 산소의 혼합물을 포함할 수 있다. 혼합 가스의 전체 유속은 300 내지 800 sccm일 수 있고, 산소에 대한 CxHyFz의 유속비는 0.5 내지 1.5 일 수 있다. CxHyFz는 CH2F2, CHF3, CF4, C2F6, C3F8, C4F6, 또는 C5F8일 수 있다. 반응 체임버의 압력은 200 내지 500 mTorr일 수 있다. 실리콘 질화물에 대한 실리콘의 에칭 선택도는 약 3 내지 10이고, 따라서, 제2 스페이서(118), 제1 측면 캡층(124a), 및 제1 중간 캡층(124b)의 손상이 효과적으로 감소될 수 있다.
도 1g에서, 제2 버퍼층(128)과 제5 유전층이 기판(100) 위에 순차적으로 형성되어, 기판(100) 상의 구조체를 덮게 된다. 그런 다음, 제5 유전층이 이방성으로 에칭되어, 워드 라인(122a)의 측벽 상의 제3 스페이서(130a), 워드 라인(122a)의 상단면 상의 제2 측면 캡층(130b), 및 소거 게이트(122b) 상의 제2 중간 캡층(130c)을 형성하게 된다. 동시에, 노출된 제2 버퍼층(128)은 제5 유전층의 에칭 동안에 또한 에칭되어 제거되는데, 이는 제2 버퍼층(108)이 약간 얇기 때문이다. 제2 버퍼층(128)은 CVD에 의해 형성된 실리콘 산화물층일 수 있다. 제5 유전층은 LPCVD에 의해 형성된 실리콘 질화물층일 수 있다. 이방성 에칭이 예를 들면, 건식 에칭에 의해 수행될 수 있다. 유사하게, 제5 유전층과 노출된 실리콘층 사이의 격자 불일치가 명백한 스트레인을 발생시키는 것이 명백하지 않을 때, 제2 버퍼층(128)은 생략될 수 있다.
결과적으로, 자가-정렬형 실리사이드화(샐리사이드) 프로세스가 비휘발성 메모리 영역과 논리 영역 모두 상에 실리콘 물질의 노출된 표면 상에 금속 실리사이드를 형성하도록 수행된다. 그러므로, 금속 실리사이드는 기판(100) 및 다른 폴리실리콘층의 노출된 표면 상에 형성될 것이다. 워드 라인(122a)과 소거 게이트(122b)의 노출된 표면이 제2 버퍼층(128), 제1 측면 캡층(124a), 제1 중간 캡층(124b), 제3 스페이서(130a), 제2 측면 캡층(130b), 및 제2 중간 캡층(130c)에 의해 덮혔기 때문에, 어떠한 금속 실리사이드도 워드 라인(122a)과 소거 게이트(122b)의 상단면 상에 형성될 수 없다. 비휘발성 메모리 영역에서, 금속 실리사이드층(132)은 드레인으로서 이용되도록 기판(100)의 노출된 표면 상에만 형성될 수 있다.
도 1h에서, 에칭 정치층(134)이 기판(100)상의 구조체를 컨포멀하게 덮도록 기판(100) 위에 형성된다. 에칭 정지층(134)의 물질은 예를 들면, LPCVD에 의해 형성된 실리콘 질화물일 수 있다. 그런 다음, 로우-k 유전층(136)이 기판(100)상에 형성된 구조체를 덮도록 기판(100) 위에 형성된다. 그 후에, 화학 기계적 폴리싱(chemical mechanical polishing; CMP) 프로세스가 전체 웨이퍼를 폴리싱하도록 수행되어, 로우-k 유전층(136)의 상부 부분을 제거하며, CMP는 마스크층(110) 상에서 정지된다. 그러므로, 마스크층(110)의 두께는 더욱 감소된다.
로우-k 유전층(136)의 물질은 실리콘 이산화물(즉, 로우-k 유전 물질)의 유전 상수보다 작은 유전 상수를 갖는 유전 물질로부터 제조될 수 있다. 공통 로우-k 유전 물질은 불소-도핑된 실리콘 이산화물, 탄소-도핑된 실리콘 이산화물, 인 실리콘 이산화물, 인 탄소-도핑된 실리콘 이산화물, 스핀온 유기 폴리머 유전체(예를 들면, 폴리이미드, 폴리노보렌, 벤조사이클로뷰텐, 또는 폴리테트라플루오르에틸렌), 스핀온 실리콘 기반 폴리머 유전체(예를 들면, 수소 실세스콰이옥산(hydrogen silsesquioxane; HSQ)과 메틸실세스퀴옥산(methylsilsesquioxane; MSQ))를 포함한다.
도 2a 내지 2d는 본 발명 개시의 일부 실시예에 따른 내장형 비휘발성 메모리의 프로세스를 도시하는 단면도들이다. 도 2a 이전의 프로세스는 도 1a 내지 1c와 유사하므로, 도면들과 세부 설명들은 여기서 생략된다. 또한, 동일하거나 유사한 컴포넌트를 나타내는 도 2a의 참조 번호는 도 1c의 참조 번호에 100을 추가시킴으로써 얻어지고, 따라서 동일하거나 유사한 컴포넌트를 나타내는 도 2a의 참조 번호의 의미는 반복해서 설명되지 않는다. 도 2a 내지 2d에서, 도 1d의 제3 폴리실리콘층(122)과 제4 유전층(124)이 단지 도 2a의 제3 폴리실리콘층(222)에 의해 대체되고, 제3 폴리시리콘층(222)은 도 2b의 제어 게이트(208)의 상단면보다 높지 않은 상단면을 갖는 소거 게이트(222b)와 워드 라인(222a)을 형성하도록 에칭되어, 워드 라인(222a)과 소거 게이트(222b)의 상단면 상에 금속 실리사이드를 형성하는 것을 회피하게 된다. 도 2a 내지 2d의 세부 설명이 이하에서 설명된다.
도 1c의 포토레지스트층(121)의 제거 후에, 노출된 제1 버퍼층(216a)이 도 2a에서 제거된다. 노출된 제1 버퍼층(216a)의 제거 방법은 예를 들면 습식 에칭일 수 있다. 게이트 산화물층(216b)은 기판(200), 플로팅 게이트(204a), 및 공통 소스(220)의 노출된 표면들을 덮도록 성장된다. 게이트 산화물층(216b)의 형성 방법은 열 산화에 의해 수행될 수 있다. 다음으로, 제3 폴리실리콘층(222)이 기판(200)을 덮도록 형성되고, 제3 폴리실리콘층(222)의 두께는 게이트 스택(214)의 전체 두께보다 두껍다. 일부 실시예에 따라, 제3 폴리실리콘층의 두께는 약 1800 내지 약 2200 Å의 범위이다.
도 2b에서, 제3 폴리시리콘층(222)은, 기판(200)이 워드 라인(222a)과 소거 게이트(222b)를 형성하도록 노출될 때까지 이방성으로 에칭된다. 그런 다음, 제2 버퍼층(224)과 제4 유전층이 기판(200) 위에 순차적으로 형성된다. 제4 유전층이 워드 라인(222a) 상의 측면 캡층(226a)과 소거 게이트(222b) 상의 제1 중간 캡층(226b)를 형성하도록 이방성으로 에칭되고, 노출된 제2 버퍼층(224)은 제4 유전층의 에칭 동안에 소모된다. 다음으로, 노출된 워드 라인(222a)이 에칭 마스크로서 측면 캡층(226a)을 이용함으로써 더 에칭되어 워드 라인(222a)의 프로파일을 수정하게 된다. 소거 게이트(222b)에 대해서는, 제4 유전층이 소거 게이트(222b) 위에서 더 두껍기 때문에, 최종적으로 소거 게이트(222b)는 워드 라인(222a)의 에칭백 동안 에칭되지 않는다.
도 2c에서, 제3 버퍼층(228)과 제5 유전층이 기판(200) 위에 순차적으로 형성된다. 제5 유전층이 이방성으로 에칭되어, 워드 라인(222a)의 측벽 상의 제3 스페이서(230a)와 소거 게이트(222b) 상의 제2 중간 캡층(230b)을 형성하게 된다. 노출된 제3 버퍼층(228)은 제5 유전층의 에칭 동안에 소모된다. 제3 버퍼층(228)은 CVD에 의해 형성된 실리콘 산화물층일 수 있다. 제5 유전층은 LPCVD에 의해 형성된 실리콘 질화물층일 수 있다. 유사하게, 제3 버퍼층(228)은, 제5 유전층과 노출된 실리콘층 사이의 응력이 너무 많지 않을 경우 생략될 수 있다.
그런 다음, 자가-정렬형 실리사이드화(샐리사이드) 프로세스가 비휘발성 메모리 영역과 논리 영역 모두 상에서 실리콘 물질의 노출된 표면 상에 금속 실리사이드를 형성하도록 수행된다. 그러므로, 기판(200)과 다른 폴리실리콘층의 노출된 표면은 위에 형성된 금속 실리사이드(232)를 가질 것이다. 워드 라인(222a)과 소거 게이트(222b)의 상단면이 노출되지 않으므로, 어떠한 금속 실리사이드도 워드 라인(222a)과 소거 게이트(222b)의 상단 상에 형성될 수 없다는 것을 주목해야 한다.
도 2d에서, 에칭 정치층(234)이 기판(200)상의 구조체를 컨포멀하게 덮도록 기판(200) 위에 형성된다. 에칭 정지층(234)의 물질은 예를 들면, 실리콘 질화물일 수 있다. 그런 다음, 로우-k 유전층(236)이 기판(200)상에 형성된 구조체를 덮도록 기판(200) 위에 형성된다. 그 후에, 화학 기계적 폴리싱(chemical mechanical polishing; CMP)이 전체 웨이퍼를 폴리싱하도록 수행되어, 로우-k 유전층(236)의 상부 부분을 제거하며, CMP는 마스크층(210) 상에서 정지된다. 그러므로, 마스크층(210)의 두께는 더욱 감소된다. 로우-k 유전층(236)의 물질은 로우-k 유전층(136)의 물질과 유사하므로 여기서 생략된다.
도 3a 내지 3d는 본 발명 개시의 일부 실시예에 따른 내장형 비휘발성 메모리의 프로세스를 도시하는 단면도들이다. 도 3a 이전의 프로세스가 도 1a 내지 1c와 유사하므로, 도면들과 세부 설명들은 여기서 생략된다. 또한, 동일하거나 유사한 컴포넌트를 나타내는 도 3a의 참조 번호는 도 1c의 참조 번호에 200을 추가시킴으로써 얻어지고, 따라서 동일하거나 유사한 컴포넌트를 나타내는 도 3a의 참조 번호의 의미는 반복해서 설명되지 않는다. 도 3a 내지 3d에서, 도 2a의 제3 폴리실리콘층(222)이 도 3a의 제3 폴리실리콘층(322)과 유기층(324)에 의해 대체된다. 그러므로, 유기층(324)과 제3 폴리실리콘층(322)은 비선택적으로 에칭백되어, 도 3b의 제어 게이트(308)의 상단면보다 높지 않은 상단면을 갖는 제3 폴리실리콘층을 남기게 된다. 따라서, 금속 실리사이드가 워드 라인(322a)과 소거 게이트(322b)의 상단면 상에 형성되도록 회피될 수 있다. 도 3a 내지 3d의 세부 설명이 이하에서 설명된다.
도 1c의 포토레지스트층(121)의 제거 후에, 노출된 제1 버퍼층(316a)이 도 3a에서 제거된다. 노출된 제1 버퍼층(316a)의 제거 방법은 예를 들면 습식 에칭일 수 있다. 게이트 산화물층(316b)은 기판(300), 플로팅 게이트(304a), 및 공통 소스(320)의 노출된 표면들을 덮도록 성장된다. 게이트 산화물층(316b)의 형성 방법은 열 산화에 의해 수행될 수 있다. 다음으로, 제3 폴리실리콘층(322)과 유기층(324)이 기판(200)을 덮도록 형성된다. 제3 폴리실리콘층(322)의 두께는 터널링 산화물층(302a), 플로팅 게이트(304a), 중간 유전층(306a), 및 제어 게이트(308)의 전체 두께보다 작은데, 예를 들면 약 400 내지 약 600 Å 범위이다. 유기층의 상단면은 게이트 스택(314)의 상단면보다 높다. 그러므로, 유기층(324)의 두께는 일부 실시예에 따라 약 1000 내지 약 1500 Å범위일 수 있다.
도 3b에서, 제3 폴리실리콘층의 상단면이 제어 게이트(308)의 상단면보다 낮게될 때까지, 제3 폴리실리콘층(322)과 유기층(324)이 비선택적으로 에칭된다. 일부 실시예에 따라, 잔여 제3 폴리실리콘층(322)의 두께는 약 600 내지 약 800 Å의 범위이다. 이 단계에서, 소거 게이트(322b)가 형성된다. 그러므로, 유기층(324)의 잔존물이 제거되고, 이 제거는 플라즈마 애싱에 의해 수행될 수 있다.
다음으로, 제2 버퍼층(326)과 제4 유전층이 기판(300) 위에 순차적으로 형성되어, 기판(300) 상의 구조체를 덮게 된다. 제4 유전층이 워드 라인(322a) 상의 측면 캡층(328a)과 소거 게이트(322b) 상의 제1 중간 캡층(328b)를 형성하도록 이방성으로 에칭되고, 노출된 제2 버퍼층(326)의 일부가 제4 유전층의 에칭 동안에 소모된다. 다음으로, 노출된 제3 폴리실리콘층(322)이 에칭 마스크로서 측면 캡층(328a)을 이용함으로써 더 에칭되어 워드 라인(322a)을 형성하게 된다. 제2 버퍼층(326)은 CVD에 의해 형성된 실리콘 산화물층일 수 있다. 제4 유전층은 LPCVD에 의해 형성된 실리콘 질화물층일 수 있다. 유사하게, 제2 버퍼층(326)은, 제4 유전층과 노출된 실리콘층 사이의 스트레인이 너무 많지 않을 경우 생략될 수 있다.
도 3c에서, 제3 버퍼층(330)과 제5 유전층이 기판(300) 위에 순차적으로 형성된다. 제5 유전층이 이방성으로 에칭되어, 워드 라인(322a)의 측벽 상의 제3 스페이서(332a)와 소거 게이트(322b) 상의 제2 중간 캡층(332b)을 형성하게 된다. 노출된 제3 버퍼층(330)은 제5 유전층의 에칭 동안에 소모된다. 제3 버퍼층(330)은 CVD에 의해 형성된 실리콘 산화물층일 수 있다. 제5 유전층은 LPCVD에 의해 형성된 실리콘 질화물층일 수 있다. 유사하게, 제3 버퍼층(330)은, 제5 유전층과 노출된 실리콘층 사이의 스트레인이 너무 많지 않을 경우 생략될 수 있다.
그런 다음, 자가-정렬형 실리사이드화(샐리사이드) 프로세스가 비휘발성 메모리 영역과 논리 영역 모두 상에서 실리콘 물질의 노출된 표면 상에 금속 실리사이드를 형성하도록 수행된다. 그러므로, 기판(300)과 다른 폴리실리콘층의 노출된 표면은 위에 형성된 금속 실리사이드(334)를 가질 것이다. 워드 라인(322a)과 소거 게이트(322b)의 상단면이 노출되지 않으므로, 어떠한 금속 실리사이드도 워드 라인(322a)과 소거 게이트(322b)의 상단 상에 형성될 수 없다는 것을 주목해야 한다.
도 3d에서, 에칭 정치층(336)이 기판(300)상의 구조체를 컨포멀하게 덮도록 기판(300) 위에 형성된다. 에칭 정지층(336)의 물질은 예를 들면, 실리콘 질화물일 수 있다. 그런 다음, 로우-k 유전층(338)이 기판(300)상에 형성된 구조체를 덮도록 기판(300) 위에 형성된다. 그 후에, 화학 기계적 폴리싱(chemical mechanical polishing; CMP)이 전체 웨이퍼를 폴리싱하여 로우-k 유전층(338)의 상부 부분을 제거하도록 수행되며, CMP는 마스크층(310) 상에서 정지된다. 그러므로, 마스크층(310)의 두께는 더욱 감소된다. 로우-k 유전층(338)의 물질은 유전층(136)의 물질과 유사하므로 여기서 생략된다.
따라서, 본 발명 개시는 워드 라인과 소거 게이트의 상단면을 낮추기 위한 3개의 상이한 방법을 제공하므로, 워드 라인과 소거 게이트가 제어 게이트의 상단면보다 낮은 상단면을 가질 수 있다. 더 나아가, 유전 캡층은 워드 라인과 소거 게이트의 상단면 상에 형성되고, 유전 스페이서는 워드 라인의 측벽 상에 형성된다. 그러므로, 자가-정렬형 실리사이드화 프로세스가 비휘발성 메모리 영역과 28 HPM 논리 영역 모두 상에서 수행될 때 워드 라인과 소거 게이트의 어떠한 면도 노출되지 않고, 어떠한 금속 실리사이드도 워드 라인과 소거 게이트 상에 형성될 수 없다. 결과적으로, CMP 프로세스 동안에, 어떠한 금속 실리사이드도 전류 누출과 단락의 문제를 발생시키도록 확산될 수 없다.
본 개시의 일부 실시예에 따라, 비휘발성 메모리가 제공되고, 비휘발성 메모리는 이하의 컴포넌트들을 포함한다. 적어도 두 개의 게이트 스택들이 기판 상에 배치되며, 게이트 스택들 각각은 하단으로부터 상단까지 순차적으로 터널링 산화물층, 플로팅 게이트, 중간 유전층, 제어 게이트, 및 마스크층을 포함한다. 제1 스페이서가 두 개의 게이트 스택들의 측벽 상에 배치된다. 게이트 유전층이 노출된 기판 상에 배치된다. 소거 게이트가 두 개의 게이트 스택들 사이에 배치되고, 제어 게이트의 상단면보다 높지 않은 비평면 상단면을 갖는다. 두 개의 워드 라인들이 두 개의 게이트 스택들의 외부면 상에 배치되고, 제어 게이트의 상단면보다 높지 않은 비평면 상단면을 갖는다. 캡층이 소거 게이트와 워드 라인들 상에 각각 배치된다.
본 개시의 일부 다른 실시예에 따라, 비휘발성 메모리를 형성하는 방법이 제공된다. 두 개의 게이트 스택들이 기판 상에 형성되고, 상기 게이트 스택들 각각은 하단으로부터 상단까지 순차적으로 터널링 산화물층, 플로팅 게이트, 중간 유전층, 제어 게이트, 및 마스크층을 포함한다. 제1 스페이서가 두 개의 게이트 스택들의 측벽 상에 형성된다. 게이트 유전층이 노출된 기판 상에 형성된다. 두 개의 게이트 스택들 사이에 배치된 소거 게이트와, 두 개의 게이트 스택들의 외부면 상에 배치된 두 개의 워드 라인들이 동시에 형성되고, 상기 소거 게이트와 상기 두 개의 워드 라인들은 상기 제어 게이트의 상단면보다 높지 않는 상단면을 갖는다. 복합 캡층이 소거 게이트와 워드 라인들의 상단면 상에 각각 형성된다.
본 개시의 일부 다른 실시예에 따라, 비휘발성 메모리를 형성하는 방법이 제공된다. 두 개의 게이트 스택들이 기판 상에 형성되고, 게이트 스택들 각각은 하단으로부터 상단까지 순차적으로 터널링 산화물층, 플로팅 게이트, 중간 유전층, 제어 게이트, 및 마스크층을 포함한다. 제1 스페이서가 두 개의 게이트 스택들의 측벽 상에 배치된다. 게이트 유전층이 노출된 기판 상에 형성된다. 폴리실리콘층과 유기층이 기판 위에 순차적으로 형성되고, 유기층이 게이트 스택들의 상단면보다 높은 상단면을 가질뿐만 아니라 폴리실리콘층은 터널링 산화물층, 플로팅 게이트, 중간 유전층, 및 제어 게이트의 전체 두께보다 작은 두께를 가진다. 폴리실리콘층의 상단면이 제어 게이트의 상단면보다 높지 않을 될 때까지 유기층과 폴리실리콘층이 비선택적으로 에칭된다. 유기층의 잔존물이 제거된다. 제1 유전층이 기판 위에 형성된다. 기판이 노출될 때까지 제1 유전층과 이 유전층 아래에 있는 폴리실리콘층이 이방성으로 에칭된다. 폴리실리콘층이 에칭되어 두 개의 게이트 스택들의 외부면 상에 배치된 워드 라인과, 두 개의 게이트 스택들 사이에 소거 게이트를 형성하며, 제1 유전층은 에칭되어 워드 라인과 소거 게이트 상에 제1 캡층을 형성한다.
본 개시의 일부 다른 실시예에 따라, 비휘발성 메모리를 형성하는 방법이 제공된다. 두 개의 게이트 스택들이 기판 상에 형성되고, 게이트 스택들 각각은 하단으로부터 상단까지 순차적으로 터널링 산화물층, 플로팅 게이트, 중간 유전층, 제어 게이트, 및 마스크층을 포함한다. 제1 스페이서가 두 개의 게이트 스택들의 측벽 상에 배치된다. 게이트 유전층이 노출된 기판 상에 형성된다. 폴리실리콘층과 제1 유전층이 기판 위에 순차적으로 형성되어, 폴리실리콘층은 터널링 산화물층, 플로팅 게이트, 중간 유전층, 및 제어 게이트의 전체 두께보다 작은 두께를 갖는다. 기판이 노출될 때까지 제1 유전층과 이 유전층 아래에 있는 폴리실리콘층이 이방성으로 에칭된다. 폴리실리콘층이 에칭되어 두 개의 게이트 스택들의 외부면 상에 배치된 워드 라인과, 두 개의 게이트 스택들 사이에 소거 게이트를 형성하며, 제1 유전층은 에칭되어 워드 라인과 소거 게이트 상에 제1 캡층을 형성한다. 유기층이 노출된 기판 상에 형성된다. 소거 게이트와 워드 라인이 제어 게이트의 상단면보다 낮은 상단면보다 낮은 상단면을 가질 때까지, 노출된 워드 라인과 노출된 소거 게이트가 에칭된다. 유기층이 제거된다. 제2 유전층이 기판 위에 형성된다. 제2 유전층이 이방성으로 에칭되어, 워드 라인의 외부 측벽 상에 제2 스페이서와, 워드 라인과 소거 게이트 상의 제2 캡층을 형성한다.
전술된 내용은 다수의 실시예들의 특징을 요약하여, 당업자가 본 발명 개시의 양상을 더 잘 이해할 수 있게 한다. 당업자는 본 명세서에서 도입된 실시예들의 동일 목적을 수행하고/하거나 동일 이점을 달성하기 위해 다른 프로세스와 구조체를 설계 또는 변경하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식할 것이다. 당업자는, 이러한 등가 구성이 본 발명 개시의 정신과 범위로부터 이탈하지 않는다는 것과, 본 발명 개시의 정신과 범위로부터 이탈하지 않고 본 명세서에서 다양한 변경, 대체 및 교체를 할 수 있다는 것을 또한 인식할 것이다.

Claims (10)

  1. 비휘발성 메모리에 있어서,
    기판 상에 배치된 적어도 두 개의 게이트 스택들 - 상기 게이트 스택들 각각은 하단으로부터 상단까지 순차적으로 터널링 산화물층, 플로팅 게이트, 중간 유전층, 제어 게이트, 및 마스크층을 포함함 -;
    상기 두 개의 게이트 스택들의 측벽 상에 배치된 제1 스페이서;
    노출된 기판 상에 배치된 게이트 유전층;
    상기 두 개의 게이트 스택들 사이에 배치되고, 상기 제어 게이트의 상단면보다 높지 않은 비평면 상단면을 갖는 소거 게이트;
    상기 두 개의 게이트 스택들의 외부면 상에 배치되고, 상기 제어 게이트의 상단면보다 높지 않은 비평면 상단면을 갖는 두 개의 워드 라인들; 및
    상기 소거 게이트와 상기 워드 라인들 상에 각각 배치된 캡층(cap layer)을
    포함하는, 비휘발성 메모리.
  2. 제1항에 있어서,
    상기 워드 라인들의 상단면은 U형인 것인, 비휘발성 메모리.
  3. 제1항에 있어서,
    상기 소거 게이트와 상기 워드 라인들은 폴리실리콘으로 제조되는 것인, 비휘발성 메모리.
  4. 제1항에 있어서,
    상기 제1 스페이서와 상기 캡층 각각은 내부 실리콘 산화물층과 외부 실리콘 질화물층을 포함하는 것인, 비휘발성 메모리.
  5. 제1항에 있어서,
    상기 워드 라인들의 외부 측벽 상에 배치된 제2 스페이서를 또한 포함하는, 비휘발성 메모리.
  6. 제5항에 있어서,
    상기 제2 스페이서 각각은 내부 실리콘 산화물층과 외부 실리콘 질화물층을 포함하는 것인, 비휘발성 메모리.
  7. 비휘발성 메모리를 형성하는 방법에 있어서,
    기판 상에 두 개의 게이트 스택들 - 상기 게이트 스택들 각각은 하단으로부터 상단까지 순차적으로 터널링 산화물층, 플로팅 게이트, 중간 유전층, 제어 게이트, 및 마스크층을 포함함 - 을 형성하는 단계;
    상기 두 개의 게이트 스택들의 측벽 상에 제1 스페이서를 형성하는 단계;
    노출된 기판 상에 게이트 유전층을 형성하는 단계;
    상기 두 개의 게이트 스택들 사이에 배치된 소거 게이트와, 상기 두 개의 게이트 스택들의 외부면 상에 배치된 두 개의 워드 라인들을 형성하는 단계 - 상기 소거 게이트와 상기 두 개의 워드 라인들은 상기 제어 게이트의 상단면보다 높지 않는 상단면을 가짐 -; 및
    상기 소거 게이트와 상기 워드 라인들의 상단면 상에 각각 합성 캡층을 형성하는 단계를
    포함하는, 비휘발성 메모리를 형성하는 방법.
  8. 제7항에 있어서,
    상기 소거 게이트와 상기 워드 라인의 형성은,
    상기 게이트 스택의 두께보다 두꺼운 두께를 갖는 폴리실리콘층을 형성하는 단계; 및
    상기 소거 게이트와 상기 워드 라인을 형성하도록 상기 기판이 노출될 때까지 상기 폴리실리콘층을 이방성으로 에칭하는 단계를
    포함하는 것인, 비휘발성 메모리를 형성하는 방법.
  9. 비휘발성 메모리를 형성하는 방법에 있어서,
    기판 상에 두 개의 게이트 스택들 - 상기 게이트 스택들 각각은 하단으로부터 상단까지 순차적으로 터널링 산화물층, 플로팅 게이트, 중간 유전층, 제어 게이트, 및 마스크층을 포함함 - 을 형성하는 단계;
    상기 두 개의 게이트 스택들의 측벽 상에 제1 스페이서를 형성하는 단계;
    노출된 기판 상에 게이트 유전층을 형성하는 단계;
    상기 기판 위에 폴리실리콘층과 유기층을 순차적으로 형성하는 단계 - 상기 유기층이 상기 게이트 스택들의 상단면보다 높은 상단면을 가질뿐만 아니라 상기 폴리실리콘층은 상기 터널링 산화물층, 상기 플로팅 게이트, 상기 중간 유전층, 및 상기 제어 게이트의 전체 두께보다 작은 두께를 가짐 -;
    상기 폴리실리콘층의 상단면이 상기 제어 게이트의 상단면보다 높지 않게 될 때까지 상기 유기층과 상기 폴리실리콘층을 에칭하는 단계;
    상기 유기층의 잔존물(residue)을 제거하는 단계;
    상기 기판 위에 제1 유전층을 형성하는 단계; 및
    상기 기판이 노출될 때까지 상기 제1 유전층과, 상기 제1 유전층 아래에 있는 상기 폴리실리콘층을 이방성으로(anisotropically) 에칭하는 단계를
    포함하고,
    상기 폴리실리콘층은 에칭되어 상기 두 개의 게이트 스택들의 외부면 상에 위치한 워드 라인과, 상기 두 개의 게이트 스택들 사이에 소거 게이트를 형성하며, 상기 제1 유전층은 에칭되어 상기 워드 라인과 상기 소거 게이트 상에 제1 캡층을 형성하는 것인, 비휘발성 메모리를 형성하는 방법.
  10. 비휘발성 메모리를 형성하는 방법에 있어서,
    기판 상에 두 개의 게이트 스택들 - 상기 게이트 스택들 각각은 하단으로부터 상단까지 순차적으로 터널링 산화물층, 플로팅 게이트, 중간 유전층, 제어 게이트, 및 마스크층을 포함함 - 을 형성하는 단계;
    상기 두 개의 게이트 스택들의 측벽 상에 제1 스페이서를 형성하는 단계;
    상기 노출된 기판 상에 게이트 유전층을 형성하는 단계;
    상기 기판 위에 폴리실리콘층과 제1 유전층을 순차적으로 형성하는 단계 - 상기 폴리실리콘층은 상기 터널링 산화물층, 상기 플로팅 게이트, 상기 중간 유전층, 및 상기 제어 게이트의 전체 두께보다 작은 두께를 가짐 -;
    상기 기판이 노출될 때까지 상기 제1 유전층과, 상기 제1 유전층 아래에 있는 상기 폴리실리콘층을 이방성으로(anisotropically) 에칭하는 단계 - 상기 폴리실리콘층은 에칭되어 상기 두 개의 게이트 스택들의 외부면 상에 위치한 워드 라인과, 상기 두 개의 게이트 스택들 사이에 소거 게이트를 형성하며, 상기 제1 유전층은 에칭되어 상기 워드 라인과 상기 소거 게이트 상에 제1 캡층을 형성함 -;
    상기 노출된 기판 상에 유기층을 형성하는 단계;
    상기 소거 게이트와 상기 워드 라인이 상기 제어 게이트의 상단면보다 낮은 상단면보다 낮은 상단면을 가질 때까지, 노출된 워드 라인과 노출된 소거 게이트를 에칭하는 단계;
    상기 유기층을 제거하는 단계;
    상기 기판 위에 제2 유전층을 형성하는 단계; 및
    상기 제2 유전층을 이방성으로 에칭하여, 상기 워드 라인의 외부 측벽상에 제2 스페이서와, 상기 워드 라인과 상기 소거 게이트 상의 제2 캡층을 형성하는 단계를
    포함하는, 비휘발성 메모리를 형성하는 방법.
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