KR20070108073A - 노어 플래시 메모리 및 제조 방법 - Google Patents

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Abstract

반도체 메모리 어레이와 이의 제조 방법에 관한 것으로서, 다수의 비트 라인 디퓨전은 기판에 형성되고, 메모리 셀은 비트 라인 디퓨전 사이에 쌍으로 형성되며, 한 쌍의 셀의 각각은, 비트 라인 디퓨전에 인접하게 위치하는 제 1 및 제 2 전도체(conductor), 제 1 및 제 2 전도체 옆에 위치하는 플로팅 게이트, 이 플로팅 게이트 사이에 위치하는 소거 게이트, 및 소거 게이트 아래의 기판에 위치하는 소스 라인 디퓨전, 및 플로팅 게이트와 용량적으로(capacitively) 결합된 적어도 하나의 추가적인 전도체를 포함한다.
일부 개시된 실시예에서, 비트 라인 디퓨전에 인접하게 위치하는 전도체들은 워드 라인이며, 상기 추가적인 전도체는, 플로팅 게이트의 각각 하나에 연결되는 한 쌍의 커플링 게이트로 구성되거나, 또는 양쪽 플로팅 게이트에 연결된 하나의 커플링 게이트로 구성된다.
다른 실시예에서, 비트 라인 디퓨전에 인접하게 위치하는 전도체들은 프로그램 라인이며, 제 3 전도체는 프로그램 라인과 이 디퓨전들에 직교하는 방향으로 연장하는 워드 라인이다.

Description

노어 플래시 메모리 및 제조 방법{NOR FLASH MEMORY AND FABRICATION PROCESS}
도 1은 본 발명을 포함하는 노어 플래시 메모리 셀 어레이의 일 실시예의 평면도이다.
도 2는 도 1의 라인(2-2)에 따른 단면도이다.
도 3은 6x4 셀 어레이에 대한 도 1의 실시예의 회로도이다.
도 4a-4q는 본 발명에 따라서 도 1의 메모리 셀 어레이의 제조 방법에 대한 일 실시예의 단계들을 도시하는 단면도이다.
도 5는 본 발명을 통합하는 노어 플래시 메모리 셀 어레이의 다른 실시예의 평면도로서, 윤곽을 더욱 잘 도시하기 위해서 진한 두꺼운 선들 내에 커플링 게이트(coupling gate)가 도시되어 있다.
도 6은 도 5의 라인(6-6)에 따른 단면도이다.
도 7은 본 발명을 통합하는 메모리 셀 어레이의 다른 실시예의 평면도이다.
도 8은 도 7의 라인(8-8)에 따른 단면도이다.
도 9-12는 도 8의 라인(9-9, 10-10, 11-11, 및 12-12)들에 따른 단면도들이다.
도 13은 6x4 셀 어레이에 대한 도 7의 실시예의 회로도이다.
도 14a-14n은 본 발명에 따라서 도 7의 메모리 셀 어레이의 제조 방법에 대한 일 실시예의 단계들을 도시하는 단면도이다.
본 발명은 일반적으로 반도체 메모리 장치에 관한 것이며, 보다 구체적으로는 노어 플래시 메모리(NOR flash memory) 및 이의 제조 방법에 관한 것이다.
현재 비휘발성 메모리는, 전기적 프로그램 가능 읽기 전용 메모리(EPROM), 전기적 소거 및 프로그램 가능 읽기 전용 메모리(EEPROM), 및 플래시 EEPROM을 포함하는, 다양한 형태로 이용된다. 플래시 메모리는, 메모리 카드, 개인 휴대 정보 단말기(personal digital assistants; PDA's), 셀룰러(cellular) 폰, 및 MP3 플레이어와 같은 장치들에 있어서, 고용량 데이터 저장장치로써 폭넓게 사용되어 왔다.
본 발명의 목적은 일반적으로 새롭고 향상된 반도체 메모리 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 종래 기술의 한계와 불리함을 극복하는 더 좋은 특성을 갖는 반도체 메모리 장치 및 방법을 제공하는 것이다.
위의 목적들은 본 발명에 따라서 제공되는 반도체 메모리 어레이와 이의 제조 방법에 의해 달성될 수 있으며, 여기서 다수의 비트 라인 디퓨전은 기판에 형성 되고, 메모리 셀은 이 비트 라인 디퓨전 사이에 쌍으로 형성되며, 한 쌍의 셀 각각은, 비트 라인 디퓨전에 인접하게 위치하는 제 1 및 제 2 전도체(conductor), 제 1 및 제 2 전도체 옆에 위치하는 플로팅 게이트, 이 플로팅 게이트 사이에 위치하는 소거 게이트, 및 소거 게이트 아래의 기판에 위치하는 소스 라인 디퓨전, 및 플로팅 게이트와 용량적으로(capacitively) 결합된 적어도 하나의 추가적인 전도체를 포함한다.
일부 개시된 실시예에서, 비트 라인 디퓨전에 인접하게 위치하는 전도체들은 워드 라인이며, 상기 추가적인 전도체는, 플로팅 게이트의 각각 하나에 연결되는 한 쌍의 커플링 게이트로 구성되거나, 또는 양쪽 플로팅 게이트에 연결된 하나의 커플링 게이트로 구성된다.
다른 실시예에서, 비트 라인 디퓨전에 인접하게 위치하는 전도체들은 프로그램 라인이며, 제 3 전도체는 프로그램 라인과 이 디퓨전들에 직교하는 방향으로 연장하는 워드 라인이다.
도 1에서 도시된 것과 같이, 메모리는 NOR-타입 스플릿-게이트(split-gate)형 플래시 메모리 셀들의 어레이를 포함하며, 이 각각의 셀들은, 셀의 상태("0" 또는 "1")에 따라서, 음으로(negatively) 또는 양으로(positively) 충전된 플로팅 게이트(floating gate, 11)를 갖는다. 이 어레이는 행(row)과 열(column)로 배열되며, 비트 라인들(bit lines, 12)은 수직으로 배열되며, 소스 라인들(source lines, 13), 워드 라인들(word lines, 14), 커플링 게이트들(coupling gates, 16), 및 소거 게이트들(erase gates, 17)은 수평으로 배열되며 상기 비트 라인에 직교한다. 이 어레이는 내부에 P-웰(P-well)이 형성된 N형 실리콘 기판 또는 P형 실리콘 기판일 수 있는 기판(19) 상에 형성된다.
도 2에서 잘 도시된 것과 같이, 각각의 열 내의 셀들은 기판 내의 비트 라인 디퓨전들(bit line diffusions, 21) 사이에 쌍으로 배열된다. 또한 각각의 셀은 플로팅 게이트(11) 외에도 워드 라인(14)과 커플링 게이트(16)를 포함하며, 이 워드 라인은 플로팅 게이트와 비트 라인 디퓨전들 중의 하나 사이에 위치하고, 커플링 게이트는 일반적으로 플로팅 게이트 위에 위치한다. 쌍으로 된 두 셀은 플로팅 게이트들 사이에 위치하는 공통 소스 디퓨전(13)과 공통 소거 게이트(17)를 공유한다. 내부에 셀들이 위치하는 열에 대한 비트 라인(12)은 접점들(contacts, 22)을 통해서 비트 라인 디퓨전들에 연결된다.
소스 라인 디퓨전, 소거 게이트, 컨트롤 게이트, 워드 라인, 및 비트 라인들이 잘 동작하도록 하면서, 인접 셀들의 플로팅 게이트와 비트 라인 디퓨전을 분리하고 이들 사이에 돌출된 셀로우 트렌치 절연 영역(shallow trench isolation regions, 20)에 의해, 인접 열들의 셀들은 서로 분리되고 절연된다.
플로팅 게이트(11)들은 ㎤당 1020 내지 1021에 속하는 수준으로 인(phosphorus), 비소(arsenic), 또는 붕소(boron)가 도핑된 폴리실리콘(polysilicon)으로 제조되며, 이들은 730Å 내지 1900Å에 속하는 두께 또는 높이를 가지고, 이 플로팅 게이트의 외부 모서리 부분은 소스 라인 디퓨전(13)의 외부 모서리 부분과 일직선이 된다.
워드 라인(14)들과 소거 게이트(17)도 역시 ㎤당 1020 내지 1021에 속하는 수준으로 인, 비소, 또는 붕소가 도핑된 폴리실리콘(polysilicon)으로 제조되며, 이들은 각각 300Å 내지 1000Å에 속하는 두께 또는 높이를 갖는다. 이 소거 게이트는 소스 라인 디퓨전의 위에 직접 위치하며, 150Å 내지 250Å에 속하는 두께를 갖는 산화물 막(oxide layer, 23)에 의해 소스 라인 디퓨전으로부터 절연된다. 워드 라인(14)들은 30Å 내지 100Å에 속하는 두께를 갖는 산화물 막(24)에 의해 기판의 윗 표면으로부터 분리된다.
플로팅 게이트(11)들은, 약 100Å의 두께를 갖는 산화물 막(26)에 의해 기판의 윗 표면으로부터 절연되고, 약 150Å의 두께를 갖는 산화물 막(27, 28)에 의해 워드 라인(14)과 소거 게이트(17)의 측면으로부터 절연된다. 400Å 내지 800Å에 속하는 두께를 가지며 화학 기상 증착(CVD)에 의해 형성된 산화물 또는 질화물 막(oxide or nitride layer, 29)은 워드 라인과 소거 게이트들 위를 덮는다.
플로팅 게이트의 윗부분은 산화물/질화물 막(29) 위에 돌출되어 나오며, 커플링 게이트(16)는 플로팅 게이트 위에 중심이 맞춰진다. 커플링 게이트는 플로팅 게이트보다 더 폭이 넓으며, 커플링 게이트의 바깥 부분은 플로팅 게이트의 측면을 따라 산화물/질화물 막까지 아래로 확장되고, 커플링 게이트의 아랫부분은 커플링 게이트와 플로팅 게이트 사이의 넓은 면적의 용량성 커플링을 제공하기 위해서 플로팅 게이트의 윗부분을 이와 같이 덮고 포함한다. 커플링 게이트도 역시 ㎤당 1020 내지 1021에 속하는 수준으로 인, 비소, 또는 붕소가 도핑된 폴리실리 콘(polysilicon)으로 제조되며, 이들은 각각 1000Å 내지 2500Å에 속하는 두께 또는 높이를 갖는다. 100Å 내지 200Å에 속하는 두께를 갖는 유전체 층(dielectric layer, 31)은 플로팅 게이트의 윗부분과 산화물/질화물 막으로부터 각각의 커플링 게이트를 분리시킨다. 유전체 층은 순 산화물 막, 질화 산화물 막, 또는 두 개의 산화물 막 사이에 끼인 질화물 막과 같은 산화물, 질화물, 산화물(ONO) 막의 조합일 수 있다.
포스포실리케이트(phosphosilicate) 유리(PSG) 또는 보로포스포실리케이트(borophosphosilicate) 유리(BPSG)와 같은 유리 물질(32)은 전체 웨이퍼 위에 퍼지며, 비트 라인(12)은 유리 물질과 유리 물질 내의 개구(33)를 통해 만들어진 비트 라인 접점(22)의 윗면 상에 놓인다.
비트 라인 디퓨전(21)은 이 열의 인접한 쌍의 셀들에 의해 공유되며, 인접한 쌍의 셀들에 대한 워드 라인(14′, 14″)은 도 2에서 도시된다.
도 3은 도 1에서 도시된 NOR-타입 스플릿-게이트형 셀 어레이의 여섯 열과 네 행을 갖는 메모리 블록 또는 어레이를 도시한다. 각각의 행은 한 워드 라인을 가지며, 각각의 열은 한 비트 라인을 갖는다. 주어진 어플리케이션에 대해서, 이 어레이는 임의의 희망하는 만큼의 열과 행을 가질 수 있으며, 예를 들면 전형적인 블록은 8개의 행(8개의 워드 라인)과 4K개의 열(4096개의 비트 라인)을 갖는다. 이 블록 안의 8개의 모든 행에 대한 소스 라인, 소거 게이트, 및 커플링 게이트는, 어레이 디코딩(decoding)을 간단하게 하기 위해, 서로 그룹화될 수 있고 오직 하나의 단자에 각각 연결될 수 있다. 각각의 셀들은 워드 라인과 비트 라인의 어드레 싱(addressing)에 의해 선택되며, 예를 들어 도 3의 실시예에서는, 셀(34)는 워드 라인(WLX)과 비트 라인(BLY)의 어드레싱에 의해 선택된다. 다른 블록의 소스 라인, 소거 게이트, 및 커플링 게이트와 같이, 다른 워드 라인과 비트 라인은 선택되지 않는다.
선택된 셀은 플로팅 게이트로의 핫 캐리어 주입(hot carrier injection)에 의해 논리적인 0 상태로 프로그램되거나 셋(set) 되고, 플로팅 게이트에서 소거 게이트로의 전자 터널링(tunneling)에 의해 논리적인 1 상태로 소거되거나 리턴(return) 된다.
상이한 셀 어레이 동작에 관한 동작 조건은 다음의 표 1에서 요약된다.
커플링 게이트 워드 라인 소스 라인 소거 게이트 비트 라인
선택O 선택X 선택O 선택X 선택O 선택X 선택O 선택X 선택O 선택X
대기 0 0 0 0 0 0 0 0 0 0
판독 VCC 0 VCC 0 0 0 0 0 Vr 0
프로그램 9V 0 1.6V 0 5.0V 0 5.0V 0 IP VCC
소거(1) -10V 0 0 0 0/5.0V 0 5.0V 0 0 0
소거(2) 0 0 0 0 0 0 10V 0 0 0
프로그래밍은 비트-바이-비트 원칙(bit-by-bit basis)에 따라 이루어질 수 있으며, 핫 전자 프로그래밍(hot electron programming) 동안 플로팅 게이트에 커플링을 제공하기 위해서 9V를 커플링 게이트에 인가하고, 5.0V를 소스 라인과 소거 게이트에 인가한다. 약 1.6V의 전압을 워드 라인에 인가하며, 프로그래밍 전류(IP)를 비트 라인에 인가한다. 이 전류가 다른 어플리케이션에서는 0.1㎂만큼 낮아질 수 있을지라도, 일반적으로는 1㎂ 내지 10㎂에 속한다.
소거는 두 가지 방법 중 어느 한 가지로 이루어질 수 있다. 첫 번째로, -10V를 커플링 게이트에 인가하고, 5V를 소거 게이트에 인가하며, 소스 라인은 0V 또는 5V가 될 수 있다. 소거 타임은 1㎳ 내지 10㎳에 속하며, 플로팅 게이트에서 소거 게이트로의 전자 터널링이 발생한다. 또한 소거는 커플링 게이트에 어떠한 전압도 인가함 없이 소거 게이트에 10V를 인가함으로써 이루어질 수 있다.
음 전압이 커플링 게이트에 인가되면, 이는 플로팅 게이트에 연결되고, 플로팅 게이트의 높은 음 전위는 전자 커플링을 강화하며 저 전압이 소거 게이트에 인가되도록 한다. 그러나, 만약 소거 게이트와 소스 라인 사이의 산화물 막 또는 유전체 층이 충분히 두껍다면, 소거 게이트는, 커플링 게이트에 어떠한 음 전위도 인가하지 않고, 소거 게이트와 소스 라인 사이에 산화물 막 파손을 일으키지 않으면서, 플로팅 게이트에서 소거 게이트로의 전자 터널링을 일으킬 정도로 충분히 높은 전압(예를 들면, 10 - 15V)을 견딜 수 있다. NOR-타입 스플릿-게이트형 셀들에 있어서, 이 셀들은 과도 소거(즉, 음의 임계 전압에 의한 소거)될 수 있다.
선택된 셀은 커플링 게이트와 워드 라인에는 VCC를 인가하고, 비트 라인에는 Vr을 인가함으로써 판독된다.
도 1의 메모리 셀 어레이는 도 4a-4q에서 도시된 방법에 의해 제조될 수 있다. 셀로우 트렌치는 약 0.15㎛ 내지 0.30㎛에 속하는 깊이로 실리콘 기판(19) 내에 형성되고, 열적 성장 산화물(thermally grown oxide)과 고밀도 플라즈마 증착 산화물(high density plasma deposited oxide)의 화합물(combination) - 이는 실리콘의 활성 영역을 노출함으로써 평탄화됨 - 로 채워진다. 이 트렌치는 도 4a-4q의 페이지 면에 평행한 방향으로 연장한다.
100Å 내지 200Å에 속하는 두께를 갖는 산화물 막(41)은 기판 상에 열적 성장된다. 포토리소그래피 마스크(photolithographic mask, 42)는 소거 게이트가 형성될 영역의 산화물 막 위에 형성된다. 다음으로 비보호 산화물 막은 습식 또는 건식 식각에 의해 제거되어, 소거 게이트 산화물(23)을 형성하기 위해 도 4b의 페이지에 직교 방향으로 연장하는 스트립(strip) 산화물만을 남긴다.
마스크를 제거한 후에, 도 4c에 도시된 것과 같이, 30Å 내지 100Å에 속하는 두께를 갖는 다른 산화물 막(43)은 기판과 소거 게이트 산화물(23) 위에 열적 성장되거나 증착되며, 약 150Å 내지 250Å으로 소거 게이트 산화물의 두께를 증가시킨다.
도 4d에서 도시된 것과 같이, 폴리실리콘(폴리-1)으로 된 전도성 층(44)은 절연 영역 사이의 산화물 위에 300Å 내지 1000Å에 속하는 두께로 증착된다. 이 폴리실리콘은 ㎤당 1020 내지 1021에 속하는 수준으로 인, 비소, 또는 붕소가 도핑된 것이다. 600Å 네지 1000Å에 속하는 두께를 가진 산화물 또는 질화물 막(46)은 화학 기상 증착(CVD)에 의해 폴리-1 층 위에 형성되며, 일련의 건식 식각 공정(step)들 동안 식각에 의해 폴리-1 물질이 떨어져 나가는 것을 방지하는 마스크와 같이 기능한다.
도 4e에서 도시된 것과 같이, 다른 마스크(47)가 워드 라인과 소거 게이트를 만들기 위해서 CVD 층 상에 사용된다. 도 4f에서 도시된 것과 같이, CVD 층(46)과 폴리-1 층(44)의 마스크가 씌워지지 않은 부분은 이방성으로(anisotropically) 식각되어 떨어져 나가며, 워드 라인(14)과 소거 게이트(17)를 형성할 폴리-1 물질의 일정 부분만이 남는다. 이와 동시에, 산화물 막(43)의 마스크가 씌워지지 않은 부분도 역시 식각되어 떨어져 나가며, 소거 게이트 산화물(23)과 워드 라인 밑의 산화물 막(24)을 형성할 일정 부분만이 남는다.
다음으로, 다른 산화물 막(48)은 워드 라인(14), 소거 게이트(17), 및 이들 위의 CVD 층의 측면을 따라서 기판의 노출된 부분 위에 열적 성장되거나 증착된다. 산화물 막(48)은 기판 위에는 약 100Å의 두께를 갖으며, 워드 라인과 소거 게이트의 측면에는 약 100Å 내지 150Å에 속하는 두께를 갖는다. 이러한 두께의 차이는 폴리실리콘의 강화 산화(enhanced oxidation) 또는 희생 산화(sacrificial oxidation)의 이용에 의해 이루어질 수 있으며, 이는 층(48)이 형성되기 전에 측면에 약 50Å의 두께를 갖는 최초 층(initial layer)을 남기기 위해 이방성 건식 식각으로 다시 식각되기 때문이다.
도 4h에서 도시된 것과 같이, 폴리실리콘(폴리-2)으로 된 제 2 전도성 층(49)이 산화물 막(48) 위에 증착된다. 폴리-2 층은 1000Å 내지 2000Å에 속하는 두께를 가지며, ㎤당 1020 내지 1021에 속하는 수준으로 인, 비소, 또는 붕소가 도핑된 것이다. 폴리-2는 CVD/폴리-1 스택(stack)의 사이에 있는 공백들에 채워지며, 도 4i에서 도시된 것과 같이, 워드 라인(14)과 소거 게이트(17) 사이의 메모리 채널(channel) 위에 플로팅 게이트(11)를 형성하기 위해서 CVD 층의 꼭대기까지 또는 이보다 약간 아래까지 다시 식각된다.
도 4j에서 도시된 것과 같이, 다음으로 CVD 층(46)의 윗부분은 플로팅 게이트의 윗부분을 노출시키기 위해 제거된다. CVD 산화물 또는 질화물은 건식 이방성 식각에 의해 다시 식각될 수 있으며, 워드 라인과 소거 게이트 위에 약 400Å 내지 800Å의 CVD 물질을 남긴다.
이 점에서, 플로팅 게이트는 스트립 형태이며, 행 방향 즉, 도 4j의 페이지에 직교 방향으로 연장한다. 플로팅 게이트를 개별적인 셀에 대한 개별적인 고립영역(island)으로 형성하기 위해서, 플로팅 게이트가 위치될 영역 위에 다른 마스크(도시되지 않음)를 형성하고, 마스크로 씌워져 있지 않은 부분은 식각되어 떨어져 나가서, 개별적인 플로팅 게이트만이 남는다.
도 4k에서 도시된 것과 같이, 다음으로, 다른 포토리소그래프 마스크(51)를 사용하여, 소스 라인 디퓨전(13)은 인 또는 비소의 고 에너지 주입(implantation)에 의해 소거 게이트(17)의 바로 아래의 기판에 형성된다.
도 4l에서 도시된 것과 같이, 100Å 내지 200Å에 속하는 두께를 갖는 유전체 층(52)은 플로팅 게이트(11), 소거 게이트(17), 및 산화물 또는 질화물 막(46)의 노출된 표면 위에 증착된다. 유전체 물질은 순 산화물 막, 질화 산화물 막, 또는 두 개의 산화물 막 사이에 끼인 질화물 막과 같은 산화물, 질화물, 산화물(ONO) 막의 조합일 수 있다.
도 4m에서 도시된 것과 같이, 다음으로 폴리실리콘(폴리-3)으로 된 제 3 전도성 층(53)은 유전체 층 위에 증착된다. 폴리-3 층은 1000Å 내지 2500Å에 속하는 두께를 가지며, ㎤당 1020 내지 1021에 속하는 수준으로 인, 비소, 또는 붕소가 도핑된 것이다. 도 4n에서 도시된 것과 같이, 마스크(54)가 커플링 게이트를 만들기 위해서 폴리-3 층 위에 형성되며, 폴리-3 물질의 마스크에 씌워지지 않은 부분과 이들 아래의 유전체 층(52) 부분은 다른 건식 이방성 식각 공정에 의해 제거된다. CVD 층(46)은 워드 라인과 소거 게이트를 보호하지만, 워드 라인 사이의 폴리-2 층(49)의 보호되지 않는 부분과 이들 아래의 산화물 막(48)의 부분도 역시 이 공정에서 제거되고, 도 4o에서 도시된 것과 같은 구조만이 남는다.
도 4p에서 도시된 것과 같이, 다음으로 비트 라인 디퓨전(21)은, 인 또는 비소의 고 에너지 주입에 의해, 인접한 열의 셀을 분리하는 절연 영역 사이와 워드 라인 사이의 기판에 형성되고, 포스포실리케이트(phosphosilicate) 유리(PSG) 또는 보로포스포실리케이트(borophosphosilicate) 유리(BPSG)와 같은 유리 물질(32)은 전체 웨이퍼 위에 증착된다. 도 4q에서 도시된 것과 같이, 비트 라인 접점 개구(33)는 유리 내에 형성되고, 금속 층은 비트 라인(12)과 비트 라인 접점(22)을 형성하기 위해 유리 위에 증착되어 만들어진다.
도 5에서 도시되는 실시예는, 도 1의 실시예에서의 각각의 셀이 자신의 개별적인 커플링 게이트를 가지는 반면에 도 5의 실시예에서의 각각 한 쌍의 셀이 하나의 커플링 게이트(56)를 가진다는 점을 제외하고는 도 1의 실시예와 유사하다. 또한 도 1과 도 5를 비교하여 알 수 있듯이, 커플링 게이트(56)도 역시 커플링 게이트(16)와는 다른 구성(configuration)을 갖는다. 개별적인 커플링 게이트(16)의 각각은 평면도에서 직사각형 모양 또는 구성을 갖는 것에 반하여, 커플링 게이트(56)는 중앙 직사각형 본체(58)에서 직교하며 연장하는, 다수의 일반적으로 직사각형인 팔(arm) 또는 핑거(finger)(57)들을 갖는다. 본체는 행 방향으로 연장하며, 핑거는 이의 각각이 플로팅 게이트(11)의 하나를 덮으면서 열 방향으로 연장한다.
도 5의 실시예는 커플링 게이트와 플로팅 게이트가 형성되는 방법을 제외하고는 도 1의 실시예에서의 동일한 공정에 의해 제조될 수 있다. 도 4n에서 도시된 것과 같이 커플링 게이트를 만들기 위해 한 쌍의 직사각형 마스크를 사용하는 것 대신에, 도 5에 도시되는 핑거를 갖는 구성을 갖기 위한 커플링 게이트용 마스크를 사용한다. 이 마스크에 있어서, 플로팅 게이트에 대한 개별적인 고립영역을 형성하기 위해 폴리-2 물질의 스트립 영역 상에서 개별적인 마스킹(masking) 및 식각 공정을 수행하는 것은 불필요하며, 이는 핑거에 의해 덮여지지 않을 폴리-2의 스트립 영역은, 폴리-3 층이 커플링 게이트를 형성하기 위해 식각될 때, 식각되어 떨어져 나갈 것이기 때문이다.
도 7에서 도시되는 실시예는 플로팅 게이트(61)를 포함하는 스플릿-게이트형 플래시 메모리 셀의 무접점 어레이(contactless array)이다. 다른 실시예에서와 같이, 어레이는 서로에게 평행한 한 방향으로 연장하는 비트 라인 디퓨전(62)과 소스 라인 디퓨전(63)을 갖으며, 행과 열로 배열된다. 그러나, 이 실시예에서는, 워드 라인 컨덕터(64)들은 상기 디퓨전들과 직교하는 제 2 방향으로 연장하며, 이들 아래에 있는 플로팅 게이트에 대한 커플링 게이트로서 기능한다. 이 어레이는 기판(66) 상에 형성된다.
각각의 플로팅 게이트는 이들 안에 저장된 논리 상태("0" 또는 "1")에 따라서 음으로 또는 양으로 충전될 수 있는 메모리 셀 또는 유닛을 나타낸다.
도 1과 5의 실시예에서와 같이, 메모리 셀은 기판의 비트 라인 디퓨전(62) 사이에 쌍으로 배열되고, 셀들의 각각의 쌍은 비트 라인 사이의 가운데에 위치한 공통 소스 라인 디퓨전(63)을 공유한다. 플로팅 게이트(61)는 소스 라인 디퓨전의 양 측부에 위치하고, 더미(dummy) 플로팅 게이트(67)는 비트 라인 디퓨전 위에 위치하고, 소거 게이트(68)는 소스 라인 디퓨전 위에 위치한다.
프로그램 게이트(71, 72)는 비트 라인 디퓨전의 대향 측부에 위치하며 비트 라인 디퓨전과 소스 라인 디퓨전에 평행한 방향으로 연장한다. 비트 라인의 왼쪽에 있는 프로그램 게이트(71)는 왼쪽 프로그램 게이트, 즉 PGL이라고 나타내며, 비트 라인의 오른쪽에 있는 프로그램 게이트(72)는 오른쪽 프로그램 게이트, 즉 PGR이라고 나타낸다.
플로팅 게이트(61)는 ㎤당 1020 내지 1021에 속하는 수준으로 인, 비소, 또는 붕소가 도핑된 폴리실리콘(polysilicon)으로 제조되며, 이들은 730Å 내지 1900Å에 속하는 두께 또는 높이를 가지고, 이 플로팅 게이트의 외부 모서리 부분은 소스 라인 디퓨전(63)의 외부 모서리 부분과 일직선이 된다.
소거 게이트(68)과 프로그램 게이트(71, 72)도 역시 ㎤당 1020 내지 1021에 속하는 수준으로 인, 비소, 또는 붕소가 도핑된 폴리실리콘(polysilicon)으로 제조되며, 이들 각각은 300Å 내지 1000Å에 속하는 두께 또는 높이를 갖는다. 소거 게이트는 소스 라인 디퓨전의 바로 위에 위치하고, 150Å 내지 250Å에 속하는 두께를 갖는 산화물 막(73)에 의해 소스 라인 디퓨전으로부터 절연된다. 프로그램 게이트(71, 72)는 30Å 내지 100Å에 속하는 두께를 갖는 산화물 막(74)에 의해 기판의 윗면으로부터 분리된다.
플로팅 게이트(61)는 약 100Å의 두께를 갖는 산화물 막(76)에 의해서 기판의 윗면으로부터 절연되고, 약 150Å의 두께를 갖는 산화물 막(77, 78)에 의해서 소거 게이트(68)과 프로그램 게이트(71, 72)의 측면으로부터 절연된다. 화학 기상 증착에의해 형성되고 약 400Å의 두께를 갖는 산화물 또는 질화물 막(79)은, 소거 게이트와 프로그래밍 게이트를 덮는다.
워드 라인(64)은 플로팅 게이트와 더미 플로팅 게이트 위에 가로로 지나가며, 유전체 층(80)에 의해 상기 게이트와 산화물 또는 질화물 막(79)으로부터 분리된다. 이 절연체는 100Å 내지 200Å에 속하는 두께를 갖으며, 이는 순 산화물 막, 질화 산화물 막, 또는 두 개의 산화물 막 사이에 끼인 질화물 막과 같은 산화물, 질화물, 산화물(ONO) 막의 조합일 수 있다.
워드 라인의 아랫부분은 워드 라인과 플로팅 게이트 사이의 넓은 면적의 용량성 커플링을 제공하기 위해서 플로팅 게이트의 윗부분을 덮고 포함한다.
도 9-12에서 알 수 있듯이, 어레이의 인접한 행 내의 워드 라인과 플로팅 게이트는 서로 분리되며, 붕소 또는 BF2 채널 블록 디퓨전(81)은 인접한 행 내의 메모리 셀들 사이에 채널들을 전기적으로 절연시키기 위해 플로팅 게이트 사이의 기판에 주입된다.
도 13은 도 7에서 도시된 무접점 셀 어레이의 네 열과 여섯 행을 갖는 메모리 블록 또는 어레이를 도시한다. 주어진 어플리케이션에 대해서, 이 어레이는 임의의 희망하는 만큼의 열과 행을 가질 수 있으며, 예를 들면 전형적인 블록은 어레이 내부의 어떠한 접점도 없이 64개의 행(64개의 워드 라인)과 4K개의 열(4096개의 비트 라인)을 갖는다. 소스 라인, 소거 게이트, 왼쪽 프로그램 게이트(PGL), 및 오른쪽 프로그램 게이트(PGR)는, 어레이 디코딩을 간단하게 하기 위해서, 서로 그룹화될 수 있고, 오직 하나의 단자에 각각 연결될 수 있다. 각각의 셀들은 희망되는 셀에 대한 워드 라인, 비트 라인, 및 프로그램 라인의 어드레싱에 의해 선택되며, 다른 워드 라인, 비트 라인, 프로그램 라인은 선택되지 않는다. 예를 들면 도 13의 실시예의 경우, 셀(82)은 워드 라인(WLX), 비트 라인(BLY), 및 PGR 라인의 어드레싱을 통해 선택된다.
선택된 셀은 플로팅 게이트로의 핫 캐리어 주입(hot carrier injection)에 의해 논리적인 0 상태로 프로그램되거나 셋(set) 되고, 플로팅 게이트에서 소거 게이트로의 전자 터널링(tunneling)에 의해 논리적인 1 상태로 소거되거나 리턴(return) 된다.
상이한 셀 어레이 동작에 관한 동작 조건은 다음의 표 2에서 요약된다.
프로그램게이트 워드 라인 소스 라인 소거 게이트 비트 라인
선택O 선택X 선택O 선택X 선택O 선택X 선택O 선택X 선택O 선택X
대기 0 0 0 0 0 0 0 0 0 0
판독 VCC 0 5V 0 0 0 0 0 Vr 0
프로그램 1.6V 0 9V 0 5.0V 0 5.0V 0 IP VCC
소거(1) 0 0 -10V 0 0/5.0V 0 5.0V 0 0 0
소거(2) 0 0 0 0 0 0 10V 0 0 0
프로그래밍은 비트-바이-비트 원리(bit-by-bit basis)에 따라 이루어질 수 있으며, 핫 전자 프로그래밍(hot electron programming) 동안 플로팅 게이트에 커플링을 제공하기 위해서 9V를 워드 라인에 인가하고, 5.0V를 소스 라인과 소거 게이트에 인가한다. 약 1.6V의 전압을 PGR 라인에 인가하며, 프로그래밍 전류(IP)를 비트 라인에 인가한다. 이 전류가 다른 어플리케이션에서는 0.1㎂만큼 낮아질 수 있을지라도, 일반적으로는 1㎂ 내지 10㎂에 속한다.
소거는 두 가지 방법 중 어느 한 가지로 이루어질 수 있다. 첫 번째로, -10V를 워드 라인에 인가하고, 5V를 소거 게이트에 인가하며, 소스 라인은 0V 또는 5V가 될 수 있다. 소거 타임은 1㎳ 내지 10㎳에 속하며, 플로팅 게이트에서 소거 게이트로의 전자 터널링이 발생한다. 또한 소거는 워드 라인에 어떠한 전압도 인가함 없이 소거 게이트에 10V를 인가함으로써 이루어질 수 있다.
음 전압이 워드 라인에 인가되면, 이는 플로팅 게이트에 연결되고, 플로팅 게이트의 높은 음 전위는 전자 커플링을 강화하며 저 전압이 소거 게이트에 인가되도록 한다. 그러나, 만약 소거 게이트와 소스 라인 사이의 산화물 막 또는 유전체 층이 충분히 두껍다면, 소거 게이트는, 커플링 게이트에 어떠한 음 전위도 인가하지 않고, 소거 게이트와 소스 라인 사이에 산화물 막 파손을 일으키지 않으면서, 플로팅 게이트에서 소거 게이트로의 전자 터널링을 일으킬 정도로 충분히 높은 전압(예를 들면, 10 - 15V)을 견딜 수 있다.
소거의 어느 쪽의 경우에 있어서도, 소거는 메모리 셀의 임계 전압이 약 0.5V가 될 때까지 지속되며, 이는 워드 라인에 0V를 인가함으로써 차단될 수 있다. 무접점 어레이에 있어서, 메모리 셀이 과도 소거(즉, 음의 임계 전압에 의한 소거)되지 않도록 해야한다는 것에 주의해야만 한다.
추가적인 -10V가 워드 라인에 인가되는 경우에 있어서, 셀 어레이는, -10V가 한 행씩(row by row) 인가되는지 또는 전체 어레이 블록에 인가되는지에 따라서, 한 행씩 소거될 수도 있고, 또는 전체 어레이 블록이 한번에 소거될 수도 있다.
소거 게이트에 10V를 인가함으로써만 소거가 이루어질 때는, 소거는 로우 바이 로우 원칙에 따라 이루어질 수 없고, 모든 소거 게이트들이 한 단자에 연결되어 있기 때문에, 전체 셀 어레이는 한번에 지워진다.
선택된 셀은 프로그램 게이트에는 VCC를 인가하고, 워드 라인에는 5V를 인가하고, 비트 라인에는 Vr을 인가함으로써 판독된다.
도 7의 메모리 셀 어레이는 도 14a-14m에서 도시된 방법에 의해 제조될 수 있다. 이 방법에서, 100Å 내지 200Å에 속하는 두께를 갖는 산화물 층(83)은 P-형 실리콘 기판(66) 상에서 열적 성장된다. 포토리소그래피 마스크(84)는 소거 게이트가 형성될 영역의 산화물 층 위에 형성된다. 다음으로 보호되지 못하는 산화물은 습식 또는 건식 식각에 의해 제거되고, 마스크를 벗겨 버리고 나면, 소거 게이트 산화물(73)을 형성하기 위해서 도 14b의 페이지에 직교하는 방향으로 연장하는 산화물의 스트립만을 남긴다.
도 14c에서 도시된 것과 같이, 30Å 내지 100Å에 속하는 두께를 갖는 다른 산화물 층(86)은, 기판과 소거 게이트 산화물(73) 위에 열적 성장되거나 증착되며, 약 150Å 내지 250Å의 소거 게이트 산화물의 두께를 증가시킨다.
도 14d에서 도시된 것과 같이, 폴리실리콘(폴리-1)으로 된 전도성 층(87)은 300Å 내지 1000Å에 속하는 두께로 산화물 위에 증착된다. 이 폴리실리콘은 ㎤당 1020 내지 1021 에 속하는 수준으로 인, 비소, 또는 붕소가 도핑된다. 600Å 내지 1000Å에 속하는 두께를 갖는 산화물 또는 질화물 층(88)은, 화학 기상 증착(CVD)에 의해 폴리-1 층 위에 형성되며, 일련의 건식 식각 공정 동안 폴리-1 물질이 식각으로부터 떨어져 나가는 것을 방지하는 마스크와 같이 기능한다.
도 14e에서 도시된 것과 같이, 프로그램 게이트와 소거 게이트를 만들기 위해 다른 마스크(89)가 CVD 층 위에서 사용된다. 도 14f에서 도시된 것과 같이, CVD 층(88)의 마스크로 씌워지지 않은 영역은 이방성으로 식각되어 떨어져 나가고, 프로그램 게이트(71, 72)와 소거 게이트(68)를 형성하는 폴리-1 물질의 일정 영역만이 남는다. 이와 동시에, 산화물 층(86)의 마스크로 씌워지지 않은 영역도 역시 식각되어 떨어져 나가며, 소거 게이트 산화물(73)과 프로그램 게이트 아래의 산화물 층(74)을 형성하기 위한 부분만이 남는다.
도 14g에서 도시된 것과 같이, 다음으로 포토리소그래피 마스크(91)를 사용하여, 비트 라인 디퓨전(62)이 인 또는 비소의 주입에 의해 왼쪽과 오른쪽의 프로그램 게이트들 사이에 형성된다. 이 주입은 전도성 층에 대해 낮은 시트 저항(low sheet resistance)를 갖는 매립된(buried) N+ 디퓨전을 형성하기에 충분하다.
도 14h에서 도시된 것과 같이, 다음으로 다른 산화물 층(92)이 프로그램 게이트(71, 72), 소거 게이트(68), 및 이들 위의 CVD 층의 측면을 따라 기판의 노출된 부분 위에 열적 성장되거나 증착된다. 산화물 층(92)은 가판 위에는 약 100Å의 두께를 갖으며, 프로그램 게이트와 소거 게이트의 측면에는 약 100Å 내지 150Å의 두께를 갖는다. 이러한 두께의 차이는 폴리실리콘의 강화 산화(enhanced oxidation) 또는 희생 산화(sacrificial oxidation)의 이용에 의해 이루어질 수 있으며, 이는 층(92)이 형성되기 전에 측면에 약 50Å의 두께를 갖는 최초 층을 남기기 위해 이방성 건식 식각으로 다시 식각되기 때문이다.
도 14i에서 도시된 것과 같이, 폴리실리콘(폴리-2)으로 된 제 2 전도성 층(93)이 산화물 층(92) 위에 증착된다. 폴리-2 층은 1000Å 내지 2000Å에 속하는 두께를 갖으며, ㎤당 1020 내지 1021 에 속하는 수준으로 인, 비소, 또는 붕소가 도핑된다. 폴리-2는 CVD/폴리-1 스택 사이의 공백들에 채워지며, 도 4i에서 도시된 것과 같이, 메모리 채널 위의 플로팅 게이트(61) 및 비트 라인 위의 더미 플로팅 게이트(67)를 형성하기 위해서 CVD 층의 꼭대기까지 또는 이보다 약간 아래까지 다시 식각된다. 소거 게이트와 프로그램 게이트의 측면에 있는 산화물 층(92)의 일정 부분은 산화물 층(77, 78)을 형성한다.
도 14k에서 도시된 것과 같이, CVD 층(88)의 아랫부분은 플로팅 게이트(61)와 더미 플로팅 게이트(67)의 윗부분을 노출시키기 위해 제거된다. 이 CVD 산화물 또는 질화물은 건식 이방성 식각에 의해 다시 식각될 수 있으며, 프로그램 게이트와 소거 게이트 위로 CVD 물질의 약 400Å 내지 800Å만을 남긴다.
이 점에서, 플로팅 게이트와 더미 플로팅 게이트는 긴 스트립 형태이며, 비트 라인과 프로그램 게이트와 같은 방향, 즉, 도 14k의 페이지 면에 직교하는 방향으로 연장한다. 다음 공정에서, 이들은 개별적인 셀에 대한 플로팅 게이트를 형성하기 위해서 개별적인 고립영역 내로 식각될 것이다.
이제 도 14l에서 도시된 것과 같이, 다른 포토리소그래프 마스크(94)를 사용하여, 소스 라인 디퓨전(63)은 인 또는 비소의 고 에너지 주입에 의해 소거 게이트(68)의 바로 아래의 기판에 형성된다.
도 14l에서 도시된 것과 같이, 다음으로 100Å 내지 200Å에 속하는 두께를 갖는 유전체 층(96)은 플로팅 게이트(61), 더미 플로팅 게이트(67), 소거 게이트(68), 및 산화물 또는 질화물 막(88)의 노출된 표면 위에 증착된다. 유전체 물질은 순 산화물 막, 질화 산화물 막, 또는 두 개의 산화물 막 사이에 끼인 질화물 막과 같은 산화물, 질화물, 산화물(ONO) 막의 조합일 수 있다.
도 14n에서 도시된 것과 같이, 다음으로 폴리실리콘(폴리-3)으로 된 제 3 전도성 층(97)은 유전체 층 위에 증착된다. 폴리-3 층은 1000Å 내지 2500Å에 속하는 두께를 가지며, ㎤당 1020 내지 1021 에 속하는 수준으로 인, 비소, 또는 붕소가 도핑된 것이다. 도 4n에서 도시된 것과 같이, 마스크(도시되지 않음)가 워드 라인을 만들기 위해서 폴리-3 층 위에 형성되어 만들어지고, 폴리-3 물질, 유전체 막(96), 및 플로팅 게이트와 더미 플로팅 게이트 스트립의 보호되지 않은 부분들의 마스크에 씌워지지 않은 부분은, 워드 라인과 플로팅 게이트와 더미 플로팅 게이트에 대한 개별적인 고립영역을 형성하기 위해, 건식 이방성 식각에 의해 식각된다. 프로그램 게이트와 소거 게이트의 위에 있는 CVD 산화물 또는 질화물은, 이들을 보호하고, 이들이 식각에 의해 영향을 받는 것을 방지한다.
워드 라인과 플로팅 게이트가 형성된 후에, 채널 블록 디퓨전(81)은 붕소 또는 BF3을 주입함으로써 형성된다. 주입량(implantation dose)은 ㎤당 1ｅ13 내지 1ｅ14에 속하는 것이 바람직하며, 이는 N+ 비트 라인과 소스 라인 디퓨전에 영향을 주지 않고 인접함 메모리 셀들 사이의 채널들을 전기적으로 절연시키기에 충분하다.
상술된 것과 같이, 새롭고 향상된 반도체 메모리 장치와 이의 제조 방법이 제공되었음은 명백하다.
현재 단지 일부의 바람직한 실시예가 상세히 기재되었다고 하더라도, 다음의 청구범위에 의해 정해지는 발명의 범위를 벗어남 없이, 임의의 변경과 수정이 만들어질 수 있다는 것은 본 기술분야의 당업자에게 자명할 것이다.

Claims (46)

  1. 제 1 도전형(conductivity type)으로 된 기판, 상기 기판 내에 제 2 도전형으로 된 일정한 간격으로 떨어진 제 1 및 제 2 영역, 상기 제 1 및 제 2 영역에 인접한 제 1 및 제 2 워드 라인, 상기 제 1 및 제 2 영역 사이의 기판 내에 상기 제 2 도전형으로 된 제 3 영역, 상기 제 3 영역 위의 소거 게이트, 상기 워드 라인들과 상기 소거 게이트 사이의 제 1 및 제 2 플로팅 게이트, 상기 플로팅 게이트들 위를 덮고 있는 커플링 게이트들, 상기 워드 라인에 수직한 방향으로 연장하는 비트 라인, 및 상기 제 1 및 제 2 영역과 상기 비트 라인을 상호접속하는 비트 라인 접점들을 포함하는 메모리 셀 어레이.
  2. 제 1 항에 있어서,
    상기 커플링 게이트는 상기 플로팅 게이트보다 넓으며, 상기 커플링 게이트와 상기 플로팅 게이트 사이에 확장된 용량성 커플링을 제공하기 위해, 상기 커플링 게이트의 아랫부분은 상기 플로팅 게이트의 윗부분과 겹치고 에워싸는 메모리 셀 어레이.
  3. 제 1 항에 있어서,
    상기 플로팅 게이트에서 상기 소거 게이트로의 전자 터널링을 생성하기 위해, 선택된 셀의 상기 소거 게이트에 양 전압을 인가하고, 선택된 셀의 상기 커플 링 게이트에 음 전압을 인가하는 메모리 셀 어레이.
  4. 제 1 항에 있어서,
    게이트 산화물로서,
    상기 게이트 산화물의 파손을 일으키지 않고, 상기 플로팅 게이트들 중 하나에서 상기 소거 게이트로의 전자 터널링을 생성하기에 충분히 높은 전압을 상기 소거 게이트가 지탱할 수 있는 충분한 두께를 가진, 상기 소거 게이트와 상기 제 3 영역 사이의 게이트 산화물을 포함하는 메모리 셀 어레이.
  5. 제 4 항에 있어서,
    상기 게이트 산화물은 150Å 내지 250Å에 속하는 두께를 가지며, 상기 소거 게이트에 10V 내지 15V에 속하는 전압이 인가되는 메모리 셀 어레이.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 영역은 비트 라인 디퓨전이며, 상기 제 3 영역은 소스 디퓨전인 메모리 셀 어레이.
  7. 기판, 상기 기판 내의 제 1 및 제 2 비트 라인 디퓨전, 상기 비트 라인 디퓨전들에 인접한 제 1 및 제 2 프로그램 게이트, 상기 비트 라인 디퓨전들 사이의 중간에 위치한 상기 기판 내의 소스 라인 디퓨전, 상기 소스 라인 디퓨전 위의 소거 게이트, 상기 프로그램 게이트와 상기 소거 게이트 사이의 제 1 및 제 2 플로팅 게이트, 및 상기 비트 라인과 소스 라인 디퓨전에 수직이며, 상기 프로그램 게이트와 상기 소거 게이트들 위를 덮고, 상기 플로팅 게이트들과 용량적으로 결합된 워드 라인을 포함하는 메모리 셀 어레이.
  8. 제 7 항에 있어서,
    상기 워드 라인과 상기 플로팅 게이트들 사이에 확장된 용량성 커플링을 제공하기 위해, 상기 워드 라인의 아랫부분은 상기 플로팅 게이트들의 윗부분과 겹치고 에워싸는 메모리 셀 어레이.
  9. 제 7 항에 있어서,
    상기 플로팅 게이트에서 상기 소거 게이트로의 전자 터널링을 생성하기 위해, 선택된 셀의 상기 소거 게이트에 양 전압을 인가하고, 선택된 셀의 상기 워드 라인에 음 전압을 인가하는 메모리 셀 어레이.
  10. 제 7 항에 있어서,
    게이트 산화물로서,
    상기 게이트 산화물의 파손을 일으키지 않고, 상기 플로팅 게이트들 중 하나에서 상기 소거 게이트로의 전자 터널링을 생성하기에 충분히 높은 전압을 상기 소거 게이트가 지탱할 수 있는 충분한 두께를 가진, 상기 소거 게이트와 상기 소스 라인 디퓨전 사이의 게이트 산화물을 포함하는 메모리 셀 어레이.
  11. 제 10 항에 있어서,
    상기 게이트 산화물은 150Å 내지 250Å에 속하는 두께를 가지며, 상기 소거 게이트에 10V 내지 15V에 속하는 전압이 인가되는 메모리 셀 어레이.
  12. 기판, 상기 기판 내의 다수의 비트 라인 디퓨전, 상기 비트 라인 디퓨전들 위에 제 1 방향으로 연장하는 비트 라인들, 및 상기 비트 라인 디퓨전들 사이에 쌍들로 형성된 메모리 셀들을 포함하며,
    각각의 상기 셀들의 쌍들은, 상기 비트 라인들에 수직으로 상기 비트 라인 디퓨전들에 인접한 워드 라인들, 상기 워드 라인들 옆의 플로팅 게이트들, 상기 플로팅 게이트들과 용량적으로 결합된 적어도 하나의 커플링 게이트, 상기 플로팅 게이트들 사이의 소거 게이트, 상기 소거 게이트 아래의 기판 내의 소스 라인 디퓨전, 및 상기 비트 라인 디퓨전들과 상기 비트 라인들 중 하나를 상호접속하는 비트 라인 접점들을 포함하는, 메모리 셀 어레이.
  13. 제 12 항에 있어서,
    개별적인(separate) 커플링 게이트들은 각각의 쌍 내의 상기 두 셀 안의 상기 플로팅 게이트들에 연결되는 메모리 셀 어레이.
  14. 제 12 항에 있어서,
    상기 커플링 게이트와 상기 플로팅 게이트 사이에 확장된 용량성 커플링을 제공하기 위해, 상기 커플링 게이트의 아랫부분은 상기 플로팅 게이트의 윗부분과 겹치고 에워싸는 메모리 셀 어레이.
  15. 제 12 항에 있어서,
    하나의 커플링 게이트가 각각의 쌍 내의 상기 두 셀 안의 상기 플로팅 게이트들에 연결되는 메모리 셀 어레이.
  16. 제 15 항에 있어서,
    상기 커플링 게이트는 중앙의 본체(trunk), 및 상기 플로팅 게이트들을 덮으며 상기 본체로부터 연장하는 다수의 핑거를 포함하는 메모리 셀 어레이.
  17. 제 15 항에 있어서,
    상기 커플링 게이트와 상기 플로팅 게이트들 사이에 확장된 용량성 커플링을 제공하기 위해, 상기 커플링 게이트의 아랫부분은 상기 플로팅 게이트들의 윗부분과 겹치고 에워싸는 메모리 셀 어레이.
  18. 기판, 상기 기판 내의 다수의 비트 라인 디퓨전, 상기 비트 라인 디퓨전들에 직교하는 워드 라인들, 및 상기 비트 라인 디퓨전들 사이에 쌍들로 형성된 메모리 셀들을 포함하며,
    각각의 상기 셀들의 쌍들은, 상기 비트 라인 디퓨전들에 인접한 프로그램 게이트, 상기 워드 라인들 중 하나에 연결된 상기 프로그램 게이트들 옆의 플로팅 게이트, 상기 플로팅 게이트들 사이의 소거 게이트, 및 상기 소거 게이트 밑의 상기 기판 내의 소스 라인 디퓨전, 상기 워드 라인들에 직교하는 방향으로 연장하는 비트 라인들, 및 상기 비트 라인 디퓨젼들과 상기 비트 라인들을 상호접속하는 비트 라인 접점들을 포함하는, 메모리 셀 어레이.
  19. 제 18 항에 있어서,
    상기 커플링 게이트와 상기 플로팅 게이트 사이에 확장된 용량성 커플링을 제공하기 위해, 상기 워드 라인의 아랫부분은 상기 플로팅 게이트들의 윗부분과 겹치고 에워싸는 메모리 셀 어레이.
  20. 기판, 상기 기판 내의 다수의 비트 라인 디퓨전, 상기 비트 라인 디퓨전들 사이에 쌍들로 형성된 메모리 셀들을 포함하며,
    각각의 상기 셀들의 쌍들은, 상기 비트 라인 디퓨전들에 인접한 제 1 및 제 2 전도체들, 상기 제 1 및 제 2 전도체들 옆의 플로팅 게이트들, 상기 플로팅 게이트들 사이의 소거 게이트, 및 상기 소거 게이트 밑의 기판 내의 소스 라인 디퓨전, 및 상기 플로팅 게이트에 용량적으로 결합된 적어도 하나의 추가적인 전도체를 포함하는, 메모리 셀 어레이.
  21. 제 20 항에 있어서,
    상기 적어도 하나의 추가적인 전도체는, 상기 소거 게이트에 평행한 방향으로 연장하며, 쌍으로 된 상기 플로팅 게이트들 중 각각의 하나에 연결된 한 쌍의 커플링 게이트들인 메모리 셀 어레이.
  22. 제 20 항에 있어서,
    상기 적어도 하나의 추가적인 전도체는, 상기 소거 게이트에 평행한 방향으로 연장하며, 쌍으로 된 상기 플로팅 게이트들 모두에 연결된 하나의 커플링 게이트인 메모리 셀 어레이.
  23. 제 20 항에 있어서,
    상기 적어도 하나의 추가적인 전도체는, 상기 제 1 및 제 2 전도체들에 직교하는 방향으로 연장하며, 쌍으로 된 상기 플로팅 게이트들 모두에 연결된 워드 라인인 메모리 셀 어레이.
  24. 소거 게이트가 소스 라인 디퓨전 위를 덮도록 상기 소스 라인 디퓨전과 상기 소거 게이트를 형성하는 단계, 상기 소거 게이트의 대향 측부에 워드 라인들을 형성하는 단계, 상기 워드 라인들과 상기 소거 게이트 사이에 플로팅 게이트들을 형성하는 단계, 상기 플로팅 게이트들에 용량적으로 결합된 적어도 하나의 커플링 게 이트를 형성하는 단계, 상기 워드 라인들 옆에 비트 라인 디퓨전들을 형성하는 단계, 상기 워드 라인들에 직교하는 방향으로 연장하는 비트 라인을 형성하는 단계, 및 상기 비트 라인 디퓨전과 상기 비트 라인을 비트 라인 접점들로 상호접속하는 단계를 포함하는 메모리 셀 어레이 제조 방법.
  25. 제 24 항에 있어서,
    상기 소거 게이트는 상기 소스 라인 디퓨전이 형성되기 전에 형성되는 메모리 셀 어레이 제조 방법.
  26. 제 24 항에 있어서,
    상기 워드 라인들은 상기 소거 게이트와 동시에 형성되는 메모리 셀 어레이 제조 방법.
  27. 제 24 항에 있어서,
    상기 워드 라인은 상기 비트 라인 디퓨전들이 형성되기 전에 형성되는 메모리 셀 어레이 제조 방법.
  28. 제 24 항에 있어서,
    분리된 커플링 게이트가 각각의 상기 플로팅 게이트들에 대해 형성되는 메모리 셀 어레이 제조 방법.
  29. 제 24 항에 있어서,
    하나의 커플링 게이트가 상기 두 플로팅 게이트들에 대해 형성되는 메모리 셀 어레이 제조 방법.
  30. 소거 게이트가 소스 라인 디퓨전 위를 덮도록 상기 소스 라인 디퓨전과 상기 소거 게이트를 형성하는 단계, 상기 소거 게이트의 대향 측부에 프로그램 게이트들을 형성하는 단계, 상기 프로그램 게이트들과 상기 소거 게이트 사이에 플로팅 게이트들을 형성하는 단계, 상기 플로팅 게이트들에 용량적으로 결합된 워드 라인을 형성하는 단계, 및 상기 프로그램 게이트들 옆에 비트 라인 디퓨전들을 형성하는 단계를 포함하는 메모리 셀 어레이 제조 방법.
  31. 제 30 항에 있어서,
    상기 소거 게이트는 상기 소스 라인 디퓨전이 형성되기 전에 형성되는 메모리 셀 어레이 제조 방법.
  32. 제 30 항에 있어서,
    상기 프로그램 게이트들은 상기 소거 게이트와 동시에 형성되는 메모리 셀 어레이 제조 방법.
  33. 제 30 항에 있어서,
    상기 제 1 및 제 2 전도체는 상기 비트 라인 디퓨전이 형성되기 전에 형성되는 메모리 셀 어레이 제조 방법.
  34. 산화물의 중앙 부분이 중앙 부분의 양 측부보다 더 두꺼운 제 1 산화물 층을 기판 상에 형성하는 단계;
    상기 제 1 산화물 층 위에 제 1 전도성 층을 증착시키는 단계;
    상기 산화물의 더 두꺼운 부분에는 소거 게이트를 그리고 상기 더 두꺼운 부분의 양 측부의 상기 산화물의 더 얇은 부분에는 워드 라인들을 형성하기 위해서, 상기 제 1 전도성 층의 일부분들을 제거하는 단계;
    상기 소거 게이트와 상기 워드 라인들 사이의 기판으로부터 상기 산화물을 제거하는 단계;
    상기 소거 게이트와 상기 워드 라인들의 위에 산화물 또는 질화물 층을 형성하는 단계;
    상기 소거 게이트와 상기 워드 라인들 사이의 기판 상에 그리고 상기 소거 게이트와 상기 워드 라인들의 양 측벽 상에 제 2 산화물 층을 형성하는 단계;
    플로팅 게이트들의 일부분들이 상기 소거 게이트와 상기 워드 라인들 위의 상기 산화물 또는 질화물들 위에 연장하도록, 상기 소거 게이트와 상기 워드 라인들 사이에 제 2 전도성 층으로부터 상기 플로팅 게이들을 형성하는 단계;
    상기 소거 게이트 아래의 기판에 소스 라인 디퓨전을 형성하는 단계;
    상기 산화물 또는 질화물 층 상에 그리고 상기 산화물 또는 질화물 층 위에 연장하는 상기 플로팅 게이트의 상기 일부분들 상에 유전체 층을 형성하는 단계;
    상기 유전체 층 위에 제 3 전도성 층을 형성하는 단계; 및
    커플링 게이트와 상기 플로팅 게이트들 사이에 확장된 용량성 커플링을 제공하기 위해, 상기 커플링 게이트의 아랫부분은 상기 플로팅 게이트들의 윗부분을 겹쳐서 포함(embrace)하면서, 상기 플로팅 게이트들 위에 중심이 맞춰진 상기 커플링 게이트를 형성하기 위해, 상기 제 3 전도성 층의 일부분들을 제거하는 단계를 포함하는 메모리 셀 어레이 제조 방법.
  35. 제 34 항에 있어서,
    상기 제 2 산화물 층은 상기 기판 위에 보다 상기 소거 게이트와 상기 워드 라인들의 양 측벽에 더 두껍게 형성되는 메모리 셀 어레이 제조 방법.
  36. 제 34 항에 있어서,
    상기 플로팅 게이트들 반대쪽으로 상기 워드 라인들의 옆의 기판 내에 비트 라인 디퓨전들을 형성하는 단계;
    상기 워드 라인들에 직교하는 방향으로 연장하는 비트 라인을 형성하는 단계; 및
    상기 비트 라인 디퓨전들과 상기 비트 라인을 비트 라인 접점을 통해 상호접속하는 단계를 포함하는 메모리 셀 어레이 제조 방법.
  37. 산화물의 중앙 부분이 중앙 부분의 대향 측부보다 더 두꺼운 제 1 산화물 층을 기판 상에 형성하는 단계;
    상기 제 1 산화물 층 위에 제 1 전도성 층을 증착시키는 단계;
    상기 산화물의 더 두꺼운 부분에는 소거 게이트를 그리고 상기 더 두꺼운 부분의 양 측부의 상기 산화물의 더 얇은 부분에는 워드 라인들을 형성하기 위해서, 상기 제 1 전도성 층의 일부분들을 제거하는 단계;
    상기 소거 게이트와 상기 워드 라인들 사이의 기판으로부터 상기 산화물을 제거하는 단계;
    상기 소거 게이트와 상기 워드 라인들의 위에 산화물 또는 질화물 층을 형성하는 단계;
    상기 소거 게이트와 상기 워드 라인들 사이의 기판 상에 그리고 상기 소거 게이트와 상기 워드 라인들의 양 측벽 상에 제 2 산화물 층을 형성하는 단계;
    플로팅 게이트들의 일부분들이 상기 소거 게이트와 상기 워드 라인들 위의 상기 산화물 또는 질화물들 위에 연장하도록, 상기 소거 게이트와 상기 워드 라인들 사이에 제 2 전도성 층으로부터 상기 플로팅 게이트들을 형성하는 단계;
    상기 소거 게이트 아래의 기판에 소스 라인 디퓨전을 형성하는 단계;
    상기 산화물 또는 질화물 층 상에 그리고 상기 산화물 또는 질화물 층 위에 연장하는 상기 플로팅 게이트의 상기 일부분들 상에 유전체 층을 형성하는 단계;
    상기 유전체 층 위에 제 3 전도성 층을 형성하는 단계; 및
    상기 플로팅 게이트들 위를 덮는 핑거들을 가지는 커플링 게이트를 형성하기 위해서, 상기 제 3 전도성 층의 일부분들을 제거하는 단계를 포함하는 메모리 셀 어레이 제조 방법.
  38. 제 37 항에 있어서,
    상기 플로팅 게이트들은,
    상기 산화물 또는 질화물 층 위의 평면에 상기 제 2 전도성 층을 증착시키는 단계;
    상기 소거 게이트와 상기 워드 라인들 사이와 상기 소거 게이트와 상기 워드 라인들 위의 상기 산화물 또는 질화물 층의 상기 부분들 사이에 상기 제 2 전도성 층을 남기기 위해, 상기 산화물 또는 질화물 층 위의 상기 제 2 전도성 층의 일부분을 제거하는 단계; 및
    상기 플로팅 게이트들의 상기 윗부분들을 노출시키기 위해, 상기 산화물 또는 질화물 층의 윗부분들을 제거하는 단계에 의해 형성되는 메모리 셀 어레이 제조 방법.
  39. 제 37 항에 있어서,
    상기 핑거들을 형성하기 위해 상기 제 3 전도성 층의 상기 부분들이 제거되는 단계 중에, 상기 커플링 게이트 핑거들 아래에 있지 않은 상기 제 2 전도성 층의 부분들이 제거되는 메모리 셀 어레이 제조 방법.
  40. 제 37 항에 있어서,
    상기 플로팅 게이트들 반대쪽으로 상기 워드 라인들의 옆의 기판 내에 비트 라인 디퓨전들을 형성하는 단계;
    상기 워드 라인들에 직교하는 방향으로 연장하는 비트 라인을 형성하는 단계; 및
    상기 비트 라인 디퓨전들과 상기 비트 라인을 비트 라인 접점을 통해 상호접속하는 단계를 포함하는 메모리 셀 어레이 제조 방법.
  41. 산화물의 중앙 부분이 중앙 부분의 대향 측부보다 더 두꺼운 제 1 산화물 층을 기판 상에 형성하는 단계;
    상기 제 1 산화물 층 위에 제 1 전도성 층을 증착시키는 단계;
    상기 산화물의 더 두꺼운 부분에는 소거 게이트를 그리고 상기 더 두꺼운 부분의 양 측부의 상기 산화물의 더 얇은 부분에는 프로그램 게이트들을 형성하기 위해서, 상기 제 1 전도성 층의 일부분들을 제거하는 단계;
    상기 소거 게이트와 상기 프로그램 게이트들 사이의 기판으로부터 상기 산화물을 제거하는 단계;
    상기 소거 게이트와 상기 프로그램 게이트들의 위에 산화물 또는 질화물 층을 형성하는 단계;
    상기 소거 게이트와 상기 프로그램 게이트들 사이의 기판 상에 그리고 상기 소거 게이트와 상기 프로그램 게이트들의 양 측벽 상에 제 2 산화물 층을 형성하는 단계;
    플로팅 게이트들의 일부분들이 상기 소거 게이트와 상기 프로그램 게이트들 위의 상기 산화물 또는 질화물들 위에 연장하도록, 상기 소거 게이트와 상기 프로그램 게이트들 사이에 제 2 전도성 층으로부터 상기 플로팅 게이들을 형성하는 단계;
    상기 소거 게이트 아래의 기판에 소스 라인 디퓨전을 형성하는 단계;
    상기 산화물 또는 질화물 층 상에 그리고 상기 산화물 또는 질화물 층 위에 연장하는 상기 플로팅 게이트의 상기 일부분들 상에 유전체 층을 형성하는 단계;
    상기 유전체 층 위에 제 3 전도성 층을 형성하는 단계; 및
    워드 라인과 상기 플로팅 게이트들 사이에 확장된 용량성 커플링을 제공하기 위해, 상기 워드 라인의 아랫부분은 상기 플로팅 게이트들의 윗부분을 겹쳐서 포함(embrace)하면서, 상기 플로팅 게이트들 위에 연결되고 위를 덮는 상기 워드 라인을 형성하기 위해, 상기 제 3 전도성 층의 일부분들을 제거하는 단계를 포함하는 메모리 셀 어레이 제조 방법.
  42. 제 41 항에 있어서,
    상기 워드 라인을 형성하기 위해 상기 제 3 전도성 층의 상기 부분들이 제거되는 단계 중에, 상기 워드 라인 아래에 있지 않은 상기 제 2 전도성 층의 부분들이 제거되는 메모리 셀 어레이 제조 방법.
  43. 기판 상에 제 1 산화물 층을 형성하는 단계;
    상기 제 1 산화물 층 위에 제 1 전도성 층을 증착시키는 단계;
    제 1 방향으로 연장하는 제 1 및 제 2 전도체의 쌍들과 상기 각각의 쌍의 전도체들 사이에 소거 게이트들을 형성하기 위해서, 상기 제 1 전도성 층의 일부분들을 제거하는 단계;
    상기 소거 게이트들과 상기 전도체들 사이의 상기 기판으로부터 상기 산화물을 제거하는 단계;
    상기 소거 게이트들과 상기 전도체들 위에 산화물 또는 질화물 층을 형성하는 단계;
    상기 소거 게이트와 상기 전도체들 사이의 기판 위와 상기 소거 게이트와 상기 프로그램 게이트들의 양 측벽에 제 2 산화물 층을 형성하는 단계;
    상기 소거 게이트와 상기 전도체들 사이의 제 2 전도성 층으로부터 플로팅 게이트들을 형성하는 단계;
    상기 소거 게이트들 아래의 기판 내에 소스 라인 디퓨전들을 형성하는 단계;
    상기 산화물 또는 질화물 층의 위와 상기 플로팅 게이트들의 윗부분의 위에 유전체 층을 형성하는 단계;
    상기 유전체 층 위에 제 3 전도체 층을 형성하는 단계; 및
    상기 플로팅 게이트들에 연결된 제 3 전도체들을 형성하기 위해서, 상기 제 3 전도체 층의 일부분들을 제거하는 단계를 포함하는 메모리 셀 어레이 제조 방법.
  44. 제 43 항에 있어서,
    상기 제 3 전도체들은 상기 제 1 및 제 2 전도체들과 동일한 방향으로 연장하는 메모리 셀 어레이 제조 방법.
  45. 제 43 항에 있어서,
    상기 제 3 전도체들은 상기 제 1 및 제 2 전도체들에 직교하는 메모리 셀 어레이 제조 방법.
  46. 제 45 항에 있어서,
    상기 제 3 전도체들을 형성하기 위해 상기 제 3 전도성 층의 상기 부분들이 제거되는 단계 중에, 상기 제 3 전도체들 아래에 있지 않은 상기 제 2 전도성 층의 부분들이 제거되는 메모리 셀 어레이 제조 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150056441A (ko) * 2013-11-15 2015-05-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Hkmg 기술로 내장된 플래시 메모리
KR20150112751A (ko) * 2014-03-28 2015-10-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 내장형 비휘발성 메모리
KR20200105897A (ko) * 2018-01-05 2020-09-09 실리콘 스토리지 테크놀로지 인크 전용 트렌치들 내의 플로팅 게이트들을 갖는 비휘발성 메모리 셀들
KR102396632B1 (ko) 2021-12-17 2022-05-12 성화전자 (주) 연료전지차량용 미반응수소가스의 가스농도 측정장치

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7910976B2 (en) * 2007-06-28 2011-03-22 Richard Fastow High density NOR flash array architecture
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US7800159B2 (en) * 2007-10-24 2010-09-21 Silicon Storage Technology, Inc. Array of contactless non-volatile memory cells
US8008702B2 (en) * 2008-02-20 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-transistor non-volatile memory element
WO2009107241A1 (ja) * 2008-02-29 2009-09-03 株式会社 東芝 マルチドットフラッシュメモリ
US7893519B2 (en) * 2008-05-28 2011-02-22 Qimonda Ag Integrated circuit with conductive structures
JP2010050208A (ja) * 2008-08-20 2010-03-04 Renesas Technology Corp 半導体記憶装置
US8461640B2 (en) * 2009-09-08 2013-06-11 Silicon Storage Technology, Inc. FIN-FET non-volatile memory cell, and an array and method of manufacturing
US8384147B2 (en) * 2011-04-29 2013-02-26 Silicon Storage Technology, Inc. High endurance non-volatile memory cell and array
US8711636B2 (en) 2011-05-13 2014-04-29 Silicon Storage Technology, Inc. Method of operating a split gate flash memory cell with coupling gate
US8488388B2 (en) * 2011-11-01 2013-07-16 Silicon Storage Technology, Inc. Method of programming a split gate non-volatile floating gate memory cell having a separate erase gate
US9048137B2 (en) * 2012-02-17 2015-06-02 Flashsilicon Incorporation Scalable gate logic non-volatile memory cells and arrays
US8811093B2 (en) * 2012-03-13 2014-08-19 Silicon Storage Technology, Inc. Non-volatile memory device and a method of operating same
US9293204B2 (en) * 2013-04-16 2016-03-22 Silicon Storage Technology, Inc. Non-volatile memory cell with self aligned floating and erase gates, and method of making same
US20150179749A1 (en) * 2013-12-19 2015-06-25 Silicon Storage Technology, Inc Non-volatile Memory Cell With Self Aligned Floating And Erase Gates, And Method Of Making Same
US20150263012A1 (en) * 2014-03-11 2015-09-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and manufacturing method thereof
JP6286292B2 (ja) * 2014-06-20 2018-02-28 株式会社フローディア 不揮発性半導体記憶装置
CN105609131A (zh) * 2014-07-22 2016-05-25 硅存储技术公司 抑制擦除分裂栅闪存存储器单元扇区的部分的系统和方法
US9252150B1 (en) 2014-07-29 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. High endurance non-volatile memory cell
JP6367044B2 (ja) * 2014-08-13 2018-08-01 ルネサスエレクトロニクス株式会社 半導体装置
TWI594420B (zh) * 2015-01-13 2017-08-01 Xinnova Tech Ltd Non-volatile memory components and methods of making the same
TWI606551B (zh) * 2015-02-16 2017-11-21 Xinnova Tech Ltd Non-volatile memory device method
US10134475B2 (en) * 2015-03-31 2018-11-20 Silicon Storage Technology, Inc. Method and apparatus for inhibiting the programming of unselected bitlines in a flash memory system
JP6560087B2 (ja) * 2015-09-30 2019-08-14 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN107305892B (zh) 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
CN107425003B (zh) 2016-05-18 2020-07-14 硅存储技术公司 制造分裂栅非易失性闪存单元的方法
US9899395B1 (en) * 2016-07-26 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
CN107799146B (zh) * 2016-08-31 2020-06-09 中芯国际集成电路制造(上海)有限公司 存储器阵列及其读、编程、擦除操作方法
US10535574B2 (en) * 2017-09-20 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Cell-like floating-gate test structure
KR102626948B1 (ko) 2019-01-30 2024-01-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 수직 확산판을 갖는 커패시터 구조물
TWI740560B (zh) * 2019-08-30 2021-09-21 台灣積體電路製造股份有限公司 積體電路、記憶體元件及其形成方法
US11239245B2 (en) 2019-08-30 2022-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Etch method for opening a source line in flash memory
US11422968B2 (en) * 2020-03-09 2022-08-23 Infineon Technologies LLC Methods, devices and systems for high speed serial bus transactions
US11309324B2 (en) * 2020-07-28 2022-04-19 Globalfoundries Singapore Pte. Ltd. Compact memory cell with a shared conductive word line and methods of making such a memory cell
CN114335186A (zh) * 2020-09-30 2022-04-12 硅存储技术股份有限公司 具有设置在字线栅上方的擦除栅的分裂栅非易失性存储器单元及其制备方法
CN112349722B (zh) * 2020-10-15 2021-11-09 长江存储科技有限责任公司 半导体器件结构及其制备方法
US20230065897A1 (en) * 2021-08-31 2023-03-02 Taiwan Semiconductor Manufacturing Company Limited Transistor and method for manufacturing the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5095344A (en) * 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices
JP2597719B2 (ja) * 1989-07-31 1997-04-09 株式会社東芝 不揮発性半導体記憶装置およびその動作方法
US5331188A (en) * 1992-02-25 1994-07-19 International Business Machines Corporation Non-volatile DRAM cell
EP0902438B1 (en) * 1997-09-09 2005-10-26 Interuniversitair Micro-Elektronica Centrum Vzw Methods of erasing a memory device and a method of programming a memory device for low-voltage and low-power applications
JP4245223B2 (ja) * 1999-03-26 2009-03-25 三洋電機株式会社 不揮発性半導体記憶装置の製造方法
JP4012341B2 (ja) * 1999-07-14 2007-11-21 株式会社ルネサステクノロジ 半導体集積回路装置
JP2002368144A (ja) * 2001-06-13 2002-12-20 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
JP2004031448A (ja) * 2002-06-21 2004-01-29 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US6747310B2 (en) * 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
JP2004152924A (ja) * 2002-10-30 2004-05-27 Renesas Technology Corp 半導体記憶素子および半導体装置
JP2004152977A (ja) * 2002-10-30 2004-05-27 Renesas Technology Corp 半導体記憶装置
JP2004179387A (ja) * 2002-11-27 2004-06-24 Renesas Technology Corp 不揮発性半導体記憶装置及びその製造方法
JP2005223234A (ja) * 2004-02-09 2005-08-18 Renesas Technology Corp 半導体記憶装置およびその製造方法
JP4927321B2 (ja) * 2004-06-22 2012-05-09 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2006019570A (ja) * 2004-07-02 2006-01-19 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
JP2006093707A (ja) * 2004-09-22 2006-04-06 Samsung Electronics Co Ltd 半導体素子及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150056441A (ko) * 2013-11-15 2015-05-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Hkmg 기술로 내장된 플래시 메모리
KR20150112751A (ko) * 2014-03-28 2015-10-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 내장형 비휘발성 메모리
KR20200105897A (ko) * 2018-01-05 2020-09-09 실리콘 스토리지 테크놀로지 인크 전용 트렌치들 내의 플로팅 게이트들을 갖는 비휘발성 메모리 셀들
KR102396632B1 (ko) 2021-12-17 2022-05-12 성화전자 (주) 연료전지차량용 미반응수소가스의 가스농도 측정장치

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