TWI740560B - 積體電路、記憶體元件及其形成方法 - Google Patents

積體電路、記憶體元件及其形成方法 Download PDF

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Abstract

本揭露的各種實施例是針對一種用於在記憶體元件中打 開源極線的方法。形成並行延伸的抹除閘極線(EGL)及源極線。源極線下伏於EGL且藉由介電層與EGL分離。第一蝕刻經執行以形成穿過EGL的第一開口且在介電層上終止。執行第二蝕刻以薄化第一開口處的介電層，其中藉由共同罩幕原地執行第一蝕刻及第二蝕刻。執行矽化物製程以在第一開口處的源極線上形成矽化物層，其中矽化物製程包括藉由第二罩幕原地執行第三蝕刻且使第一開口延伸穿過介電層。形成延伸穿過EGL至矽化物層的孔。

Description

積體電路、記憶體元件及其形成方法
本發明的實施例是有關於積體電路、記憶體元件及其形成方法。
許多現代電子元件包含快閃記憶體。快閃記憶體為可電抹除並重新程式化的電子非揮發性電腦儲存媒體。為儲存資訊，快閃記憶體包含通常由浮置閘極電晶體製成的可定址記憶胞陣列。快閃記憶胞的常見類型包含堆疊閘極快閃記憶胞及分離閘極快閃記憶胞(例如，第三代超快閃(third generation SUPERFLASH；ESF3)記憶胞)。與堆疊閘極快閃記憶胞相比，分離閘極快閃記憶胞具有較低功率消耗、較高注射效率、對短通道效應的較低敏感性以及更優抹除抗擾性。
本揭露提供一種記憶體元件，包含：基底；抹除閘極線、控制閘極線以及源極線，在第一方向上並行延長，其中抹除閘極線具有在第一方向上將抹除閘極線分離成一對抹除閘極區段的斷開，其中控制閘極線毗鄰抹除閘極線，且其中源極線下伏於基底中 的抹除閘極線；源極介電層，在抹除閘極線與源極線之間；主側壁間隔物，在抹除閘極區段之間的中心處上覆源極介電層及源極線；以及接觸孔，在斷開處延伸穿過抹除閘極線及源極介電層並與源極線電性耦合。
本揭露提供一種積體電路，包含：基底；記憶陣列，包含多個胞，其中多個胞包含源極帶狀胞及一對控制閘極帶狀胞；抹除閘極線及源極線，部分地介定源極帶狀胞且在第一方向上並行地延伸，其中源極線下伏於抹除閘極線，且其中抹除閘極線在第一方向上具有第一斷開；第一控制閘極線、第二控制閘極線以及一對選擇閘極線，部分地介定控制閘極帶狀胞且在第一方向上並行地延伸，其中選擇閘極線在第一控制閘極線與第二控制閘極線之間且分別毗鄰第一控制閘極線及第二控制閘極線且在第一方向上具有第二斷開，且其中第一控制閘極線具有朝向第二斷開處的第二控制閘極線突出的銲墊；以及溝渠隔離結構，下伏於第一控制閘極線及第二控制閘極線；其中基底的頂表面具有帶U形頂部佈局的凹陷，所述凹陷圍繞第二斷開處的銲墊。
本揭露提供一種用於形成記憶體元件的方法，所述方法包含：形成並行延長的抹除閘極線及源極線，其中源極線下伏於基底中的抹除閘極線且藉由源極介電層與抹除閘極線分離；對抹除閘極線執行第一蝕刻以形成延伸穿過抹除閘極線的第一開口，其中第一蝕刻藉由第一罩幕經原地執行且在源極介電層上終止；經由第一開口且藉由第一罩幕對源極介電層原地執行第二蝕刻，以薄化第一開口處的源極介電層；執行矽化物製程以在第一開口處的源極線上形成矽化物層，其中矽化物製程包含第三蝕刻，第三蝕 刻使第一開口延伸穿過源極介電層並暴露出源極線；以及形成延伸穿過抹除閘極線至矽化物層的接觸孔。
100A、100B、100C、200A、200B、200C、200D、300A、300B、300C、500、600A、600B、1000、1100、1200、1300、1400A、1400B、1500A、1500B、1600、1700、1800、1900、2000、2100、2200、2300、2400、2600、2700、2800、2900、3000、3100、3200:橫截面圖
102:源極帶狀胞
104:基底
104a:主動區域
106、202:源極線
108:EG線
110:CG線
110p:銲墊
112:溝渠隔離結構
114、204:源極介電層
118、504:斷開
120:主側壁間隔物
122:矽化物層
122a:源極矽化物層
122b:CG/EG源極矽化物層
124:接觸孔
124a:源極接觸孔
126:CG介電層
128:浮置閘極介電層
130:CG側壁間隔物
132:EG穿隧介電層
134、134a、134b:內連線介電層
206:SG側壁間隔物
208:接觸蝕刻止動層
210:導線
210a:源極線導線
212:共同介電結構
214:側壁間隔物
216:閘極介電層
400、700、900:頂部佈局
502:CG帶狀胞
506:凹陷
802:記憶胞
804:源極帶狀線
806:EG帶狀線
808:CG帶狀線
810:孔
812:位元線
814:源極並聯導線
816:EG並聯導線
1002:CG硬式罩幕
1004:SG硬式罩幕
1006:EG硬式罩幕
1102:第一罩幕
1104:犧牲層
1202:第一開口
1204:第二開口
1402:硬式罩幕
1802:阻障保護介電層
1902:第二罩幕
2500:方塊圖
2502、2504、2506、2508、2510、2512、2514、2516、2518區塊
Cm、Cm+1、Cm+2、Cn、Cn+1、Cn+2、Co、Co+1、Co+2、Cp、Cp+1、Cq、Cq+1、Cq+2、Cq+3、Cq+4、Cq+5、Cq+6、Cq+7:行
CO:接觸孔位準
D:深度
Hd、Hs、Hs1:高度
M1:第一導線位準
M2:第二導線位準
M3:第三導線位準
M4:第四導線位準
Rx、Rx+1、Rx+2、Rx+3、Rx+4、Rx+5、Rx+6、Rx+7、Ry、Ry+1、Ry+2、Ry+3:列
S:間距
V1:第一孔位準
V2:第一孔位準
V3:第一孔位準
Ws:寬度
結合隨附圖式閱讀以下詳細描述會最佳地理解本揭露的各態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，為論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1A至圖1C示出根據本揭露的態樣的包括源極帶狀胞的記憶體元件的一些實施例的各種視圖。
圖2A至圖2D示出圖1A的源極帶狀胞的各種實施例的展開橫截面圖。
圖3A及圖3B示出圖1B的源極帶狀胞的各種實施例的展開橫截面圖。
圖4示出圖1C的源極帶狀胞的一些實施例的更詳細頂部佈局。
圖5示出根據本揭露的態樣的包括源極帶狀胞及控制閘極(control gate；CG)帶狀胞的記憶體元件的一些實施例的橫截面圖。
圖6A及圖6B示出圖5的CG帶狀胞的一些替代實施例的橫截面圖。
圖7示出圖5的CG帶狀胞的一些實施例的頂部佈局。
圖8示出包括記憶陣列的記憶體元件的一些實施例的示意性頂部圖，其中圖5的源極帶狀胞及CG帶狀胞被佈置且進一步包括使記憶陣列的胞互連的導線及孔。
圖9示出圖8的記憶陣列的一部分的一些實施例的頂部佈局。
圖10至圖13以及圖16至圖24示出根據本揭露的態樣的用於形成包括源極帶狀胞及CG帶狀胞的記憶體元件的方法的一些實施例的一系列橫截面圖。
圖14A及圖14B示出圖13的源極帶狀胞的一些替代實施例的橫截面圖。
圖15A及圖15B示出圖13的源極帶狀胞在與圖13的橫截面圖正交的方向上的各種實施例的橫截面圖。
圖25示出圖10至圖13以及圖16至圖24的方法的一些實施例的方塊圖。
圖26至圖32示出圖10到圖13以及圖16至圖24的方法的一些替代實施例的一系列橫截面圖，其中主動區域與溝渠隔離結構具有不同佈局。
本揭露提供用於實施本揭露的不同特徵的許多不同實施例或實例。下文描述組件及佈置的具體實例以簡化本揭露。當然，這些組件及佈置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不規定所論述的 各種實施例及/或配置之間的關係。
另外，為易於描述，本文中可使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及其類似者的空間相對術語，以描述如諸圖中所示出的一個部件或特徵相對於另一(些)部件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
記憶體元件可例如包括多個元件線。多個元件線包括並行延伸的選擇閘極(select gate；SG)線、控制閘極(CG)線、抹除閘極(EG)線以及源極線。CG線在EG線與SG線之間，且源極線下伏於基底中的EG線。多個元件線限定沿元件線的長度間隔開的多個記憶胞及多個帶狀胞。帶狀胞多次地沿元件線將元件線電性耦合至電阻比元件線更低的金屬線以減小電阻且因此降低沿元件線的電壓。在用於源極線的帶狀胞(例如，源極帶狀胞)處，EG線具有斷開以允許存取源極線。在用於CG線的帶狀胞(例如，CG帶狀胞)處，CG線具有橫向突出的銲墊。此外，SG線具有斷開以防止接觸孔使CG線及SG線一起電短路的風險及/或防止SG線與相鄰SG線一起電短路。
在一些實施例中，在形成源極帶狀胞及CG帶狀胞時，藉由第一罩幕對EG線及SG線原地執行第一蝕刻。第一蝕刻在分別下伏於EG線及SG線的源極介電層及基底部分上終止。此外，第一蝕刻同時形成分別延伸穿過分別在源極帶狀胞及CG帶狀胞處的EG線及SG線的第一開口及第二開口。此後，藉由第二罩幕對 源極介電層但不對基底部分原地執行第二蝕刻。第二蝕刻移除第一開口中的源極介電層的一部分以暴露出源極帶狀胞處的源極線。沈積襯於第一開口的阻障保護氧化物(resist protection oxide；RPO)層，且藉由第三罩幕對RPO層原地執行第三蝕刻以使第一開口延伸穿過RPO層至源極線。原地藉由RPO層在源極線上形成矽化物層，且在矽化物層上形成接觸孔。挑戰在於第二罩幕的形成可能導致源極線上的光阻殘渣，光阻殘渣甚至維持到移除第二罩幕後。殘渣可能阻止矽化物層正確地形成於源極線上且可因此導致接觸孔與源極線之間的高電阻連接。高電阻連接可能導致元件故障及/或操作參數(例如，功耗)偏移標準，藉此量產良率可能較低。
本揭露的各種實施例是針對一種用於打開記憶體元件中的源極線以及記憶體元件自身的增強蝕刻方法。已瞭解，可省略第二罩幕且可代替地藉由第一罩幕原地執行第二蝕刻以薄化源極介電層但不暴露出源極線。此外，可延長第三蝕刻(例如，增加持續時間)，以使第一開口延伸穿過源極介電層並暴露出源極線。因此，增強蝕刻方法可至少少使用一個光罩。由於形成光罩是昂貴的且使用光微影製程工具是昂貴的，因此少一個光罩實質性節省成本。另外，由於可省略第二罩幕，因此降低第一開口中源極線上殘渣的風險。此放大用於形成矽化物層及接觸孔的製程裕度(例如，使得製程更具彈性)。
參看圖1A至圖1C，提供包括源極帶狀胞102的記憶體元件的一些實施例的各種視圖100A至視圖100C。圖1A對應於源極帶狀胞102在第一方向(例如，Y方向)上的橫截面圖100A， 而圖1B對應於源極帶狀胞102在與第一方向正交的第二方向(例如，X方向)上的橫截面圖100B。圖1C對應於源極帶狀胞102的頂部佈局。圖1A及圖1B可例如分別地沿圖1C中的線A及圖1C中的線B截取。記憶體元件可例如是積體電路(integrated circuit；IC)晶片或一些其他適合的半導體結構或是積體電路晶片或一些其他適合的半導體結構的部分。此外，記憶體元件可例如是第三代超快閃(ESF3)記憶體元件或一些其他適合的分離閘極快閃記憶體元件。
源極帶狀胞102上覆基底104的主動區域104a且由並行延伸的源極線106、EG線108以及CG線110部分限定。舉例而言，各種線可沿記憶陣列行並行地延伸。基底104的主動區域104a為由溝渠隔離結構112包圍並分界的基底104的頂部區域。溝渠隔離結構112可為或包括例如氧化矽及/或一些其他適合的介電質。此外，溝渠隔離結構112可為或包括例如淺溝渠隔離(shallow trench isolation；STI)結構或一些其他適合的溝渠隔離結構。基底104可為例如塊狀單晶矽基底、絕緣層上矽(silicon-on-insulator；SOI)基底或一些其他適合的半導體基底。
源極線106及EG線108在CG線110之間，且在藉由源極介電層114保持與源極線106隔開時，EG線108上覆源極線106。此外，CG線110分別上覆浮置閘極116且藉由主側壁間隔物120與EG線108及源極介電層114中的斷開118分離。斷開118使EG線108沿EG線108的長度分離(或斷裂)成單獨EG區段。矽化物層122分別在EG線108及源極線106上，且接觸孔124分別延伸至矽化物層122。矽化物層122提供自接觸孔124分 別至EG線108及源極線106的低電阻電性耦合。
如下文所見，源極帶狀胞102可例如使用用於打開源極線106(例如，用於在EG線108及源極介電層114中形成斷開118)的改善方法形成。替代使用特定用於清除斷開118處的源極介電層114的微影/蝕刻製程，改善方法在清除斷開118處的EG線108時薄化源極介電層114且在圖案化源極矽化物層122a的形成期間使用的阻障保護介電(resist protect dielectric；RPD)層(未示出)時蝕刻穿過源極介電層114。因而，改善方法可少使用一個光罩。由於形成光罩是昂貴的且使用光微影製程工具是昂貴的，因此少一個光罩實質性節省成本。另外，由於可少使用一個光罩，因此可降低源極線106上的光阻殘渣的風險。降低的殘渣風險可放大用於形成源極矽化物層122a及源極矽化物層122a上的源極接觸孔124a的製程裕度(例如，使得製程更具彈性)。因此，降低的殘渣風險可減小源極接觸孔124a未能正確地電性耦合至源極矽化物層122a的可能性。源極矽化物層122a上的過多殘渣可能阻止源極矽化物層122a完全形成於源極線106上，使得源極矽化物層122a可能較小及/或不存在。因此，源極接觸孔124a可能無法完全落於源極矽化物層122a上且自源極接觸孔124a至源極線106的電阻可能較高。此高電阻可能繼而使記憶體元件的操作參數偏移標準及/或導致低良率。
藉由根據改善方法打開源極線106，主側壁間隔物120上覆圖1A中的源極介電層114的變薄的部分。因而，主側壁間隔物120的高度Hs大於其在圖1A中的其他高度。在一些實施例中，主側壁間隔物120的高度Hs為約400埃至800埃、約400埃至600 埃、約600埃至800埃或一些其他適合的值。此外，藉由根據改善方法打開源極線106，源極矽化物層122a的寬度Ws可大於其在圖1B中的其他寬度。此外，寬度Ws與EG線108的EG區段之間的間距S的比率可大於其在圖1B中的其他比率。因而，源極接觸孔124a正確地落於源極矽化物層122a上的可能性增加。此放大用於形成源極接觸孔124a的製程裕度並減小源極接觸孔124a未能正確地電性耦合至源極觸點孔124a的可能性。
在一些實施例中，源極矽化物層122a的寬度Ws為約800埃至1100埃、約800埃至950埃、約950埃至1100埃或一些其他適合的值。若寬度Ws過小(例如，小於約800埃或一些其他適合的值)，則源極接觸孔124a正確地落於源極矽化物層122a上的可能性可能較低。因而，用於形成源極接觸孔124a的製程裕度可能較小，且源極接觸孔124a與源極線106之間的高電阻或無電性耦合的可能性可能較高。若寬度Ws過大(例如，大於約1100埃或一些其他適合的值)，則記憶體元件的縮小可能受到一些阻礙，以使源極接觸孔124a的製程裕度沒有增益。
在一些實施例中，寬度Ws與間距S的比率大於約0.4：1.0、約0.5：1.0、約0.6：1.0或一些其他適合的比率。在一些實施例中，寬度Ws與間距S的比率為約0.4：1.0至約0.6：1.0、約0.6：1.0至0.8：1.0或一些其他適合的比率。若比率過低(例如，小於約0.4：1.0或一些其他適合的比率)，則源極矽化物層122a可能較小且源極接觸孔124a正確地落於源極矽化物層122a上的可能性可能較低。
繼續參看圖1A至圖1C，源極線106可例如為或包括基底104及/或一些其他適合的半導體區域的摻雜部分。EG線108、 CG線110以及浮置閘極116可例如為或包括摻雜多晶矽及/或一些其他適合的導電材料。矽化物層122可例如為或包括金屬矽化物及/或一些其他適合的矽化物。接觸孔124可為或包括例如金屬及/或一些其他適合的導電材料。源極介電層114可例如為或包括氧化矽及/或一些其他適合的介電質。
藉由對應的CG介電層126將CG線110與浮置閘極116分離，且藉由對應的浮置閘極介電層128將浮置閘極116與基底104分離。此外，藉由對應的CG側壁間隔物130將CG線110與主側壁間隔物120分離，且藉由對應的EG穿隧介電層132將浮置閘極116與主側壁間隔物120分離。在一些實施例中，EG穿隧介電層132及源極介電層114由共同層介定。CG介電層126及CG側壁間隔物130可為或包括例如氧化矽、氮化矽、一些其他適合的介電質、或前述的任何組合。在一些實施例中，如所示出，CG介電層126及CG側壁間隔物130為氧化物-氮化物-氧化物(oxide-nitride-oxide；ONO)膜。浮置閘極介電層128及EG穿隧介電層132可為或包括例如氧化矽及/或一些其他適合的介電質。
內連線介電層134覆蓋源極帶狀胞102並填充EG線108及源極介電層114中的斷開118。此外，內連線介電層134包圍接觸孔124。內連線介電層134可例如為或包括氧化矽及/或一些其他適合的介電質。
儘管圖1A至圖1C關於相同記憶體元件一起描述，但圖1A至圖1C中的每一者可獨立於圖1A至圖1C中的彼此表示。舉例而言，記憶體元件可具有圖1A的橫截面圖100A，但可能不具有圖1B的橫截面圖1001B及/或圖1C的頂部佈局100C。作為另一 實例，記憶體元件可具有圖1B的橫截面圖100B，但可能不具有圖1A的橫截面圖100A及/或圖1C的頂部佈局100C。
參看圖2A，提供圖1A的源極帶狀胞102的一些實施例的展開橫截面圖200A，其中源極帶狀胞102部分地藉由SG線202進一步限定。SG線202與CG線110並行地延伸(橫截面圖200A中不可見)，且CG線110在SG線202之間且分別地毗鄰SG線202。此外，SG線202部分地上覆溝渠隔離結構112且藉由對應的SG介電層204與基底104分離。SG線202可例如為或包括摻雜多晶矽及/或一些其他適合的導電材料。SG介電層204可例如為或包括氧化矽及/或一些其他適合的介電質。
CG側壁間隔物130及SG側壁間隔物206分別將CG線110與SG線202分離。CG側壁間隔物130在CG線110的側壁上，而SG側壁間隔物206在面向CG線110的SG線202的側壁上。此外，主側壁間隔物120在背對著CG線110的SG線202的側壁上。SG側壁間隔物206可為或包括例如氧化矽及/或一些其他適合的介電質。在一些實施例中，CG側壁間隔物130為或包括ONO膜，SG側壁間隔物206為或包括氧化矽，且主側壁間隔物120為或包括氮化矽。然而，其他材料可適用於前述間隔物的一個或任何組合。
矽化物層122在SG線202上以提供自SG線202至SG接觸孔(未示出)的低電阻電性耦合。此外，接觸蝕刻終止層(contact etch stop layer；CESL)208在主側壁間隔物120及源極矽化物層122a上，且源極接觸孔124a自源極線導線210a延伸穿過CESL 208至源極矽化物層122a。源極線導線210a處於內連線 介電層134中且可為或包括例如金屬及/或一些其他適合的導電材料。CESL 208可為或包括例如氧化矽、氮化矽、一些其他適合的介電質、或前述的任何組合。
參看圖2B，提供圖2A的源極帶狀胞102的一些替代實施例的橫截面圖200B，其中CG線110之間的主側壁間隔物120與浮置閘極116及/或浮置閘極介電層128具有相同位準的最底部點。
參看圖2C，提供圖2A的源極帶狀胞102的一些替代實施例的橫截面圖200C，其中SG線202處於溝渠隔離結構112的側邊。換言之，SG線202並未上覆溝渠隔離結構112。
參看圖2D，提供圖2C的源極帶狀胞102的一些替代實施例的橫截面圖200D，其中共同介電結構212包圍並分離源極帶狀胞102的成分。此外，共同介電結構212包圍並分離浮置閘極116、CG線110、矽化物層122、CESL 208、側壁間隔物214以及閘極介電層216。此外，共同介電結構212限定源極帶狀胞102的成分。此外，共同介電結構212限定溝渠隔離結構112及浮置閘極介電層128。共同介電結構212可例如為或包括氧化矽及/或一些其他適合的介電質。側壁間隔物214及/或閘極介電層216可例如為或包括氮化矽及/或一些其他適合的介電質。
儘管未標記以簡化圖2D，但應瞭解，共同介電結構212及側壁間隔物214可例如共同地限定圖2C的CG側壁間隔物130。舉例而言，共同介電結構212及側壁間隔物214可共同地限定對應於圖2C的CG側壁間隔物130的ONO膜。此外，共同介電結構212及閘極介電層216可例如共同地限定圖2C的CG介電層 126。舉例而言，共同介電結構212及閘極介電層216可共同地限定對應於圖2C的CG介電層126的ONO膜。
參看圖3A，提供圖1B的源極帶狀胞102的一些實施例的展開橫截面圖300A，其中接觸孔124分別自導線210分別延伸至矽化物層122。此外，CESL 208在主側壁間隔物120上且源極接觸孔124a延伸穿過CESL 208。導線210在內連線介電層134中且可為或包括例如金屬及/或一些其他適合的導電材料。
參看圖3B，提供圖3A的源極帶狀胞102的一些替代實施例的橫截面圖300B，其中共同介電結構212包圍並分離源極帶狀胞102的成分。此外，共同介電結構212包圍並分離EG線108、矽化物層122、主側壁間隔物120以及CESL 208。此外，共同介電結構212限定源極帶狀胞102的成分。此外，共同介電結構212限定源極介電層114。
參看圖4，提供圖1C的源極帶狀胞102的一些實施例的展開頂部佈局400，其中SG線202與CG線110及EG線108並行橫向延伸。此外，SG線202、CG線110以及EG線108與溝渠隔離結構112及主動區域104a交疊，且溝渠隔離結構112包圍主動區域104a並定界主動區域104a。圖1A及圖2A至圖2D的橫截面圖100A、橫截面圖200A至橫截面圖200D中的任一者可例如沿著線A截取及/或圖1B、圖3A以及圖3B的橫截面圖100B、橫截面圖300A、橫截面圖300B中的任一者可例如沿著線B截取。
參看圖5，提供記憶體元件的一些實施例的橫截面圖500，所述記憶體元件包括源極帶狀胞102及CG帶狀胞502。記憶體元件可例如是IC晶片或一些其他適合的半導體結構或是IC晶片或 一些其他適合的半導體結構的部分。此外，記憶體元件可例如是ESF3記憶體元件或一些其他適合的分離閘極快閃記憶體元件。
源極帶狀胞102及CG帶狀胞502上覆溝渠隔離結構112及基底104的主動區域104a。此外，藉由並行延伸的源極線106、EG線108、CG線110以及SG線202(圖5的橫截面圖500中不可見)部分介定源極帶狀胞102及CG帶狀胞502。源極帶狀胞102如圖2A中所示出及描述，但可例如替代地如所圖1A至圖1C、圖2B至圖2D、圖3A、圖3B以及圖4中的任一者或組合中所示出及描述或替代地呈任何其他適合的源極帶狀胞形式。
源極線106分別毗鄰CG線110的第一側上的CG線110，且EG線108在藉由源極介電層114保持與源極線106隔開時分別上覆源極線106。應注意，源極帶狀胞102的源極介電層114經部分地移除，而CG帶狀胞502的源極介電層114經完全移除。此外，SG線202分別毗鄰CG線110的第二側上的CG線110，且CG線110分別上覆浮置閘極116。源極帶狀胞102的EG線(不可見)及源極帶狀胞102的源極介電層114在源極帶狀胞102處具有第一斷開118，且CG帶狀胞502的SG線(不可見)在CG帶狀胞502處具有第二斷開504。
如下文所見，源極帶狀胞102可例如藉由用於打開源極線106的改善方法形成。在改善方法期間，第一微影/蝕刻製程清除第一斷開118處的源極帶狀胞102的EG線，而同時清除第二斷開504處的CG帶狀胞502的SG線。此外，替代使用特定用於清除第一斷開118處的源極介電層114的第二微影/蝕刻製程，改善方法在第一微影/蝕刻製程期間薄化源極帶狀胞102的源極介電 層114且蝕刻穿過源極介電層的剩餘部分同時圖案化在第一斷開118處形成矽化物層122期間使用的RPD層(未示出)。因而，延伸第一微影/蝕刻製程。
由於延伸第一微影/蝕刻製程，且第一微影/蝕刻製程是在CG帶狀胞502的SG線202上執行，因此第一微影/蝕刻製程延伸至基底104及CG帶狀胞502處的溝渠隔離結構112中。此繼而形成具有深度D的凹陷506，自基底104的頂表面測量所述深度D。在一些實施例中，深度D大於約50埃或大於約100埃及/或小於約200埃、小於約250埃或小於約300埃。然而，其他適合的值亦可適用。若深度D過大(例如，大於約300埃或一些其他適合的值)，則金屬可能滯留在凹陷506中。此類滯留金屬可能導致污染製程工具、非預期的電性短路或其他適合的困難問題。若深度D過小(例如，小於約50埃或一些其他適合的值)，則源極帶狀胞102的源極介電層114可能未充分薄化且RPD層的圖案化可能無法蝕刻穿過源極介電層的剩餘部分。因而，源極帶狀胞102的接觸孔124可能無法電性耦合至源極帶狀胞102的源極線106。
繼續參看圖5，藉由對應的CG介電層126將CG線110分別與溝渠隔離結構112及浮置閘極116分離。此外，藉由對應的浮置閘極介電層128將浮置閘極116與基底104分離，且藉由對應的SG介電層204將SG線202與基底104分離。藉由對應的CG側壁間隔物130將CG線110與EG線108及SG線202分離。CG線110藉由對應EG穿隧介電層132與EG線108進一步分離，且藉由對應的SG側壁間隔物206與SG線202進一步分離。CG側壁間隔物130在CG線110的側壁上，EG穿隧介電層132 在浮置閘極116的側壁及EG線108的側壁上，且SG側壁間隔物206在SG線202的側壁上。
CESL 208襯於源極帶狀胞102及CG帶狀胞502的外部側壁，且主側壁間隔物120分別將CESL 208與外部側壁分離。矽化物層122分別在SG線202、EG線108以及源極帶狀胞102的源極線106上。源極線導線210a及源極接觸孔124a上覆源極帶狀胞102的矽化物層122，且源極接觸孔124a自源極線導線210a延伸至源極帶狀胞102的矽化物層122。內連線介電層134覆蓋源極帶狀胞102及CG帶狀胞502。此外，內連線介電層134填充第一斷開118及第二斷開504並包圍源極線導線210a及源極接觸孔124a。
參看圖6A及圖6B，提供圖5的GC帶狀胞502的一些替代實施例的各種橫截面圖600A、橫截面圖600B，其中凹陷506實質上由基底104限定且溝渠隔離結構112實質上侷限於CG線110之下。在圖6A中，溝渠隔離結構112鄰接第二斷開504及凹陷506。在圖6B中，溝渠隔離結構112鄰接EG線108。
參看圖7，提供圖5的GC帶狀胞502的一些實施例的頂部佈局700。圖5的GC帶狀胞502可例如沿著線C截取，然而，但其他適合的位置亦可適用。在替代實施例中，藉由修改溝渠隔離結構112的頂部佈局及主動區域104a的頂部佈局，圖6A及圖6B中的任一者中的GC帶狀胞502可例如沿著線C截取。CG線110、EG線108以及SG線202並行地橫向延伸且與溝渠隔離結構112及主動區域104a交疊。此外，CG線110中的一者在斷開504處具有銲墊110p，凹陷506圍繞銲墊110p，且接觸孔124自銲墊 110p延伸以將銲墊110p電性耦合至金屬線(未示出)。在一些實施例中，凹陷506為U形或C形。在替代實施例中，凹陷506具有一些其他適合的形狀。
參看圖8，提供包括記憶陣列的記憶體元件的一些實施例的示意性頂部圖800，其中設置有圖5的源極帶狀胞102及圖5的GC帶狀胞502。記憶陣列包括呈多個列及多個行形式的多個胞。列分別標記為Rx至Rx+7且行分別標記為Cm至Cm+2、Cn至Cn+2、Co至Co+2以及Cp至Cp+1。列標記及行標記的下標標識對應列數目及行數目。此外，x為表示列數目的整數變量，而m、n、o以及p為表示行數目的整數變量。
多個胞包括沿每一列的重複的多個源極帶狀胞102、多個CG帶狀胞502以及多個記憶胞802。在一些實施例中，多個胞更包括SG帶狀胞及/或未示出的其他類型的帶狀胞。源極帶狀胞102將源極線(未示出)及EG線(未示出)電性耦合至對應的源極帶狀線804及對應的EG帶狀線806。因而，源極帶狀胞102可例如亦被稱為源極/抹除閘極(source/erase gate；SEG)帶狀胞。CG帶狀胞502將CG線(未示出)電性耦合至對應CG帶狀線808。CG線、EG線以及源極線沿所述列延伸且部分地介定多個胞。記憶胞802儲存單獨的資料位元且可例如為ESF3記憶胞、分離閘極快閃記憶胞或一些其他適合的記憶胞。源極帶狀胞102可例如如同圖1A至圖1C、圖2A至圖2D、圖3A、圖3B、圖4以及圖5中的任一者或組合，且/或GC帶狀胞502可例如如同圖5、圖6A、圖6B以及圖7中的任一者或組合。
內連線結構使多個胞互連且包括多個導線210及多個孔 810。應注意，導線210及孔810僅在記憶陣列下方的圖例中標記出。將導線210分組成多個導線位準且將孔810分組成多個孔位準。當在截面中查看記憶體元件時，位準對應於記憶陣列上方的高度。多個導線位準包括第一導線位準M1、第二導線位準M2、第三導線位準M3以及第四導線位準M4。導線位準藉由導線210的厚度示意性地示出且記憶陣列上方的高度隨著導線厚度增大。多個孔位準包括接觸孔位準CO(例如，零孔位準)、第一孔位準V1、第二孔位準V2以及第三孔位準V3。孔位準藉由形狀及/或顏色示意性地示出。舉例而言，黑色環對應於接觸孔位準CO中的接觸孔124，而白色正方形對應於第二孔位準V2中的孔。
接觸孔位準CO中的孔自胞延伸至第一導線位準M1中的導線，且第一孔位準V1中的孔自第一導線位準M1中的導線延伸至第二導線位準M2中的導線。此外，第二孔位準V2中的孔自第二導線位準M2中的導線延伸至第三導線位準M3中的導線，且第三孔位準V3中的孔自第三導線位準M3中的導線延伸至第四導線位準M4中的導線。應注意，當不同位準處的孔直接交疊時，未示出中間導線。
多個導線210包括第一導線位準M1中的多個位元線812、多個源極並聯導線814以及多個EG並聯導線816。位元線812沿記憶胞802所位於的行(例如，行Cm、行Cm+2、行Cn+2、行Co等)延伸且經由接觸孔位準CO中的孔電性耦合至對應行中的記憶胞。源極並聯導線814及EG並聯導線816沿源極帶狀胞102所處於的行(例如，行Cm+1及行Co+1)延伸且經由接觸孔位準CO中的接觸孔分別電性耦合至源極帶狀胞102處的源極線(未 示出)及EG(未示出)。
另外，多個導線210包括源極帶狀線804、EG帶狀線806以及CG帶狀線808。源極帶狀線804及EG帶狀線806在第四導線位準M4中且經由第一孔位準V1、第二孔位準V2以及第三孔位準V3中的孔分別電性耦合至源極並聯導線814及EG並聯導線816。CG帶狀線808處於第三導線位準M3中且經由接觸孔位準CO及第一孔位準V1及第二孔位準V2中的接觸孔電性耦合至CG帶狀胞502處的對應列中的CG線(未示出)。
儘管圖8示出各種帶狀線及各種並聯導線為在某些導線位準中，但在替代實施例中帶狀線中的一些或全部及/或並聯導線中的一些或全部可處於不同導線位準中。舉例而言，在替代實施例中，CG帶狀線808可處於第二導線位準M2中。作為另一實例，EG帶狀線806可處於第四導線位準M4中，且源極帶狀線804可處於第五導線位準(未示出)中，或在替代實施例中反過來也如此。
參看圖9，提供圖8的記憶陣列的一部分的一些實施例的頂部佈局900。頂部佈局900可例如在圖8中的框E內截取，但其他適合的位置可適用。多個EG線108、多個CG線110以及多個SG線202並行地橫向延伸且部分地介定呈多個列及多個行形式的多個胞。列分別標記為Ry至Ry+3且行分別標記為Cq至Cq+7。列標記及行標記的下標標識對應列數目及行數目。此外，y為表示列數目的整數變量，而q為表示行數目的整數變量。
多個胞包括多個源極帶狀胞102、多個CG帶狀胞502以及多個記憶胞802。多個胞與主動區域104a及包圍並定界主動區 域104a的溝渠隔離結構112交疊。此外，經由對應接觸孔124將多個胞電性耦合至對應的導線(未示出，參見例如圖8)。源極帶狀胞102可例如如同在圖1A至圖1C、圖2A至圖2D、圖3A、圖3B、圖4以及圖5中的任一者或組合中。圖1A及圖2A至圖2D中的任一者可例如沿著線A截取及/或圖1B、圖3A以及圖3B中的任一者可例如沿著線B截取。此外，圖5的源極帶狀胞102可例如沿著線A截取。CG帶狀胞502可例如如同在圖5、圖6A、圖6B以及圖7中的任一者或組合中及/或圖6A及圖6B中的任一者可例如沿著線C截取。此外，圖5的CG帶狀胞502可例如沿著線C截取。
參看圖10至圖13及圖16至圖24，提供根據本揭露的態樣的用於形成包括源極帶狀胞及CG帶狀胞的記憶體元件的方法的一些實施例的一系列橫截面圖1000至橫截面圖1300、橫截面圖1600至橫截面圖2400。所述方法用於形成圖5的記憶體元件，但可例如替代地用於形成圖1A至圖1C、圖2A至圖2D、圖3A、圖3B、圖4、圖6A、圖6B以及圖7至圖9中的任一者或組合中的記憶體元件以形成一些其他適合的記憶體元件。
如由圖10的橫截面圖1000所示出，源極帶狀胞102及CG帶狀胞502部分地形成於溝渠隔離結構112及基底104的主動區域104a上。溝渠隔離結構112包圍並定界主動區域104a。藉由並行延伸的源極線106、EG線108、CG線110以及SG線202(橫截面圖1000中不可見)部分介定源極帶狀胞102及CG帶狀胞502。在一些實施例中，源極帶狀胞102在圖4處具有頂部佈局，使接觸孔124及斷開118更低，使得源極帶狀胞102的EG線108 為連續的。在一些實施例中，CG帶狀胞502在圖7處具有頂部佈局，使接觸孔124及斷開504更低，使得CG帶狀胞502的SG線202為連續的。然而，其他適合的頂部佈局可適用於源極帶狀胞102及/或CG帶狀胞502。
SG線202分別毗鄰CG線110的第一側上的CG線110，且CG線110分別上覆浮置閘極116。此外，源極線106分別毗鄰CG線110的第二側上的CG線110，且EG線108在藉由源極介電層114保持與源極線106隔開時分別上覆源極線106。源極介電層114具有球或橢圓形截面輪廓，但其他輪廓亦可適用。在一些實施例中，源極介電層114的單獨高度Hd為約300埃至500埃、約300埃至400埃、約400埃至500埃或一些其他適合的值。在一些實施例中，源極介電層114的單獨寬度Wd為約500埃至800埃、約500埃至650埃、約650埃至800埃或一些其他適合的值。
藉由對應的CG介電層126將CG線110與溝渠隔離結構112及浮置閘極116分離，且藉由對應的浮置閘極介電層128將浮置閘極116與基底104分離。此外，藉由對應的SG介電層204將SG線202與基底104分離。藉由對應的CG側壁間隔物130將CG線110與EG線108及SG線202分離。CG線110藉由對應EG穿隧介電層132與EG線108進一步分離，且藉由對應的SG側壁間隔物206與SG線202進一步分離。
CG硬式罩幕1002分別覆蓋CG線110，且SG硬式罩幕1004分別覆蓋SG線202。此外，EG硬式罩幕1006分別覆蓋EG線108。EG硬式罩幕1006及/或SG硬式罩幕1004可例如為或包括氮化矽及/或一些其他適合的介電質。CG硬式罩幕1002可例如 為或包括氧化矽、氮化矽、一些其他適合的介電質或前述的任何組合。在一些實施例中，如所示出，CG硬式罩幕1002為或包括氮化物-氧化物-氮化物(NON)膜。
如由圖11的橫截面圖1100所示出，第一罩幕1102經形成為部分地覆蓋源極帶狀胞102及CG帶狀胞502。在一些實施例中，第一罩幕1102為或包括光阻及/或一些其他適合的罩幕材料。此外，在一些實施例中，第一罩幕1102是藉由微影及/或用於形成第一罩幕1102的一些其他適合的製程形成。
亦由圖11的橫截面圖1100示出，犧牲層1104經形成為填充CG帶狀胞502之間的間隙(參見例如圖10)。犧牲層1104可例如為或包括底部抗反射塗層(bottom antireflective coating；BARC)及/或一些其他適合的犧牲材料。在一些實施例中，犧牲層1104由在重力下可流動且自流平的材料形成，因此犧牲層1104的頂表面為平坦的或實質上平坦的。用於形成犧牲層1104的製程可例如包括藉由旋轉塗佈沈積犧牲層1104且隨後回蝕犧牲層1104直至犧牲層1104的頂表面與CG硬式罩幕1002的頂表面大約齊平為止。然而，其他適合的製程可適用於形成犧牲層1104。
如由圖12的橫截面圖1200所示出，藉由第一罩幕1102對源極帶狀胞102及CG帶狀胞502原地執行第一蝕刻。第一蝕刻可例如包括非等向性蝕刻、乾式蝕刻、一些其他適合類型的蝕刻或前述的任何組合或藉由非等向性蝕刻、乾式蝕刻、一些其他適合類型的蝕刻或前述的任何組合執行。
第一蝕刻在源極帶狀胞102的源極介電層114上終止，且進一步在CG帶狀胞502之間的基底104的一部分上終止。此 外，在一些實施例中，第一蝕刻在CG帶狀胞502之間的溝渠隔離結構112的一部分上終止。在一些實施例中，源極介電層114及溝渠隔離結構112為或包括氧化矽及/或為或包括相同材料。在一些實施例中，相對於源極介電層114的材料及/或基底104的材料，由第一蝕刻採用的蝕刻劑對EG線108及SG線202的材料具有高選擇率(例如，高蝕刻速率)。
第一蝕刻形成：1)穿過源極帶狀胞102的EG線108的第一開口1202(參見例如圖11)；及2)穿過CG帶狀胞502的SG線202的第二開口1204(參見例如圖11)。此外，第一蝕刻完全或實質上移除犧牲層1104(參見例如圖11)且部分地移除第一開口1202及第二開口1204中的一些介電層。舉例而言，薄化或部分地移除CG帶狀胞502的SG側壁間隔物206。
犧牲層1104保護CG帶狀胞502之間的基底104，因此基底104在第一蝕刻的整個期間中不暴露於蝕刻劑。若基底104暴露於蝕刻劑，則會形成會滯留金屬的深凹陷。此類滯留金屬難以移除且可因此導致污染製程工具、非預期的電氣短路或其他適合的困難問題。
如由圖13的橫截面圖1300所示出，藉由第一罩幕1102原地執行第二蝕刻。對源極帶狀胞102的源極介電層114及CG帶狀胞502之間的基底104的暴露部分執行第二蝕刻。在一些實施例中，亦對CG帶狀胞502之間的溝渠隔離結構112的暴露部分執行第二蝕刻。在一些實施例中，由第二蝕刻採用的蝕刻劑與由第一蝕刻採用的蝕刻劑不同且/或相對於包圍結構而對源極介電層114的材料及/或基底104的材料具有高選擇率(例如，高蝕刻速 率)。如同第一蝕刻，第二蝕刻可例如包括非等向性蝕刻、乾式蝕刻、一些其他適合類型的蝕刻或前述的任何組合或藉由非等向性蝕刻、乾式蝕刻、一些其他適合類型的蝕刻或前述的任何組合執行。
在一些實施例中，原位執行第一蝕刻及第二蝕刻。換言之，在共同處理腔室內執行第一蝕刻及第二蝕刻，使得自第一蝕刻開始至第二蝕刻結束，基底104一直在共同處理腔室內。在替代實施例中，在不同處理腔室中執行第一蝕刻及第二蝕刻。
第二蝕刻薄化CG硬式罩幕1002的暴露部分。在CG硬式罩幕1002為或包括NON膜的一些實施例中，第二蝕刻在到達NON膜的底部氮化物層之前在NON膜的氧化物層上終止。第二蝕刻薄化源極帶狀胞102的源極介電層114。因此，源極帶狀胞102的源極介電層114具有小於薄化之前的高度Hd。此外，第二蝕刻平坦化源極帶狀胞102的源極介電層114，因此源極介電層的頂表面比第二蝕刻之前更扁平。舉例而言，頂表面上的最高點與頂表面上的最低點之間的差可小於在第二蝕刻之前。第二蝕刻延伸至基底104及溝渠隔離結構112中以在CG帶狀胞502之間形成凹陷506。凹陷506具有自基底104的頂表面測量的深度D且可例如具有圖7中的頂部佈局。舉例而言，凹陷506可具有C形或U形頂部佈局。然而，其他適合的頂部佈局亦可適用。
在一些實施例中，高度Hd在第二蝕刻之前為約300埃至500埃、約300埃至400埃、約400埃至500埃，或一些其他適合的值及/或在蝕刻後為約100埃至200埃、約100埃至150埃、約150埃至200埃或一些其他適合的值。若在第二蝕刻後高度Hd過 小(例如，小於約100埃或一些其他適合的值)，則深度D可能過大。如下文所論述，此可能導致滯留金屬。若第二蝕刻後高度Hd過大(例如，大於約200埃或一些其他適合的值)，則隨後描述的RPD蝕刻可能無法使第一開口1202延伸穿過源極帶狀胞102的源極介電層114。繼而，此可能劣化在源極帶狀胞102的源極介電層114上形成矽化物及/或接觸孔的製程裕度。
在一些實施例中，深度D大於約50埃或大於約100埃及/或小於約200埃、小於約250埃或小於約300埃。然而，其他適合的值亦可適用。若深度D過大(例如，大於約300埃或一些其他適合的值)，則金屬可能滯留在凹陷506中。此類滯留金屬可能導致污染製程工具、非預期的電性短路或其他適合的困難問題。若深度D過小(例如，小於約50埃或一些其他適合的值)，則源極帶狀胞102的源極介電層114可能在第一開口1202處未充分薄化且高度Hd可能過大(參見上文)。
參看圖14A及圖14B，提供圖13的源極帶狀胞102的一些替代實施例的橫截面圖1400A、橫截面圖1400B。在圖14A中，基底104的主動區域104a及溝渠隔離結構112具有不同佈局，使得SG線202實質上至溝渠隔離結構112的側邊。在圖14B中，共同介電結構212包圍並分離源極帶狀胞102的組分。此外，共同介電結構212包圍並分離浮置閘極116、CG線110、側壁間隔物214、閘極介電層216以及硬式罩幕1402。此外，共同介電結構212介定源極帶狀胞102的組分。此外，共同介電結構212介定源極介電層114及溝渠隔離結構112。硬式罩幕1402可例如為或包括氮化矽及/或一些其他適合的介電質。
參看圖15A及圖15B，在與圖13的橫截面圖1300的方向正交的方向上提供圖13的源極帶狀胞102的一些實施例的橫截面圖1500A、橫截面圖1500B。舉例而言，圖15A及圖15B可例如在X方向上且圖13可在Y方向上。在圖15A中，EG線108相對於EG硬式光罩1006凹陷，且源極介電層114在未被EG硬式光罩1006及第一罩幕1102覆蓋時凹入。在圖15B中，拐角更圓化且表面直線度較低。
在一些實施例中，圖15A及圖15B的源極帶狀胞102是沿著圖1C、圖4以及圖9中的任一者或組合中的線B截取，而圖13的源極帶狀胞102是沿著圖1C、圖4以及圖9中的任一者或組合中的線A截取。此外，在一些實施例中，圖15A及圖15B的橫截面圖1500A、橫截面圖1500B替代地對應於圖14A及/或圖14B而非圖13。
返回參看圖10至圖13及圖16至圖24以及進而示出的一系列橫截面圖1000至橫截面圖1300、橫截面圖1600至橫截面圖2400，在圖16的橫截面圖1600處移除第一罩幕1102(參見例如圖13)。移除可例如藉由電漿灰化及/或一些其他適合的移除製程來執行。
亦由圖16的橫截面圖1600所示出，源極帶狀胞102及CG帶狀胞502經薄化且其頂表面經平坦化直至大約齊平為止。此包含薄化SG硬式罩幕1004、CG硬式罩幕1002以及EG硬式罩幕1006且平坦化硬式罩幕的頂表面。在一些實施例中，用於執行薄化及平坦化的製程包括：1)沈積覆蓋源極帶狀胞102及CG帶狀胞502的犧牲層；2)回蝕與源極帶狀胞102及CG帶狀胞502 並行的犧牲層；以及3)移除犧牲層。然而，其他製程亦可適用。犧牲層具有平坦或實質上平坦的頂表面且可例如為或包括BARC及/或一些其他適合的犧牲材料。在一些實施例中，犧牲層由在重力下自流平的可流動材料形成，因此犧牲層的頂表面為平坦的或實質上平坦的。用於形成犧牲層的製程可例如包括藉由旋轉塗佈沈積犧牲層。然而，其他製程亦可適用。
如由圖17的橫截面圖1700所示出，主側壁間隔物120形成於源極帶狀胞102及CG帶狀胞502的外部側壁上並在第一開口1202及第二開口1204處襯於源極帶狀胞102及CG帶狀胞502的側壁。在一些實施例中，用於形成主側壁間隔物120的製程包括：1)沈積間隔物層以覆蓋源極帶狀胞102及CG帶狀胞502並襯於源極帶狀胞及CG帶狀胞的側壁；及2)執行回蝕至間隔物層以移除水平但不豎直的區段。然而，其他製程亦可適用。
由於源極帶狀胞102的源極介電層114僅在第一開口1202處薄化，因此第一開口1202中的主側壁間隔物120上覆源極介電層。在一些實施例中，第一開口1202中的主側壁間隔物120具有高於基底104的最頂點的底表面。此外，在一些實施例中，第一開口1202中的主側壁間隔物120具有高於浮置閘極116的各自底表面的底表面及/或相對於浮置閘極116的各自頂表面凹陷。由於第一開口1202中的主側壁間隔物120上覆源極帶狀胞102的源極介電層114，因此主側壁間隔物具有高度Hs1，所述高度Hs1將小於其在形成之前第一開口1202延伸穿過源極介電層的情況下的高度。
由於凹陷506延伸至CG帶狀胞502之間的基底104及 溝渠隔離結構112中，因此CG帶狀胞502之間的主側壁間隔物120亦延伸至基底104及溝渠隔離結構112中。由於CG帶狀胞502之間的主側壁間隔物120延伸至基底104及溝渠隔離結構112中，主側壁間隔物具有高度Hs2，所述高度Hs2大於其在不存在凹陷506的情況下其將另外為的高度。如上文所提及，由於第二蝕刻使用第一罩幕1102，因此凹陷506出現(參見例如圖13)。
如由圖18的橫截面圖1800所示出，阻障保護介電(RPD)層1802經沈積為覆蓋源極帶狀胞102及CG帶狀胞502且進一步襯於主側壁間隔物120的側壁。RPD層1802可例如為或包括氧化矽且因此亦可例如為RPO層。或者，RPD層1802可例如為或包括一些其他適合的介電質。
如由圖19的橫截面圖1900所示出，第二罩幕1902形成於RDP層1802上。第二罩幕1902經形成具有上覆源極帶狀胞102的源極線106的開口。儘管不可見，但第二罩幕1902可例如亦包含額外開口。第二罩幕1902的開口可例如限定矽化物圖案用於隨後形成的矽化物。在一些實施例中，第二罩幕1902為或包括光阻及/或一些其他適合的罩幕材料。此外，在一些實施例中，第二罩幕1902是藉由微影及/或用於形成第二罩幕1902的一些其他適合的製程形成。
亦由圖19的橫截面圖1900所示出，藉由第二罩幕1902對RPD層1802及源極帶狀胞102的源極介電層114原地執行第三蝕刻。第三蝕刻使第一開口1202延伸穿過源極帶狀胞102的源極介電層114以暴露出源極帶狀胞102的源極線106。第三蝕刻可例如包括非等向性蝕刻、乾式蝕刻、一些其他適合類型的蝕刻或前 述的任何組合或藉由非等向性蝕刻、乾式蝕刻、一些其他適合類型的蝕刻或前述的任何組合執行。在一些實施例中，RPD層1802及源極帶狀胞102的源極介電層114為或包括相同介電材料，使得第三蝕刻採用單個蝕刻劑。
如上文所見，第二蝕刻(參見例如圖13)薄化第一開口1202中的源極帶狀胞102的源極介電層114，且隨後第三蝕刻蝕刻穿過源極介電層，以使第一開口1202延伸至源極帶狀胞102的源極線106。第二蝕刻使用第一蝕刻(參見例如圖12)的第一罩幕1102(參見例如圖13)，且第三蝕刻使用第二罩幕1902(參見例如圖19)。將用於暴露出源極帶狀胞102的源極線106的此兩步製程與藉由利用與第一罩幕1102及第二罩幕1902不同的第三罩幕的單個微影/蝕刻製程暴露出源極線的單步製程相比較。
由於本揭露使用兩步製程替代單步製程，因此所述方法可比其他方法少使用一個光罩。由於形成光罩是昂貴的且使用光微影製程工具是昂貴的，因此少一個光罩實質性節省成本。另外，由於可少使用一個光罩，因此降低源極帶狀胞102的源極線106上的錯誤光阻的風險。此放大用於在源極帶狀胞102的源極線106上形成矽化物及/或接觸孔的製程裕度(例如，使得製程更具彈性)。源極帶狀胞102的源極線106上的過多殘渣可阻止矽化物層完全形成於源極線上，使得矽化物層可能較小。較小矽化物層可減小接觸孔完全落於矽化物層上的可能性且可因此導致接觸孔至源極線的高電阻。此高電阻可能繼而使記憶體元件的操作參數偏移標準及/或導致較低良率。
如上文所提及，第二蝕刻薄化源極帶狀胞102的源極介 電層114，因此在所述蝕刻後，高度Hd(參見例如圖13)為約100埃至200埃、約100埃至150埃、約150埃至200埃或一些其他適合的值。若高度Hd過大(例如，大於約200埃或一些其他適合的值)，則第三蝕刻可能無法使第一開口1202延伸穿過源極帶狀胞102的源極介電層114且不損壞基底104上其他地方的結構(未示出)。舉例而言，第三蝕刻亦可用於暴露出基底104上其他地方的源極/汲極區(未示出)。源極/汲極區可能未被源極/汲極介電層覆蓋且替代地可僅被RDP層1802覆蓋。因而，使第三蝕刻延伸穿過源極帶狀胞102的源極介電層114可增加在第三蝕刻期間暴露於蝕刻劑的源極/汲極區。此增加的暴露可繼而損壞源極/汲極區。若高度Hd過大，則損壞可能較高且可因此使操作參數偏移標準。
如由圖20的橫截面圖2000所示出，移除第二罩幕1902(參見例如圖19)且源極矽化物層122a形成於源極帶狀胞102的源極線106上。移除可例如藉由電漿灰化及/或一些其他適合的移除製程來執行。源極矽化物層122a是藉由在未被RPD層1802覆蓋的矽半導體區域上，但不在被RPD層1802覆蓋的矽半導體區域上形成矽化物的製程形成。製程可例如為自對準矽化物製程或用於形成矽化物的一些其他適合的製程。
如由圖21的橫截面圖2100所示出，移除RPD層1802(參見例如圖20)。移除可例如藉由蝕刻製程或一些其他適合的蝕刻製程執行。
亦由圖21的橫截面圖2100所示出，移除CG硬式罩幕1002、SG硬式罩幕1004以及EG硬式罩幕1006。在一些實施例 中，用於執行移除的製程包括：1)沈積覆蓋源極帶狀胞102及CG帶狀胞502的犧牲層；2)回蝕與源極帶狀胞102及CG帶狀胞502並行的犧牲層；以及3)移除犧牲層。然而，其他製程亦可適用。犧牲層可例如為或包括BARC及/或一些其他適合的犧牲材料。在一些實施例中，犧牲層由在重力下自流平的可流動材料形成，因此犧牲層的頂表面為平坦的或實質上平坦的。用於形成犧牲層的製程可例如包括藉由旋轉塗佈或一些其他適合的製程沈積犧牲層。
如由圖22的橫截面圖2200所示出，CESL 208及第一內連線介電層134a經沈積為覆蓋源極帶狀胞102及CG帶狀胞502且進一步填充第一開口1202及第二開口1204(參見例如圖21)。第一內連線介電層134a可為或包括例如氧化矽及/或一些其他適合的介電質。
如由圖23的橫截面圖2300所示出，對CESL 208及第一內連線介電層134a執行平坦化。平坦化持續直至CESL 208及第一內連線介電層134a的各自頂表面與SG線202、CG線110以及EG線108的各自頂表面大約齊平為止。平坦化可例如藉由化學機械研磨或一些其他適合的平坦化製程執行。
亦由圖23的橫截面圖2300所示出，CG/EG矽化物層122b形成於CG線110及EG線108上。CG/EG矽化物層122b可例如藉由自對準矽化物製程(salicide process)或一些其他適合的製程形成。
如由圖24的橫截面圖2400所示出，第二內連線介電層134b形成於源極帶狀胞102及CG帶狀胞502以及第一內連線介電層134a上方。第二內連線介電層134b可為或包括例如氧化矽 及/或一些其他適合的介電質。
亦由圖24的橫截面圖2400所示出，導線210a及接觸孔124a形成於第一內連線介電層134a及第二內連線介電層134b中。接觸孔124自導線210a延伸穿過第一內連線介電層134a及第二內連線介電層134b以及CESL 208至源極矽化物層122a。CESL 208可例如在形成接觸孔124時充當蝕刻終止層。
雖然參考方法的各種實施例來描述圖10至圖13及圖16至圖24，但應瞭解，圖10至圖13及圖16至圖24中所示出的結構並不限於所述方法而是可與所述方法單獨分離。雖然將圖10至圖13及圖16至圖24描述為一系列動作，但應瞭解，在其他實施例中，可更改動作的次序。雖然圖10至圖13及圖16至圖24示出且描述為特定動作集，但在其他實施例中，可省略所示出及/或描述的一些動作。此外，未示出及/或未描述的動作可包含於其他實施例中。
參考圖25，提供圖10至圖13及圖16至圖24的方法的一些實施例的方塊圖2500。
在區塊2502處，部分地形成源極帶狀胞，其中源極帶狀胞由源極線及上覆源極線的EG線介定。參見例如圖10。
在區塊2504處，部分地形成一對CG帶狀胞，其中CG帶狀胞分別由CG線及SG線介定，且其中SG線在CG線之間且分別毗鄰CG線。參見例如圖10。
在區塊2506處，藉由第一罩幕對EG線及SG線原地執行第一蝕刻，其中第一蝕刻在源極帶狀胞處形成穿過EG線的第一開口且在CG帶狀胞處形成穿過SG線的第二開口，且其中第一蝕 刻在下伏於EG線的源極介電層上終止。參見例如圖12。
在區塊2508處，藉由第一罩幕對源極介電層原地執行第二蝕刻以薄化第一開口處的源極介電層。參見例如圖13。
在區塊2510處，在源極帶狀胞及CG帶狀胞的側壁上形成主側壁間隔物。參見例如圖17。
在區塊2512處，將RPD層沈積為覆蓋源極帶狀胞及CG帶狀胞。參見例如圖18。
在區塊2514處，藉由第二罩幕對RPD層原地執行第三蝕刻以使RPD層圖案化具有矽化物圖案且使第一開口延伸穿過源極介電層至源極線。參見例如圖19。因此，藉由由第二蝕刻及第三蝕刻組成的兩步製程打開源極線。將兩步製程與用於使用利用與第一罩幕及第二罩幕不同的罩幕的單個微影/蝕刻製程打開源極線的單步製程進行比較。
在區塊2516處，根據矽化物圖案，在第一開口中及源極線上形成矽化物層。
在區塊2518處，在矽化物層上形成導線及接觸孔。參見例如圖24。
由於所述方法使用兩步製程替代單步製程來打開源極線，因此所述方法可比其他方法少使用一個光罩。此可減少成本。另外，由於可少使用一個光罩，因此可降低源極線上的錯誤光阻的風險。此可放大用於在源極線上形成矽化物層及/或接觸孔的製程裕度。
儘管在本文中將圖25的方塊圖2500示出且描述為一系列動作或事件，但應瞭解，不應以限制性意義來解釋此類動作或事 件的所示出的次序。舉例而言，除了本文中所示出及/或所描述的動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時發生。此外，並非可需要所有所說明的動作以實施本文中描述的一或多個態樣或實施例，且本文中所描繪的動作中的一或多者可在一或多個單獨動作及/或階段中執行。
參看圖26至圖32，提供圖10至圖13及圖16及圖24的方法的一些替代實施例的一系列橫截面圖2600至橫截面圖3200，其中主動區域104a及溝渠隔離結構112具有不同佈局。此外，在沈積RPD層之前完全移除硬式罩幕。
如由圖26的橫截面圖2600所示出，源極帶狀胞102及CG帶狀胞502部分地形成於溝渠隔離結構112及基底104的主動區域104a上。溝渠隔離結構112及主動區域104a如關於圖10所描述，除溝渠隔離結構112及主動區域104a具有與圖10中的佈局不同的佈局以外。
如由圖27的橫截面圖2700所示出，執行關於圖11及圖12所示出及描述的動作。第一罩幕1102經形成為部分地覆蓋源極帶狀胞102及CG帶狀胞502，且犧牲層(未示出；參見例如圖11中的犧牲層1104)經形成為填充CG帶狀胞502之間的間隙(參見例如圖26)。此外，藉由第一罩幕1102對源極帶狀胞102及CG帶狀胞502原地執行第一蝕刻以形成第一開口1202及第二開口1204。
如由圖28的橫截面圖2800所示出，對源極帶狀胞102的源極介電層114及CG帶狀胞502之間的基底104的暴露部分執行第二蝕刻。第二蝕刻如關於圖13所描述。
如由圖29的橫截面圖2900所示出，執行關於圖17及圖21所示出及描述的動作。移除CG硬式罩幕1002、SG硬式罩幕1004以及EG硬式罩幕1006。此外，主側壁間隔物120形成於源極帶狀胞102及CG帶狀胞502的外部側壁上並襯於第一開口1202及第二開口1204中的源極帶狀胞102及CG帶狀胞502的側壁。
如由圖30的橫截面圖3000所示出，RPD層1802經形成為覆蓋源極帶狀胞102及CG帶狀胞502且進一步填塞主側壁間隔物120的側壁。如關於圖18所描述形成RPD層1802。
如由圖31的橫截面圖3100所示出，執行關於圖19所示出及描述的動作。第二罩幕1902形成於RDP層1802上。此外，對RPD層1802執行第三蝕刻且第三蝕刻延伸至源極帶狀胞102的源極介電層114以暴露出第一開口1202處的源極帶狀胞102的源極線106。
如由圖32的橫截面圖3200所示出，執行關於圖20及圖22至圖24所示出及描述的動作。移除第二罩幕1902且在源極帶狀胞102的源極線106上形成源極矽化物層122a。CESL 208及第一內連線介電層134a經沈積為覆蓋源極帶狀胞102及CG帶狀胞502且進一步填充第一開口1202及第二開口1204(參見例如圖13)。對CESL 208及第一內連線介電層134a執行平坦化，且在CG線110及EG線108上形成CG/EG矽化物層122b。第二內連線介電層134b形成於源極帶狀胞102及CG帶狀胞502以及第一內連線介電層134a上方。形成導線210a及接觸孔124a。
雖然參考方法的各種實施例來描述圖26至圖32，但應瞭 解，圖26至圖32中所示出的結構並不限於所述方法而是可與所述方法單獨分離。雖然將圖26至圖32描述為一系列動作，但應瞭解，在其他實施例中，可更改動作的次序。雖然圖26至圖32示出且描述為特定動作集，但在其他實施例中，可省略所示出及/或描述的一些動作。此外，未示出及/或描述的動作可包含於其他實施例中。
在一些實施例中，本揭露提供一種記憶體元件，包含：基底；抹除閘極線、控制閘極線以及源極線，在第一方向上並行延長，其中抹除閘極線具有在第一方向上將抹除閘極線分離成一對抹除閘極區段的斷開，其中控制閘極線毗鄰抹除閘極線，且其中源極線下伏於基底中的抹除閘極線；源極介電層，在抹除閘極線與源極線之間；主側壁間隔物，在抹除閘極區段之間的中心處上覆源極介電層及源極線；以及接觸孔，在斷開處延伸穿過抹除閘極線及源極介電層並與源極線電性耦合。在一些實施例中，接觸孔與主側壁間隔物及源極介電層隔開。在一些實施例中，主側壁間隔物具有至少部分高於基底的最頂點的底表面。在一些實施例中，主側壁間隔物及源極介電層介定面向接觸孔的共同側壁。在一些實施例中，記憶體元件更包含在抹除閘極區段之間的中心處具有U形輪廓的蝕刻終止層(ESL)，其中U形輪廓橫向接觸主側壁間隔物。在一些實施例中，記憶體元件更包含：浮置閘極，下伏於控制閘極線；及控制閘極側壁間隔物，上覆浮置閘極且將控制閘極線與主側壁間隔物分離。在一些實施例中，記憶體元件更包含在接觸孔與源極線之間且直接接觸接觸孔及源極線的矽化物層。在一些實施例中，矽化物層的寬度為約800埃至1100埃。
在一些實施例中，本揭露提供一種積體電路，包含：基底；記憶陣列，包含多個胞，其中多個胞包含源極帶狀胞及一對控制閘極帶狀胞；抹除閘極線及源極線，部分地介定源極帶狀胞且在第一方向上並行地延伸，其中源極線下伏於抹除閘極線，且其中抹除閘極線在第一方向上具有第一斷開；第一控制閘極線、第二控制閘極線以及一對選擇閘極線，部分地介定控制閘極帶狀胞且在第一方向上並行地延伸，其中選擇閘極線在第一控制閘極線與第二控制閘極線之間且分別毗鄰第一控制閘極線及第二控制閘極線且在第一方向上具有第二斷開，且其中第一控制閘極線具有朝向第二斷開處的第二控制閘極線突出的銲墊；以及溝渠隔離結構，下伏於第一控制閘極線及第二控制閘極線；其中基底的頂表面具有帶U形頂部佈局的凹陷，所述凹陷圍繞第二斷開處的銲墊。在一些實施例中，凹陷延伸至基底的頂表面中至約100埃至300埃的深度。在一些實施例中，接觸孔分別延伸至分別在源極帶狀胞及控制閘極帶狀胞處的源極線、第一控制閘極線以及第二控制閘極線。在一些實施例中，第一斷開在第一方向上將抹除閘極線分離成一對抹除閘極區段，其中積體電路更包含：源極介電層，在抹除閘極線與源極線之間；及主側壁間隔物，藉由接近第一斷開的源極介電層與基底豎直地分離，且在與抹除閘極區段隔開並在抹除閘極區段之間的位置處。在一些實施例中，所述位置距抹除閘極區段是等距的。
在一些實施例中，本揭露提供一種用於形成記憶體元件的方法，所述方法包含：形成並行延長的抹除閘極線及源極線，其中源極線下伏於基底中的抹除閘極線且藉由源極介電層與抹除閘極線分離；對抹除閘極線執行第一蝕刻以形成延伸穿過抹除閘極 線的第一開口，其中第一蝕刻藉由第一罩幕經原地執行且在源極介電層上終止；經由第一開口且藉由第一罩幕對源極介電層原地執行第二蝕刻，以薄化第一開口處的源極介電層；執行矽化物製程以在第一開口處的源極線上形成矽化物層，其中矽化物製程包含第三蝕刻，第三蝕刻使第一開口延伸穿過源極介電層並暴露出源極線；以及形成延伸穿過抹除閘極線至矽化物層的接觸孔。在一些實施例中，矽化物製程包含RPO蝕刻，其中RPO蝕刻移除第一開口處的源極介電層。在一些實施例中，第一開口處的源極介電層的一部分在第二蝕刻之前具有橢圓形輪廓，其中部分的頂表面在第二蝕刻後具有W形輪廓。在一些實施例中，所述方法更包含形成上覆基底且與抹除閘極線並行延伸的一對控制閘極線及一對選擇閘極線，其中選擇閘極線在控制閘極線之間且分別毗鄰控制閘極線，其中控制閘極線中的一者具有朝向控制閘極線中的另一者突出的銲墊，且其中第一蝕刻形成延伸穿過銲墊處的選擇閘極線的第二開口。在一些實施例中，控制閘極線經形成為部分地上覆延伸至基底的頂表面中的溝渠隔離結構，其中第二蝕刻經由第二開口在基底的頂表面中形成凹陷，且其中凹陷圍繞銲墊。在一些實施例中，方法更包含：形成一對控制閘極線，所述控制閘極線上覆基底且與抹除閘極線並行延伸，其中抹除閘極線在控制閘極線之間且毗鄰控制閘極線；以及在第一開口的側壁上的控制閘極線之間形成主側壁間隔物，其中主側壁間隔物在抹除閘極線的分散區段之間的中心處上覆源極介電層，所述分散區段藉由第一開口分離。在一些實施例中，矽化物製程包含：沈積覆蓋抹除閘極線並襯於第一開口的RPD層；藉由第二罩幕對RPD層及源極介電層原地執行 第三蝕刻，以使第一開口延伸穿過RPD層及源極介電層；在源極線上且藉由RPD層原地形成矽化物層；以及移除RPD層。
前文概述若干實施例的特徵，以使得所屬領域中具通常知識者可較好地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可易於使用本揭露作為設計或修改用於實施本文中所引入的實施例的相同目的且/或實現相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
2500:方塊圖
2502、2504、2506、2508、2510、2512、2514、2516、2518:區塊

Claims (10)

  1. 一種記憶體元件，包括：基底；抹除閘極線、控制閘極線以及源極線，在第一方向上並行地延伸，其中所述抹除閘極線具有在所述第一方向上將所述抹除閘極線分離成一對抹除閘極區段的斷開，其中所述控制閘極線毗鄰所述抹除閘極線，且其中所述源極線下伏於所述基底中的所述抹除閘極線；源極介電層，在所述抹除閘極線與所述源極線之間；主側壁間隔物，在所述抹除閘極區段之間的中心處上覆所述源極介電層及所述源極線；以及接觸孔，在所述斷開處延伸穿過所述抹除閘極線及所述源極介電層並與所述源極線電性耦合。
  2. 如請求項1之記憶體元件，其中所述接觸孔與所述主側壁間隔物及所述源極介電層隔開。
  3. 如請求項1之記憶體元件，更包括：蝕刻終止層，在所述抹除閘極區段之間的中心處具有U形輪廓，其中所述U形輪廓橫向接觸所述主側壁間隔物。
  4. 如請求項1之記憶體元件，更包括：矽化物層，在所述接觸孔與所述源極線之間且直接接觸所述接觸孔及所述源極線。
  5. 一種積體電路，包括：基底；記憶陣列，包括多個胞，其中所述多個胞包括源極帶狀胞及 一對控制閘極帶狀胞；抹除閘極線及源極線，部分地介定所述源極帶狀胞且在第一方向上並行地延伸，其中所述源極線下伏於所述抹除閘極線，且其中所述抹除閘極線在所述第一方向上具有第一斷開；第一控制閘極線、第二控制閘極線以及一對選擇閘極線，部分地介定所述控制閘極帶狀胞且在所述第一方向上並行地延伸，其中所述選擇閘極線在所述第一控制閘極線與所述第二控制閘極線之間且分別毗鄰所述第一控制閘極線及所述第二控制閘極線且在所述第一方向上具有第二斷開，且其中所述第一控制閘極線具有朝向所述第二斷開處的所述第二控制閘極線突出的銲墊；以及溝渠隔離結構，下伏於所述第一控制閘極線及所述第二控制閘極線；其中所述基底的頂部具有帶U形頂部佈局的凹陷，所述凹陷圍繞所述第二斷開處的所述銲墊。
  6. 如請求項5之積體電路，其中所述第一斷開在所述第一方向上將所述抹除閘極線分離成一對抹除閘極區段，且其中所述積體電路更包括：源極介電層，在所述抹除閘極線與所述源極線之間；以及主側壁間隔物，藉由接近所述第一斷開的所述源極介電層與所述基底豎直地分離，且在與所述抹除閘極區段隔開並在所述抹除閘極區段之間的位置處。
  7. 一種用於形成記憶體元件的方法，所述方法包括：形成並行延伸的抹除閘極線及源極線，其中所述源極線下伏於基底中的所述抹除閘極線且藉由源極介電層與所述抹除閘極線 分離；對所述抹除閘極線執行第一蝕刻以形成延伸穿過所述抹除閘極線的第一開口，其中所述第一蝕刻藉由第一罩幕經原地執行並在所述源極介電層上終止；經由所述第一開口且藉由所述第一罩幕對所述源極介電層原地執行第二蝕刻，以薄化所述第一開口處的所述源極介電層；執行矽化物製程以在所述第一開口處的所述源極線上形成矽化物層，其中所述矽化物製程包括第三蝕刻，所述第三蝕刻使所述第一開口延伸穿過所述源極介電層並暴露出所述源極線；以及形成接觸孔，所述接觸孔延伸穿過所述抹除閘極線至所述矽化物層。
  8. 如請求項7之用於形成記憶體元件的方法，其中所述第一開口處的所述源極介電層的一部分在所述第二蝕刻之前具有橢圓形輪廓，且其中所述部分的頂表面在所述第二蝕刻後具有W形輪廓。
  9. 如請求項7之用於形成記憶體元件的方法，更包括：形成上覆所述基底且與所述抹除閘極線並行延伸的一對控制閘極線及一對選擇閘極線，其中所述選擇閘極線在所述控制閘極線之間且分別毗鄰所述控制閘極線，其中所述控制閘極線中的一者具有朝向所述控制閘極線中的另一者突出的銲墊，且其中所述第一蝕刻形成延伸穿過所述銲墊處的所述選擇閘極線的第二開口。
  10. 如請求項7之用於形成記憶體元件的方法，其中所述矽化物製程包括： 沈積阻障保護介電層，所述阻障保護介電層覆蓋所述抹除閘極線並襯於所述第一開口；藉由第二罩幕對所述阻障保護介電層及所述源極介電層原地執行第三蝕刻，以使所述第一開口延伸穿過所述阻障保護介電層及所述源極介電層；在所述源極線上且藉由所述阻障保護介電層原地形成所述矽化物層；以及移除所述阻障保護介電層。
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