TWI709224B - 積體晶片及形成積體晶片的方法 - Google Patents

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TWI709224B
TWI709224B TW108134711A TW108134711A TWI709224B TW I709224 B TWI709224 B TW I709224B TW 108134711 A TW108134711 A TW 108134711A TW 108134711 A TW108134711 A TW 108134711A TW I709224 B TWI709224 B TW I709224B
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李秉澄
施宏霖
劉珀瑋
黃文鐸
許祐凌
才永軒
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Abstract

本申請案的多種實施方式關於一種積體記憶體晶片，此積體記憶體晶片具有增強之裝置區佈局，以降低漏電流及增加字元線蝕刻製程窗口(例如增加字元線蝕刻彈性)。在一些實施方式中，積體記憶體晶片包含基板、控制閘、字元線、及隔離結構。基板包含第一源極/汲極區。控制閘及字元線位於基板上。字元線位於第一源極/汲極區與控制閘之間，劃分第一源極/汲極區與控制閘，並沿著字元線的長度而延長。隔離結構延伸至基板中，並具有第一隔離結構側壁。第一隔離結構側壁沿著字元線的長度水平地延伸，並位於字元線之下。

Description

積體晶片及形成積體晶片的方法
本揭示的實施方式係關於積體晶片及形成積體晶片的方法。
嵌入式快閃記憶體(Embedded flash)是一種快閃記憶體，其與其他邏輯裝置積成於一共同積體電路晶片(IC)上。此積成通過消除晶片之間的互連結構來提高性能，並通過共享快閃記憶體與邏輯裝置的製程步驟來降低製造成本。快閃記憶體包括堆疊式閘極快閃記憶體(stacked gate flash memory)及分離式閘極快閃記憶體(split gate flash memory)。與堆疊式閘極快閃記憶體相比，分離式閘極快閃記憶體具有更低的能耗，更高的注入效率，更不易受到短溝道效應影響，及較高的抹除抗擾度(erase immunity)。
本揭示的實施方式提供一種積體晶片。積體晶片包含一基板、一隔離結構、一抹除閘、一控制閘、及一字 元線。基板包含一第一裝置區，以及位於第一裝置區的一邊緣的一裝置區側壁。隔離結構位於基板中，其中隔離結構環繞且界定第一裝置區，並進一步鄰接於裝置區側壁。抹除閘、控制閘、及字元線位於第一裝置區上並在一第一方向上彼此分隔，其中控制閘位於抹除閘與字元線之間，並劃分(border)抹除閘與字元線，其中裝置區側壁沿著一第二方向水平地延伸並位於字元線之下，第二方向橫向於第一方向。
本揭示的實施方式亦提供另一種積體晶片。積體晶片包含一基板、一控制閘及一字元線、及一隔離結構。基板包含一第一源極/汲極區。控制閘及字元線位於基板上，其中字元線位於第一源極/汲極與控制閘之間，並劃分第一源極/汲極與控制閘，其中字元線沿著字元線的一長度而延長。隔離結構延伸至基板中並具有一第一隔離結構側壁，其中第一隔離結構側壁沿著字元線的長度水平地延伸，並位於字元線之下。
本揭示的實施方式亦提供形成積體晶片的方法。方法包含形成一隔離結構延伸至一基板中，其中隔離結構界定並電性分離基板的一第一裝置區與基板的一第二裝置區；形成一控制閘堆疊於第一裝置區上；沉積一閘極層，閘極層覆蓋控制閘堆疊、隔離結構、及第一裝置區與第二裝置區；以及圖案化閘極層，以形成一字元線劃分控制閘堆疊，其中字元線位於隔離結構及第一裝置區與第二裝置區之上。
100:上佈局
102:字元線
102a:第一字元線
102b:第二字元線
104:基板
106a:第一字元線側壁
106b:第二字元線側壁
108:抹除側裝置區
108a:第一抹除側裝置區
108b:第二抹除側裝置區
110a:字元線側裝置區
112:隔離結構
114:第一裝置區側壁
116:第二裝置區側壁
118:第三裝置區側壁
120:控制閘
120a:第一控制閘
120b:第二控制閘
122:抹除閘
122a:第一抹除閘
122b:第二抹除閘
124:邊界單元
124a:第一邊界單元
124b:第二邊界單元
200A:橫截面圖
200B:橫截面圖
202:互連介電層
204:源極/汲極區
206:源極線
208:選擇性導電通道
210:浮動閘極
212:控制閘硬遮罩
214:浮動閘極介電層
216:控制閘極介電層
218:控制閘側壁間隔件
220:抹除閘極介電層
222:字元線介電層
224:矽化物層
226:閘間介電質結構
228:側壁間隔件
230:控制閘極介電層
232:控制閘硬遮罩
300A-300C:上佈局
400A:上佈局
402:帶狀單元
402a:第一源極線/抹除閘(SLEG)帶狀單元
402b:第二源極線/抹除閘(SLEG)帶狀單元
404:接觸通孔
404a:接觸通孔
404b:接觸通孔
404c:接觸通孔
406:控制閘/字元線(CGWL)帶狀單元
406a:第一CGWL帶狀單元
406b:第二CGWL帶狀單元
408:墊區域
410:字元線帶狀單元
410a:第一字元線帶狀單元
410b:第二字元線帶狀單元
400B:上佈局
400C:上佈局
500:方塊圖
502:記憶體陣列
504:記憶體單元
600A:上佈局
600B:上佈局
700:方塊圖
702:導線
704:通孔
706:位元線
708:抹除閘分流線
710:源極線分流線
712:字元線帶狀線
714:控制閘帶狀線
716:抹除閘帶狀線
718:源極線帶狀線
800:橫截面圖
900:橫截面圖
902:第一介電層
904:第一導電層
1000:橫截面圖
1002:第二介電層
1004:第二導電層
1006:硬遮罩層
1100:橫截面圖
1102:控制閘堆疊
1102a:第一控制閘堆疊
1102b:第二控制閘堆疊
1200:橫截面圖
1300:橫截面圖
1302:第三介電層
1400:橫截面圖
1402:第三導電層
1404:抗反射層
1404t:頂表面
1406:第一縮進
1500:橫截面圖
1600:橫截面圖
1602:字元線遮罩
1700:橫截面圖
1800:橫截面圖
1900:橫截面圖
2000:方塊圖
2002~2024:操作
CO:接觸通孔級
Lwl:字元線長度
M1:第一導線級
M2:第二導線級
M3:第三導線級
M4:第四導線級
Oa:第一偏移
Ob:第二偏移
Tarc:厚度
Tgl:厚度
V1:第一通孔級
V2:第二通孔級
V3:第三通孔級
本揭示的實施方式的態樣可由以下的詳細敘述結合附圖閱讀來獲得最佳的理解。應強調，根據工業標準實務，各特徵並未按比例繪製，並且僅用於示意的目的。事實上，為了論述的清楚性，各特徵的大小可任意地增加或縮小。
第1圖根據本申請案的一些態樣，繪示一些實施方式中包含一增強之裝置區佈局的積體記憶體晶片的上佈局。
第2A圖及第2B圖繪示多種實施方式中，第1圖的積體記憶體晶片的橫截面圖。
第3A圖至第3C圖繪示一些替代實施方式中，第1圖的積體記憶體晶片的上佈局，其中積體記憶體晶片具有不同的增強之裝置區佈局。
第4A圖至第4C圖繪示多種實施方式之第1圖的積體記憶體晶片的上佈局，積體記憶體晶片具有增強之裝置區佈局，其中包含一對帶狀單元。
第5圖繪示一些實施方式的積體記憶體晶片的方塊圖，積體記憶體晶片包含第1圖中具有邊界單元的記憶體陣列，及/或第4A圖至第4C圖中任一者或其組合之帶狀單元。
第6A圖及第6B圖繪示多種實施方式中積體記憶體晶片的上佈局，積體記憶體晶片包含第5圖的記憶體陣列的邊界部分。
第7圖繪示一些實施方式中積體記憶體晶片的方塊圖，積體記憶體晶片包含第5圖的記憶體陣列的邊界部分， 其中複數個導線與複數個通孔互連於邊界部分中的單元。
第8圖至第19圖繪示一些實施方式中形成積體記憶體晶片的方法的一系列橫截面圖，根據本揭示的實施方式的一些態樣，積體記憶體晶片包含具有增強之裝置區佈局的一對邊界單元或帶狀單元。
第20圖是一些實施方式之第8圖至第19圖所示方法的方塊圖。
為了使本揭示的實施方式內容的敘述更加詳盡與完備，下文針對了本揭示的實施態樣與具體實施例提出了說明性的描述。以下敘述之成份及排列方式的特定實施例是為了簡化本揭示的實施方式內容。當然，此等僅僅為實施例，並不旨在限制本揭示的實施方式內容。舉例而言，在隨後描述中的在第二特徵之上或在第二特徵上形成第一特徵可包括形成直接接觸的第一特徵及第二特徵之實施例，還可以包括在第一特徵及第二特徵之間形成額外特徵，從而使第一特徵及第二特徵不直接接觸之實施例。另外，本揭示的實施方式內容的各實施例中可重複元件符號及/或字母。此重複係出於簡化及清楚之目的，且本身不指示所論述各實施例及/或構造之間的關係。
此外，本文中可使用空間性相對用詞，例如「下方(beneath)」、「低於(below)」、「下(lower)」、「之上(above)」、「上(upper)」及其類似用語，係利於敘 述圖式中一個元件或特徵與另一個元件或特徵的關係。這些空間性相對用詞本意上涵蓋除了圖中所繪示的位向之外，也涵蓋使用或操作中之裝置的不同位向。設備也可被轉換成其他位向(旋轉90度或其他位向)，因此本文中使用的空間性相對描述以應做類似的解釋。
記憶體裝置可例如包含基板、第一字元線、第二字元線、第一源極/汲極區、及第二源極/汲極區。第一字元線與第二字元線覆蓋在基板的裝置區域上，並沿相應的字元線長度平行延伸。裝置區域是由隔離結構所界定，並具有第一裝置區域突起及第二裝置區域突起。第一裝置區域沿著橫向於字元線長度的一方向突起跨過第一字元線，並終止於基板的第一裝置區側壁。第二裝置區域沿著橫向於字元線長度的一方向突起跨過第二字元線，並終止於基板的第二裝置區側壁。第一裝置區側壁與第二裝置區側壁鄰接於隔離結構，並水平地位於第一字元線與第二字元線之間並與之隔開。第一源極/汲極區與第二源極/汲極區位於裝置區域上，並分別位於第一裝置區側壁與第二裝置區側壁。此外，第一源極/汲極區與第二源極/汲極區位於第一字元線與第二字元線之間，並劃分第一字元線與第二字元線。
在形成記憶體裝置時，蝕刻及/或清潔製程使得位於第一裝置區側壁與第二裝置區側壁處的隔離結構發生凹陷，以致低於基板的頂表面，從而定義出一凹槽，此凹槽暴露第一裝置區側壁與第二裝置區側壁。在第一字元線與第二字元線後執行矽化物製程時，存在一個挑戰是矽化物可 能形成在第一裝置區側壁與第二裝置區側壁上。矽化物可進而造成從第一源極/汲極區與第二源極/汲極區延伸至基板的主體的一洩漏路徑。此外，在使用記憶體裝置時，洩漏路徑可沿著位於第一字元線與第二字元線之下的選擇性導電通道延伸至記憶體裝置的源極線。這種延伸可導致讀取及/或寫入失效。另一個挑戰是在形成第一字元線與第二字元線時，凹槽降低蝕刻製程窗口(例如蝕刻彈性(etch resiliency))。第一字元線與第二字元線的形成可例如包含：沉積導電層；沉積抗反射塗層(anti-reflective coating,ARC)於導電層上；以及使用光阻對抗反射塗層及導電層進行蝕刻，以在抗反射塗層及導電層中形成一字元線圖案。由於存在凹槽，導電層可將縮進凹槽中，而抗反射塗層在凹槽處可具有較大的厚度。較大的厚度增加蝕刻負載，使得需要花費更長的時間來蝕刻抗反射塗層位於凹槽的部分，相較於蝕刻抗反射塗層的其他部分而言。因此，可能無法精確地在導電層中形成字元線圖案。導電性的蝕刻殘留物可能持續存在，並在第一字元線與第二字元線之間形成一洩漏路徑，從而導致沿第一字元線與第二字元的記憶體單元失效。
本申請案的多種實施方式涉及一積體記憶體晶片，其具有增強之裝置區佈局，用於減少漏電流並增加字元線蝕刻製程窗口(例如增加字元線蝕刻彈性)。在一些實施方式中，積體記憶體晶片包含基板、第一字元線、第二字元線、及源極/汲極區。第一字元線與第二字元線覆蓋基板的 第一裝置區及基板的第二裝置區，並沿相應的字元線長度平行延長。第一裝置區與第二裝置區被隔離結構所界定，並彼此電性隔離。第二裝置區位於第一字元線與第二字元線之間，並劃分第一字元線與第二字元線之間。第一裝置區環繞第二裝置區並具有第一裝置區域突起及第二裝置區域突起，第一裝置區域突起及第二裝置區域突起分別位於第二裝置區的相反側。第一裝置區域沿著橫向於字元線長度的一第一方向突起於第一字元線之下，並終止於基板的第一裝置區側壁。第二裝置區域沿著橫向於字元線長度的一第二方向突起於第二字元線之下，並終止於基板的第二裝置區側壁。第一裝置區側壁與第二裝置區側壁鄰接於隔離結構冰面向第二裝置區。此外，第一裝置區側壁與第二裝置區側壁分別位於第一字元線與第二字元線之下。源極/汲極區位於第二裝置區上，並位於第一字元線與第二字元線之間，並劃分第一字元線與第二字元線。
在形成記憶體裝置時，蝕刻及/或清潔製程可例如使得位於第一裝置區側壁與第二裝置區側壁處的隔離結構的部分發生凹陷，從而定義出第一凹槽部分及第二凹槽部分，第一凹槽部分及第二凹槽部分分別暴露出第一裝置區側壁與第二裝置區側壁。由於第一字元線與第二字元線覆蓋第一裝置區側壁與第二裝置區側壁，第一字元線與第二字元線可例如填充第一凹槽部分與第二凹槽部分並覆蓋第一裝置區側壁與第二裝置區側壁。這可例如防止在形成第一字元線與第二字元線後執行矽化物製程時，矽化物形成在第一裝 置區側壁與第二裝置區側壁上。通過防止矽化物形成第一裝置區側壁與第二裝置區側壁上，從而可防止形成延伸到基板的主體的洩漏路徑，並且可以提高產率。
在形成第一字元線與第二字元線時，可依序沉積導電層及抗反射塗層。此外，可對抗反射塗層及導電層執行蝕刻，以形成第一字元線與第二字元線。在進行蝕刻時，移除位於第二裝置區上的導電層的一部份及抗反射塗層的一部份，從而定義出第一字元線與第二字元線的相反側壁。由於第二裝置區與隔離結構的材料不相同，因此第二裝置區不會受到隔離結構的凹陷影響，從而具有平坦或大致上平坦的頂表面。據此，在第二裝置區，導電層及抗反射塗層各別具有均勻或大致上均勻的厚度及平坦或大致上平坦的頂表面。這使得第二裝置區的蝕刻負載為均勻或大致上均勻的。此均勻或大致上均勻的蝕刻負載降低了蝕刻殘留物的殘留可能性及第一字元線與第二字元線發生電性短路的可能性。因此，此均勻或大致上均勻的蝕刻負載可增加蝕刻的製程窗口(例如彈性(resiliency))。
參照第1圖，在一些實施方式中，積體記憶體晶片的上佈局100包含增強之裝置區佈局。如下所示，增強之裝置區佈局的「增加」可降低漏電流及/或增大之字元線蝕刻製程窗口。第一字元線102a及第二字元線102b位於基板104上，並沿著個別的字元線長度Lwl平行地延長。請注意圖中僅標示其中一個字元線長度Lwl。第一字元線102a具有第一字元線側壁106a，第一字元線側壁106a面向第二字元 線102b。第二字元線102b具有第二字元線側壁106b，第二字元線側壁106b面向第一字元線102a。基板104可以是或包含例如塊狀單晶矽基板基板、絕緣體上矽(SOI)基板、或其他合適的半導體基板。
基板104具有第一抹除側裝置區108a、第二抹除側裝置區108b、及字元線側裝置區110a。第一抹除側裝置區108a、第二抹除側裝置區108b、及字元線側裝置區110a對應於基板104的頂部區域(在橫截面視角下)，頂部區域被一隔離結構112所環繞與界定。隔離結構112提供第一抹除側裝置區108a、第二抹除側裝置區108b、及字元線側裝置區110a之間的電性隔絕及物理隔絕。隔離結構112可以是或包含例如氧化矽及/或其他合適的介電材料，及/或可以是或包含例如淺溝槽隔離區結構(STI)或其他合適的隔離結構。
第一抹除側裝置區108a沿著第一方向突出朝向第一字元線102a並終止於第一裝置區側壁114，其中第一方向橫向於字元線長度Lwl。相似地，第二抹除側裝置區108b沿著第二方向突出並朝向第二字元線102b並終止於第二裝置區側壁116，其中第二方向橫向於字元線長度Lwl。請注意圖中僅有標示出其中一個第一裝置區側壁及其中一個第二裝置區側壁。第一裝置區側壁114與第二裝置區側壁116分別位於第一字元線102a與第二字元線102b之下，並以第一偏移Oa分別偏移第一字元線側壁106a與第二字元線側壁106b。在一些實施方式中，第一抹除側裝置區 108a與第二抹除側裝置區108b彼此獨立。在其它實施方式中，第一抹除側裝置區108a與第二抹除側裝置區108b在積體記憶體晶片的繪示部分之外連接，因此為一體且相同的。
字元線側裝置區110a位於第一抹除側裝置區108a與第二抹除側裝置區108b之間並具有一對第三裝置區側壁118。請注意只有標示出其中一個第三裝置區側壁118。第三裝置區側壁118分別位於字元線側裝置區110a的相反側上，並分別面向第一抹除側裝置區108a與第二抹除側裝置區108b。此外，第三裝置區側壁118分別位於第一字元線102a與第二字元線102b之下，並以第二偏移Ob分別偏移第一字元線側壁106a與第二字元線側壁106b，第二偏移Ob小於第一偏移Oa。在一些替代實施例中，第三裝置區側壁118水平地位於第一字元線102a與第二字元線102b之間並隔開第一字元線102a與第二字元線102b，使得第一字元線102a與第二字元線102b並不位於第一字元線102a與第二字元線102b之下(例如第二偏移Ob為負值)。字元線側裝置區110a的上佈局可例如為正方形、矩形或其他合適的形狀。
在形成積體記憶體晶片時，可例如藉由蝕刻製程及/或清潔製程製程來後縮隔離結構112位於第一裝置區側壁114與第二裝置區側壁116的部分，從而暴露第一裝置區側壁114與第二裝置區側壁116。由於第一字元線102a與第二字元線102b覆蓋第一裝置區側壁114與第二裝置區側壁116，在形成第一字元線102a與第二字元線102b之後 執行矽化物製程時，第一字元線102a與第二字元線102b可例如防止矽化物形成在第一裝置區側壁114與第二裝置區側壁116上。這可以防止洩漏路徑延伸至基板104的主體，且可可以提高產率。
在一些實施方式中，第一偏移Oa約為10-150奈米、約10-80奈米、或約80-150奈米。然而第一偏移Oa的值是可調整的。若第一偏移Oa太小(例如小於約10奈米或其他合適的值)，在形成第一字元線102a與第二字元線102b之後執行矽化物製程時，第一裝置區側壁114與第二裝置區側壁116仍會被暴露。舉例而言，後縮第一字元線102a與第二字元線102b的蝕刻製程及/或清潔製程製程可在第一裝置區側壁114與第二裝置區側壁116水平地蝕刻隔離結構112。若第一偏移Oa太小，此水平地蝕刻可削低第一字元線102a與第二字元線102b並暴露第一裝置區側壁114與第二裝置區側壁116。若第一偏移Oa太大(例如大於約150奈米或其他合適的值)，第一字元線102a與第二字元線102b將會過大，因為第一裝置區側壁114與第二裝置區側壁116位於第一字元線102a與第二字元線102b之下。因此將會浪費材料，且記憶體陣列的尺寸將大於所需的尺寸。
在形成第一字元線102a與第二字元線102b時，可依序沉積一導電層及一抗反射塗層。此外，可蝕刻抗反射塗層及導電層以形成第一字元線102a與第二字元線102b。在進行蝕刻時，移除位於字元線側裝置區110a上的導電層的一部分及抗反射塗層的一部分，從而定義出第一字 元線側壁106a與第二字元線側壁106b。由於字元線側裝置區110a與隔離結構112的材料不同，字元線側裝置區110a不會受到隔離結構112的後縮，並具有平坦或大致上的平坦的頂表面(從橫截面中觀看時)。因此，位於字元線側裝置區110a的導電層及抗反射塗層各自形成均勻或大致上均勻的厚度及平坦或大致上的平坦的頂表面。這導致字元線側裝置區110a處的蝕刻負載為均勻或大致上均勻的。均勻或大致上均勻的蝕刻負載減少了蝕刻殘留物的殘留並導致第一字元線102a與第二字元線102b電性短路可能性。據此，字元線側裝置區110a可擴大蝕刻的製程窗口(例如彈性(resiliency))。
第一控制閘120a、第二控制閘120b、第一抹除閘122a、及第二抹除閘122b位於基板104上。第一控制閘120a及第一抹除閘122a位於第一抹除側裝置區108a上，而第一控制閘120a位於第一抹除閘122a與第一字元線102a之間，並劃分第一抹除閘122a與第一字元線102a。相似地，第二控制閘120b及第二抹除閘122b位於第二抹除側裝置區108b上，而第二控制閘120b位於第二抹除閘122b與第二字元線102b之間，並劃分第二抹除閘122b與第二字元線102b。第一字元線102a與第二字元線102b、第一控制閘120a與第二控制閘120b、第一抹除閘122a與第二抹除閘122b在第一維度(例如X維度)平行延長，並在橫向於第一維度的第二維度(例如Y維度)彼此橫向間隔開。
在一些實施方式中，第一抹除閘122a與第二抹 除閘122b在第一維度上是不連續的。在其它實施方式中，第一抹除閘122a與第二抹除閘122b在第一維度上是連續的。在一些實施方式中，第一字元線102a與第二字元線102b在第一維度上是不連續的。在其它實施方式中，第一字元線102a與第二字元線102b在第一維度上連續的。在一些實施方式中，第一字元線102a與第二字元線102b、第一控制閘120a與第二控制閘120b、及第一抹除閘122a與第二抹除閘122b是或包摻雜的多晶矽、金屬、其他合適的導電材料、或前述的任何組合。
在一些實施方式中，第一邊界單元124a及第二邊界單元124b位於字元線側裝置區110a上，並分別位於第一抹除側裝置區108a與第二抹除側裝置區108b上。第一邊界單元124a部分地由第一字元線102a、第一控制閘120a、及第一抹除閘122a所定義，而第二邊界單元124b部分地由第二字元線102b、第二控制閘120b、及第二抹除閘122b所定義。第一邊界單元124a及第二邊界單元124b是在記憶體陣列的邊緣或邊界處未使用的或虛設的單元及記憶體陣列的邊緣或邊界處的帶狀單元(strap cell)。第一邊界單元124a及第二邊界單元124b為未使用是因為記憶體陣列的邊緣或邊界處的特徵密度的大改變。特徵密度的大改變導致了高度的製程不均勻性，由此第一邊界單元124a及第二邊界單元124b為不均勻的，因此不適合使用。
參照第2A圖，提供了一些實施方式中第1圖的積體記憶體晶片的橫截面圖200A。橫截面圖200A可例如沿 著第1圖中的線A截取。互連介電層202覆蓋第一字元線102a與第二字元線102b、第一控制閘120a與第二控制閘120b、及第一抹除閘122a與第二抹除閘122b。互連介電層202可以是或包含例如低k介電質及/或其他合適的介電質。
另外，第一字元線102a與第二字元線102b、第一控制閘120a與第二控制閘120b、及第一抹除閘122a與第二抹除閘122b覆蓋基板104及隔離結構112。隔離結構112突出到基板104的頂部中以界定第一抹除側裝置區108a與第二抹除側裝置區108b及字元線側裝置區110a。在一些實施方式中，第一抹除側裝置區108a與第二抹除側裝置區108b及/或字元線側裝置區110a為主動(active)的。基板104的一區域的主動可例如為在積體記憶體晶片運作時，其發生耗損(depletion)及/或增強(enhancement)，及/或可例如在積體記憶體晶片運作時，電流流過此區域。
源極/汲極區204位於字元線側裝置區110a上，並位於第一字元線102a與第二字元線102b之間，並劃分第一字元線102a與第二字元線102b。多個源極線206分別位於第一抹除側裝置區108a與第二抹除側裝置區108b上，並分別位於第一抹除閘122a與第二抹除閘122b之下。請注意，只有標示出其中一個源極線206。源極/汲極區204與源極線206是基板104的摻雜區域。源極/汲極區204與源極線206可例如共享一種摻雜類型(例如p型或n型)及/或可例如與鄰接於基板104的區域具有相反的摻雜類型。
複數個選擇性導電通道208位於第一抹除側裝置區108a與第二抹除側裝置區108b及字元線側裝置區110a中。請注意，只有標示出其中一個選擇性導電通道208。選擇性導電通道208沿基板104的頂表面延伸，並位於第一字元線102a與第二字元線102b及第一控制閘120a與第二控制閘120b之下。此外，選擇性導電通道208根據上覆閘極(例如第一字元線102a)的偏置電壓而導通。由於隔離結構112電性分離源極線206與源極/汲極區204，因此隔離結構112防止選擇性導電通道208將源極/汲極區204電性耦合至源極線206。
第一控制閘120a與第二控制閘120b覆蓋在各別浮動閘極210上，且被各別控制閘硬遮罩212所覆蓋。浮動閘極210通過各別浮動閘極介電層214與基板104隔開，且由各別控制閘極介電層216與第一控制閘120a與第二控制閘120b隔開。請注意，只有標示出一個浮動閘極210、一個控制閘硬遮罩212、一個浮動閘極介電層214、及一個控制閘極介電層216。浮動閘極210可以是或包含例如摻雜多晶矽及/或其他合適的導電材料。浮動閘極介電層214可以是或包含例如氧化矽及/或其他合適的介電質。控制閘硬遮罩212及/或控制閘極介電層216可以是或包含例如氧化矽、氮化矽、其他合適的介電質、或前述的任何組合。
各別控制閘側壁間隔件218內襯於第一控制閘120a與第二控制閘120b。此外，各別抹除閘極介電層220內襯於第一抹除閘122a與第二抹除閘122b，各別字元線介 電層222內襯於第一字元線102a與第二字元線102b。請注意，只有標示出一個控制閘側壁間隔件218、一個抹除閘極介電層220、及一個字元線介電層222。抹除閘極介電層220將第一抹除閘122a與第二抹除閘122b分隔自浮動閘極210、控制閘側壁間隔件218、及基板104。字元線介電層222將第一字元線102a與第二字元線102b分隔自浮動閘極210、控制閘側壁間隔件218、基板104、及隔離結構112。控制閘側壁間隔件218可以是或包含例如氧化矽、氮化矽、其他合適的介電質、或前述的任何組合。抹除閘極介電層220及/或字元線介電層222可以是或包含例如氧化矽及/或其他合適的介電質。
矽化物層224分別覆蓋第一字元線102a與第二字元線102b、第一抹除閘122a與第二抹除閘122b、及源極/汲極區204。請注意，只有標示出一些矽化物層224。矽化物層224可例如是或包含矽化鎳及/或其他合適的矽化物。如下所述，在形成第一字元線102a與第二字元線102b之後形成矽化物層224。因此在形成積體記憶體晶片時，第一字元線102a與第二字元線102b覆蓋第一裝置區側壁114與第二裝置區側壁116，且矽化物不能形成在暴露之第一裝置區側壁114與第二裝置區側壁116的任何部分上。這可防止洩漏路徑沿著第一裝置區側壁114與第二裝置區側壁116從對應的選擇性導電通道208延伸至基板104的主體。
參照第2B圖，提供了一些替代實施方式中第1圖的積體記憶體晶片的橫截面圖200B，其中閘間介電質結 構226將第一字元線102a與第二字元線102b、第一控制閘120a與第二控制閘120b、及第一抹除閘122a與第二抹除閘122b彼此分隔並分隔自基板104。此外，閘間介電質結構226定義隔離結構112。閘間介電質結構226可以是或包含例如氧化矽及/或其他合適的介電質材料。
多個側壁間隔件228、多個控制閘極介電層230、及多個控制閘硬遮罩232位於閘間介電質結構226中。請注意，只有標示出一些側壁間隔件228、一個控制閘極介電層230、及一個控制閘硬遮罩232。側壁間隔件228位於第一控制閘120a與第二控制閘120b及第一字元線102a與第二字元線102b上及/或沿著其側壁。控制閘極介電層230覆蓋浮動閘極210，並位於浮動閘極210與第一與第二控制閘120a、120b之間。控制閘硬遮罩212覆蓋第一控制閘120a與第二控制閘120b。側壁間隔件228、控制閘極介電層230、及控制閘硬遮罩232可以是或包含例如氮化矽及/或其他合適的介電質。在一些實施方式中，閘間介電質結構226是或包含氧化矽，而側壁間隔件228、控制閘極介電層230、及控制閘硬遮罩232為或包含氮化矽。然而，其他材料也是合適的。
接觸蝕刻停止層234位於互連介電層202之下並覆蓋第一字元線102a與第二字元線102b、第一控制閘120a與第二控制閘120b、及第一抹除閘122a與第二抹除閘122b。在形成積體記憶體晶片時，接觸蝕刻停止層234作為互連介電層202中的蝕刻停止及蝕刻接觸通孔開口。請注意 橫截面圖200B中沒有示出接觸通孔。接觸蝕刻停止層234可以是或包含例如碳化矽、氮化矽、其他合適的介電質、或前述的任何組合。
參照第3A圖至第3C圖，分別提供一些替代實施方式中第1圖的積體記憶體晶片的上佈局300A至上佈局300C，其中積體記憶體晶片具有不同的增強之裝置區佈局。如第3A圖的上佈局300A所示，字元線側裝置區110a水平地位於第一字元線102a與第二字元線102b之間並與之隔開。因此，第二偏移Ob在第3A圖中為負，在第1圖中為正，或反之亦然。如第3B圖的上佈局300B所示，第一裝置區側壁114是彎曲的，因此第一裝置區側壁114的邊緣比第一裝置區側壁114的中心更遠離第一控制閘120a。此外，第二裝置區側壁116也是類似地彎曲。如第3C圖的上佈局300C所示，第一裝置區側壁114是彎曲的，因此第一裝置區側壁114的邊緣比第一裝置區側壁114的中心更靠近第一控制閘120a。此外，第二裝置區側壁116也是類似地彎曲。雖然沒有繪示，然而字元線側裝置區110a可水平地位於第一字元線102a與第二字元線102b之間並與之隔開，如第3A圖及第3B圖至第3C圖的替代實施例中所示。
參照第4A圖，提供一些實施方式中第1圖的積體記憶體晶片的上佈局400A，積體記憶體晶片包含具有增強之裝置區佈局，其中包含一對源極線/抹除閘帶狀單元(source-line/erase-gate strap cells,SLEG)。此對SLEG帶狀單元包含第一SLEG帶狀單元402a及第二SLEG帶狀 單元402b。第一與第二SLEG帶狀單元402a，402b位於字元線側裝置區110a上，並分別位於第一抹除側裝置區108a與第二抹除側裝置區108b上。第一抹除側裝置區108a、第二抹除側裝置區108b、字元線側裝置區110a如第1圖所述。
第一SLEG帶狀單元402a部分地由第一字元線102a、第一控制閘120a、及第一抹除閘122a所定義，而第二SLEG帶狀單元402b部分地由第二字元線102b、第二控制閘120b、及第二抹除閘122b所定義。在一些實施方式中，第一與第二SLEG帶狀單元402a，402b具有與第1圖中的第一邊界單元124a及第二邊界單元124b相同或類似的橫截面。因此，第2A圖的橫截面圖200A及/或第2B圖的橫截面圖200B可例如是沿第4A圖的線B截取。
第一與第二SLEG帶狀單元402a，402b提供第一抹除閘122a與第二抹除閘122b電性耦接至抹除閘帶狀線(erase-gate strap line)(未示出)的位置。此外，第一與第二SLEG帶狀單元402，402b提供源極線(未示出，參照例如第2A圖及第2B圖的源極線206)電性耦接至源極線帶狀線(source-line strap line)(未示出)的位置。第一與第二SLEG帶狀單元402，402b到抹除閘帶狀線及源極線帶狀線的電性耦接可例如部分地由第一及第二SLEG帶狀單元402a，402b上的複數個接觸通孔404a執行。請注意，只有標示出一些接觸通孔404a。
抹除閘帶狀線及源極線帶狀線相對於第一抹除閘122a與第二抹除閘122b及源極線平行延伸。此外，抹除 閘帶狀線及源極線帶狀線具有比第一抹除閘122a與第二抹除閘122b及源極線更低的電阻。因此，在第一與第二SLEG帶狀單元402，402b、及其他沿著第一抹除閘122a與第二抹除閘122b的SLEG帶狀單元處，第一抹除閘122a與第二抹除閘122b到抹除閘帶狀線的電性耦接減小了沿第一抹除閘122a與第二抹除閘122b的電阻及電壓降。此外，在第一與第二SLEG帶狀單元402，402b、及其他沿著源極線的SLEG帶狀單元處，源極線到源極線帶狀線的電性耦接減小了沿源極線的電阻及電壓降。
參照第4B圖，提供一些實施方式中第1圖中積體記憶體晶片的上佈局400B，積體記憶體晶片具有增強之裝置區佈局，其中包含一對控制閘/字元線(control-gate/word-line,CGWL)帶狀單元。此對CGWL帶狀單元包含第一CGWL帶狀單元406a及第二CGWL帶狀單元406b。第一與第二CGWL帶狀單元406a，406b位於字元線側裝置區110a上，並分別位於第一抹除側裝置區108a與第二抹除側裝置區108b上。此外，第一與第二CGWL帶狀單元406a，406b位於第二字元線側裝置區110b上。第一抹除側裝置區108a與第二抹除側裝置區108b及字元線側裝置區110a如第1圖所述及繪示，除了第一抹除側裝置區108a與第二抹除側裝置區108b在四個或以上的位置各自橫向突出於字元線長度Lwl(相較於第1圖中的兩個或以上的位置)。此外，第二字元線側裝置區110b如第1圖所述及繪示的字元線側裝置區110a。
第一CGWL帶狀單元406a部分地由第一字元線102a、第一控制閘120a、及第一抹除閘122a所定義，而第二CGWL帶狀單元406b部分地由第二字元線102b、第二控制閘120b、及第二抹除閘122b所定義。在一些實施方式中，第一與第二CGWL帶狀單元406a，406b具有與第1圖中的第一邊界單元124a及第二邊界單元124b相同或類似的橫截面。因此，第2A圖的橫截面圖200A及/或第2B圖的橫截面圖200B可例如是沿第4B圖的線C截取。
第一與第二CGWL帶狀單元406a，406b提供第一控制閘120a與第二控制閘120b電性耦接至控制閘帶狀線(control-gate strap lines)(未示出)的位置。舉例而言，在第一與第二CGWL帶狀單元406a，406b處的第一控制閘120a與第二控制閘120b可具有墊區域408，以將第一控制閘120a與第二控制閘120b電性耦接至控制閘帶狀線。此外，第一與第二CGWL帶狀單元406a，406b提供第一字元線102a與第二字元線102b電性耦接至字元線帶狀線(word-line strap lines)(未示出)的位置。第一與第二CGWL帶狀單元406a，406b至控制閘帶狀線及字元線帶狀線的電性耦接可例如部分地由第一與第二CGWL帶狀單元406a，406b上的複數個接觸通孔404b執行。請注意，只有標示出一些接觸通孔404b。
控制閘帶狀線及字元線帶狀線相對於第一控制閘120a與第二控制閘120b及第一字元線102a與第二字元線102b平行延伸。此外，控制閘帶狀線及字元線帶狀線具 有比第一與第二第一控制閘120a與第二控制閘120b及第一字元線102a與第二字元線102b更低的電阻。因此，在第一與第二CGWL帶狀單元406a，406b、及其他沿著第一控制閘120a與第二控制閘120b的CGWL帶狀單元處，第一控制閘120a與第二控制閘120b到控制閘帶狀線的電性耦接減小了沿第一控制閘120a與第二控制閘120b的電阻及電壓降。此外，在第一與第二CGWL帶狀單元406a，406b、及其他沿著第一字元線102a與第二字元線102b的CGWL帶狀單元處，第一字元線102a與第二字元線102b到字元線帶狀線的電性耦接減小了沿源極線的電阻及電壓降。
參照第4C圖，提供了一些實施方式中第1圖的積體記憶體晶片的上佈局400C，積體記憶體晶片具有增強之裝置區佈局，其中包含一對字元線帶狀單元(word-line strap cell)。此對字元線帶狀單元包含第一字元線帶狀單元410a及第二字元線帶狀單元410b。第一與第二字元線帶狀單元410a，410b位於字元線側裝置區110a上，並分別位於第一抹除側裝置區108a與第二抹除側裝置區108b上。第一抹除側裝置區108a與第二抹除側裝置區108b及字元線側裝置區110a如第1圖所述及繪示，除了第一抹除側裝置區108a與第二抹除側裝置區108b在一個或以上的位置各自橫向突出於字元線長度Lwl(相較於第1圖中的兩個或以上的位置)。
第一字元線帶狀單元410a部分地由第一字元線102a、第一控制閘120a、及第一抹除閘122a所定義，而 第二字元線帶狀單元410b部分地由第二字元線102b、第二控制閘120b、及第二抹除閘122b所定義。在一些實施方式中，第一與第二字元線帶狀單元410a，410b具有與第1圖的第一邊界單元124a及第二邊界單元124b相同或類似的橫截面。因此，第2A圖的橫截面圖200A及/或第2B圖的橫截面圖200B可例如是沿第4C圖的線D截取。
第一與第二字元線帶狀單元410a，410b提供第一字元線102a與第二字元線102b電性耦接至字元線帶狀線(未示出)的位置。第一與第二字元線帶狀單元410a，410b至控制閘帶狀線及字元線帶狀線的電性耦接可例如部分地由第一與第二字元線帶狀單元410a，410b上的複數個接觸通孔404c執行。請注意，只有標示出一個接觸通孔404c。字元線帶狀線相對於第一字元線102a與第二字元線102b平行延伸，並具有比第一字元線102a與第二字元線102b更低的電阻。因此，在第一與第二字元線帶狀單元410a，410b、及其他沿著第一字元線102a與第二字元線102b的字元線帶狀單元處，第一字元線102a與第二字元線102b到字元線帶狀線的電性耦接減小了沿第一字元線102a與第二字元線102b的電阻及電壓降。
雖然第4A圖至第4C圖是根據第1圖中的增強之裝置區佈局的實施方式而繪示，但是應該理解，第4A圖至第4C圖可以替代地使用第3A圖至第3C圖中之任一組合中的增強之裝置區佈局。舉例而言，第4A圖至第4C圖中的第一裝置區側壁114與第二裝置區側壁116可以如第3B圖 或第3C圖所示般為彎曲的。另一實施例中，第4A圖及/或第4C圖的字元線側裝置區110a可水平地位於第一字元線102a與第二字元線102b之間並與之隔開，如第3A圖所示。又一實施例中，第4B圖的字元線側裝置區110a及第4B圖的第二字元線側裝置區110b可各別水平地位於第一字元線102a與第二字元線102b之間並與之隔開，如第3A圖所示。
參照第5圖，提供一些實施方式第1圖的積體記憶體晶片的方塊圖500，包含具有增強之裝置區佈局的記憶體陣列502。記憶體陣列502包含複數個單元，單元具有複數個行及複數個列。為清楚起見，行分別標記為Rm到Rm+15，而列分別標記為C1到Cu+2。行的下標表示對應的行數，列的下標表示對應的列數。此外，m是一整數，表示記憶體陣列502中的行數。n到u是整數，表示記憶體陣列502中的列數。複數個單元包含複數個邊界單元124、複數個SLEG帶狀單元402、複數個CGWL帶狀單元406、複數個字元線帶狀單元410、及複數個記憶體單元504。請注意，每種類型的單元中只有一些被標示。
邊界單元124位於記憶體陣列502(例如列C1)的邊界處並各跨越兩行。邊界單元124可例如各自作為第1圖的第一邊界單元124a及第二邊界單元124b被繪示並敘述。此外，第1圖的第一邊界單元124a及第二邊界單元124b可例如框W，及/或第1圖可例如僅繪示第一邊界單元124a及第二邊界單元124b的一部分。如上所述，邊界單元124是在記憶體陣列的邊界處的虛設單元，其將記憶體及帶狀單 元從邊界偏移，從而保護記憶體及帶狀單元不受邊界處特徵密度的大變化所影響。
SLEG帶狀單元402、CGWL帶狀單元406、及字元線帶狀單元410沿著每個行週期性地重複並且各別跨越兩行。舉例而言，SLEG帶狀單元402可位於列C2、列Cp+1、及列CS+1處，CGWL帶狀單元406可位於列Cn+1、列Cq+1、及列Ct+1處，字元線帶狀單元410可位於列Co+1、列Cr+1、及列Cu+1處。SLEG帶狀單元402可各別例如第4A圖的第一與第二SLEG帶狀單元402，402b被繪示並敘述。此外，第4A圖的第一與第二SLEG帶狀單元402，402b可例如框X，及/或第4A圖可例如僅繪示第一與第二SLEG帶狀單元402，402b的一部分。CGWL帶狀單元406可例如第4B圖的第一與第二CGWL帶狀單元406a，406b被繪示並敘述。此外，第4B圖的第一與第二CGWL帶狀單元406a，406b可例如框Y，及/或第4B圖可例如僅繪示第一與第二CGWL帶狀單元406a，406b的一部分。字元線帶狀單元410可例如第4C圖的第一與第二字元線帶狀單元410a，410b被繪示並敘述。此外，第4C圖的第一與第二字元線帶狀單元410a，410b可例如框Z，及/或第4C圖可例如僅繪示第一與第二字元線帶狀單元410a，410b的一部分。如上所述，帶狀單元將閘極、字元線、及源極線電性耦接至帶狀線以減小電阻，從而減少沿著閘極、字元線、及源極線的電壓降。
記憶體單元504沿著行重複並將帶狀單元(例如字元線帶狀單元410)彼此分隔。舉例而言，每個帶狀單 元可以沿著相應的行與相鄰的帶狀單元分離。記憶體單元504可例如是或包含第三代SUPERFLASH(ESF3)單元或其他合適的單元。
參照第6A圖，提供了一些實施方式中積體記憶體晶片的上佈局600A，包含第5圖的記憶體陣列502的邊界部分。邊界部分可例如對應於第5圖中的框G的上半部或下半部。複數個字元線102、複數個控制閘120、及複數個抹除閘122位於基板104及隔離結構112上。基板104具有抹除側裝置區108及複數個字元線側裝置區110。請注意，只有標示出一些字元線側裝置區110。
抹除側裝置區108的佈局如第1圖的第一抹除側裝置區108a與第二抹除側裝置區108b，使得抹除側裝置區108橫向突出於字元線的長度(例如Y維度)並終止於位於字元線102之下的裝置區側壁。相似地，字元線側裝置區110的佈局如第1圖的字元線側裝置區110a，使得字元線側裝置區110位於相鄰字元線之下。通過突出至及終止於字元線102的之下的裝置區側壁，字元線102覆蓋裝置區側壁。這可例如防止在裝置區側壁上形成矽化物，從而防止裝置區側壁處的洩漏路徑。
字元線102、控制閘120、及抹除閘122在第一維度(例如X維度)上平行延伸並在第二維度上彼此隔開(例如Y維度)。此外，字元線102、控制閘120、及抹除閘122部分地定義複數個單元。字元線102、控制閘120、及抹除閘122可分別例如為第1圖、第2A圖、第2B圖、第3A圖至 第3C圖、第4A圖至第4C圖所示的第一字元線102a與第二字元線102b、第一控制閘120a與第二控制閘120b、及第一抹除閘122a與第二抹除閘122b。
複數個單元包含邊界單元124、SLEG帶狀單元402、CGWL帶狀單元406、字元線帶狀單元410、及記憶體單元504。請注意，只有標示出一些記憶體單元504。複數個單元跨越列C1至列Co+1，並進一步跨越行Rk至行Rk+3，其中o及k是分別表示第5圖的記憶體陣列502的列及行的整數。此外，複數個單元通過複數個接觸通孔404電性耦接至位於複數個單元上方的導線(未示出)(當在橫截面中觀察時)。請注意，只有標示出一些接觸通孔404。邊界單元124、SLEG帶狀單元402、CGWL帶狀單元406、及字元線帶狀單元410可分別例如為第1圖、第2A圖、第2B圖、第3A圖至第3C圖、第4A圖至第4C圖所示。
參照第6B圖，提供一些替代實施方式中第6A圖的積體記憶體晶片的上佈局600B，其中邊界單元124及相鄰的SLEG帶狀單元402共享字元線側裝置區110。
雖然第6A圖至第6B圖是根據第1圖及第4A-4C圖的增強之裝置區佈局的實施方式而繪示，但是應該理解，第6A圖至第6B圖可以替代地使用第3A圖至第3C圖中之任一組合中的增強之裝置區佈局。舉例而言，第6A圖至第6B圖的第一裝置區側壁114與第二裝置區側壁116可以如第3B圖或第3C圖所示般為彎曲的。另一實施例中，第6A圖至第6B圖的字元線側裝置區110a可水平地位於第3A 圖所示的字元線102之間並與之隔開。
參照第7圖，提供一些實施方式中積體記憶體晶片的方塊圖700，其包含第5圖的記憶體陣列502的邊界部分，其中複數個導線702及複數個通孔704互連於邊界部分的單元。為了便於說明，請注意僅在低於邊界部分處標示導線702及通孔704。邊界部分可例如為第5圖的框G及/或第5圖的其他一些類似邊界部分。此外，邊界部分可例如對應於第5圖的記憶體陣列502的行Rl至行Rl+7，其中l是表示行的整數。這些單元包括邊界單元124、SLEG帶狀單元402、CGWL帶狀單元406、字元線帶狀單元410、及記憶體單元504。請注意，每種類型的單元中只有一些被標示。
導線702被分組為複數個導線級(wire level)，且通孔704被分組為複數個通孔級(via level)。一個級應於基板上方的一個高度(參見第2A圖及第2B圖中的基板104)，其上配置為邊界部分，當在橫截面中觀看積體記憶體晶片時。複數個導線級包含第一導線級M1、第二導線級M2、第三導線級M3、及第四導線級M4。以導線702的厚度示意性地繪製導線級，且基板上方的高度隨著導線厚度而增加。複數個通孔級包含接觸通孔級(contact via level)CO(即零通孔級)、第一通孔級V1、第二通孔級V2、及第三通孔級V3。
示意性地以形狀及/或顏色繪製通孔級。舉例而言，黑色圓圈對應接觸通孔級CO中的通孔，而白色圓圈對應於第三通孔級V3中的通孔。另一實施例中，白色菱形 及白色方形分別對應於第一通孔級V1及第二通孔級V2中的通孔。接觸通孔級CO中的通孔從單元延伸到第一導線級M1中的導線，且第一通孔級V1中的通孔從第一導線級M1中的導線延伸到第二導線級M2的導線。此外，第二通孔級V2中的通孔從第二導線級M2的導線延伸到第三導線級M3的導線，且第三通孔級V3中的通孔從第三導線級M3的導線延伸到第四導線級M4的導線。請注意通孔位於不同水平並且直接重疊，為了清楚起見，未示出中間佈線。
複數個導線702包含第一導線級M1中的複數個位元線706、抹除閘分流線(erase-gate shunt wire)708、及源極線分流線(source-line shunt wire)710。請注意，只有標示出一些位元線706。位元線706對應於記憶體單元504所在的列(例如列C3、列Cn、列Cn+2、及列Co)沿著相應的列延伸。此外，在相應的列中，位元線706通過接觸通孔級CO中的通孔電性耦接到記憶體單元。抹除閘分流線708及源極線分流線710對應於SLEG帶狀單元402所在的列(例如列C2)並沿著此列延伸。抹除閘分流線708通過接觸通孔級CO中的通孔電性耦接到SLEG帶狀單元402處的抹除閘(未示出)。相似地，源極線分流線710通過接觸通孔級CO中的通孔電性耦接到SLEG帶狀單元402處的源極線(未示出)。
另外，複數個導線702包含複數個字元線帶狀線712、複數個控制閘帶狀線714、抹除閘帶狀線716、及源極線帶狀線718。請注意，只有標示出一些字元線帶狀線 712及一些控制閘帶狀線714。字元線帶狀線712位於第二導線級M2中。此外，字元線帶狀線712沿相應的行延伸並電性耦接到位於CGWL帶狀單元406及字元線帶狀單元410的相應行中的字元線(未示出)。這種電性耦接是通過接觸通孔級CO及第一通孔級V1中的通孔。控制閘帶狀線714位於第三導線級M3中。此外，控制閘帶狀線714沿相應的行延伸並電性耦接到位於CGWL帶狀單元406的相應行中的控制閘(未示出)。這種電性耦接是通過接觸通孔級CO、第一通孔級V1、及第二通孔級V2中的通孔。抹除閘帶狀線及716源極線帶狀線718位於第四導線級M4中並沿著行(例如行Rl+1及行Rl+5)延伸。抹除閘帶狀線716及源極線帶狀線718分別通過第一通孔層V1、第二通孔層V2、及第三通孔層V3中的通孔電性耦接到抹除閘分流線708及源極線分流線710。
參照第8圖至第19圖，繪示一些實施方式中形成積體記憶體晶片的方法的一系列橫截面圖800至橫截面圖1900，根據本揭示的實施方式的一些態樣，積體記憶體晶片包含具有增強之裝置區佈局的一對邊界單元或帶狀單元。方法可以用於形成任一或其一組合之第1圖、第2A圖、第2B圖、第3A圖至第3C圖、第4A圖至第4C圖、第5圖至第7圖的積體記憶體晶片。另外，橫截面圖800至橫截面圖1900可例如對應於第2A圖中多種製造階段的橫截面圖200A及/或可例如沿著第1圖的線A，第3A圖的線B，第3B圖的線C，或第3C圖的線D，或前述的任何組合來獲取。
如第8圖的橫截面圖800所示，隔離結構112形成於基板104中並界定第一抹除側裝置區108a、第二抹除側裝置區108b、及字元線側裝置區110a。第一抹除側裝置區108a與第二抹除側裝置區108b、字元線側裝置區110a、及隔離結構112的上佈局繪示於第1圖、第3A圖至第3C圖、及第4A圖至第4C圖的任一者或其一組合。因此，從上到下觀看時，第一抹除側裝置區108a突出並朝向第二抹除側裝置區108b並終止於第一裝置區側壁114。相似地，從上到下觀看時，第二抹除側裝置區108b突出並朝向第一抹除側裝置區108a並終止於第二裝置區側壁116。在一些實施方式中，第一與第二抹除側裝置區110a、110b連接在橫截面圖800的外部。在一些這類實施方式中，隔離結構112的上佈局如第6A圖及/或第6B圖所繪示。此外，在一些實施方式中，第一抹除側裝置區108a與第二抹除側裝置區108b具有組合的上佈局，如第6A圖及/或第6B圖的抹除側裝置區108所示。
在一些實施方式中，一種形成隔離結構112的製程包含：1)沉積襯墊氧化物層於基板104上；2)沉積襯墊氮化物層於襯墊氧化物層上；3)圖案化襯墊氧化物層及襯墊氮化物層於以獲得隔離結構112的一佈局；4)對具有襯墊氧化物層及襯墊氮化物層的基板104執行蝕刻，以形成隔離開口；5)以介電材料填充隔離開口；以及6)移除襯墊氧化物層及襯墊氮化物層。然而，其他製程也是合適的。
如第9圖的橫截面圖900所示，第一介電層902 及第一導電層904(也稱為浮動閘極層)形成並堆疊在基板104上，並位於隔離結構112之間。用於形成第一介電層902及第一導電層904的製程可以例如包括：1)沉積第一介電層902於基板104上；2)沉積第一導電層904於第一介電層902及隔離結構112上；以及3)平坦化第一導電層904直到抵達隔離結構112。然而，其他製程也是合適的。第一介電層902的沉積可例如通過熱氧化及/或其它合適的沉積製程來執行。第一導電層904可例如通過氣相沉積及/或其他合適的沉積製程來執行。
如第10圖的橫截面圖1000所示，執行蝕刻製程以對隔離結構112進行回蝕刻。蝕刻製程可例如濕蝕刻及/或其他合適的蝕刻。濕蝕刻可例如通過將氫氟酸(HF)及/或其它合適的溶液的溶液施加到隔離結構112來執行。
亦如第10圖的橫截面圖1000所示，第二介電層1002、第二導電層1004(也稱為控制閘層)、及硬遮罩層1006形成並堆疊在第一導電層904及隔離結構112上方。第二介電層1002及硬遮罩層1006可例如是或包含氧化矽、氮化矽、其他合適的介電質、或前述的任何組合。在一些實施方式中，第二介電層1002是或包含氧化物-氮化物-氧化物膜(oxide-nitride-oxide,ONO)及/或硬遮罩層1006是或包含氧化物-氮化物-氧化物膜。第二導電層1004可以是或包含例如摻雜多晶矽及/或其他合適的導電材料。
如第11圖的橫截面圖1100所示，從第二介電層1002(見第10圖)、第二導電層1004(見第10圖)、及硬 遮罩層1006(見第10圖)形成複數個控制閘堆疊1102。控制閘堆疊1102各別包含控制閘極介電層216、控制閘120、及控制閘硬遮罩212。控制閘120上置於控制閘極介電層216，控制閘硬遮罩212上置於控制閘120。複數個控制閘堆疊1102的上佈局可例如相同於第6A圖中及/或第6B圖的複數個控制閘120。然而其他的上佈局也是合適的。
複數個控制閘堆疊1102包含第一控制閘堆疊1102a與第二控制閘堆疊1102b。第一控制閘堆疊1102a及第二控制閘堆疊1102b分別包括第一控制閘120a及第二控制閘120b。第一控制閘堆疊1102a的上佈局可例如為第1圖、第3A圖至第3C圖、第4A圖至第4C圖的任一者或其一組合所繪示的第一控制閘120a的上佈局及/或第二控制閘堆疊1102ba的上佈局可例如為第1圖、第3A圖至第3C圖、第4A圖至第4C圖的任一者或其一組合所繪示的第二控制閘120b。然而，其他的上佈局也是合適的。
在一些實施方式中，一種用於形成控制閘堆疊1102的方法包含：1)以一控制閘圖案對硬遮罩層1006進行圖案化；以及2)以硬遮罩層1006對第二介電層1002及第二導電層1004進行蝕刻以轉移控制閘圖案。然而，其它用於形成控制閘堆疊1102的製程也是合適的。可以例如通過光刻/蝕刻製程或其他合適的圖案化製程來執行圖案化。
如第12圖的橫截面圖1200所示，控制閘側壁間隔件218形成在控制閘堆疊1102的側壁上。控制閘側壁間隔件218可例如是或包含氧化矽、氮化矽、其他合適的介電 質、或前述的任何組合。在一些實施方式中，控制閘側壁間隔件218是或包含氧化物-氮化物-氧化物膜(ONO)。在一些實施方式中，用於形成控制閘側壁間隔件218的製程包含：1)沉積一側壁間隔件層覆蓋並內襯於控制閘堆疊1102；以及2)在側壁間隔件層中執行回蝕刻。然而，其他製程是合適的。
亦如第12圖的橫截面圖1200所示，浮動閘極210及浮動閘極介電層214形成自第一導電層904(見第11圖)及第一介電層902(見第11圖)。浮動閘極210位於控制閘120之下，浮動閘極介電層214位於浮動閘極210之下。在一些實施方式中，用於形成浮動閘極210及浮動閘極介電層214的製程包含：1)以控制閘側壁間隔件218及控制閘硬遮罩212作為遮罩，對第一導電層904進行第一蝕刻；以及2)以控制閘側壁間隔件218及控制閘硬遮罩212作為遮罩，接著對第一介電層902進行第二蝕刻。然而，其他製程也是合適的。在一些實施方式中，第二蝕刻亦回蝕刻隔離結構112及/或第二蝕刻通過濕蝕刻及/或其他合適的蝕刻來執行。濕蝕刻可例如施加氫氟酸(HF)及/或其它合適的溶液的溶液到第一介電層902。
如第13圖的橫截面圖1300所示，第三介電層1302(也稱為閘極介電層)形成在控制閘側壁間隔件218的側壁上及浮動閘極210的側壁上。此外，第三介電層1302形成並內襯於基板104、隔離結構112至控制閘堆疊1102的側面。第三介電層1302沿著控制閘堆疊1102的側壁定義抹 除閘極介電層220，其將劃分抹除閘(尚未形成)，並可以是或包含例如氧化矽及/或其他合適的介電質。
用於形成第三介電層1302的製程可例如包括：1)沉積第三介電層1302的第一介電部分，覆蓋並內襯於控制閘堆疊1102；2)回蝕刻第一介電部分；以及3)沉積第三介電層1302的第二介電部分於基板104上。然而，其他製程是合適的。第一介電部分的形成可例如通過氣相沉積及/或其他合適的沉積製程，及/或第二介電部分可例如通過熱氧化及/或其他合適的沉積來形成。在一些實施方式中，在形成第三介電層1302時，隔離結構112被回蝕刻。舉例而言，第一介電部分的回蝕刻可以通過濕蝕刻及/或其他合適的蝕刻對隔離結構112進行回蝕刻。濕蝕刻可例如通過將HF酸及/或其他合適的溶液的溶液施加到第一介電部分。
亦如第13圖的橫截面圖1300所示，源極線206形成在第一抹除側裝置區108a與第二抹除側裝置區108b上。源極線206是基板104的摻雜部分，具有與基板104的鄰接於部分相反的摻雜類型。源極線206的形成可例如在形成第三介電層1302之前、同時、或之後及/或可例如通過離子植入及/或其他合適的摻雜製程來執行。
如第14圖的橫截面圖1400所示，第三導電層1402(也稱為閘極層)及抗反射層1404形成並堆疊覆蓋於基板104及控制閘堆疊1102上方。第三導電層1402在控制閘堆疊1102的側面縮進(indent)，這是因為從控制閘堆疊1102至控制閘堆疊1102之間的空間的高度下降。舉例而 言，第一縮進1406(由抗反射層1404填充)形成於第一控制閘堆疊1102a及第二控制閘堆疊1102b之間，這是因為從第一控制閘堆疊1102a及第二控制閘堆疊1102b至第一控制閘堆疊1102a及第二控制閘堆疊1102b之間的空間的高度下降。
第三導電層1402在第一縮進1406的厚度Tgl為均勻或大致均勻的。這可例如由於第三導電層1402是通過保形沉積及/或其他合適的沉積來形成。此外，在第一縮進1406處，第三導電層1402的頂表面1402t為平坦或大致上平坦。這可例如由於字元線側裝置區110a具有平坦或大致上平坦的頂表面，並將隔離結構112限制至第一縮進1406的側面。如果不是字元線側裝置區110a，則隔離結構112可以直接位於第一縮進1406下方，由此隔離結構112的頂部縮進將導致第三導電層1402的頂表面1402t的縮進。第三導電層1402可例如是或包含摻雜多晶矽及/或其他合適的導電材料。此外，第三導電層1402可例如通過氣相沉積及/或其他合適的沉積製程來形成。
抗反射層1404的頂表面1404t為平坦或大致上平坦。在一些實施方式中，形成抗反射層1404的製程包含：1)沉積抗反射層1404為可流動材料，使得抗反射層1404的頂表面1404t以重力自行平衡；以及2)隨後固化或硬化抗反射層1404。在至少一些這樣的實施方式中，抗反射層1404可例如是或包含底部抗反射塗層(BARC)材料及/或其他合適的抗反射材料。在其它實施方式中，形成抗反射層1404 包含的製程包含：1)以氣相沉積及/或其他合適的沉積製程來沉積抗反射層1404；以及2)隨後平坦化抗反射層1404。然而，其他用於形成抗反射層1404製程也是合適的。由於在第一縮進1406處，抗反射層1404具有平坦或大致上平坦的頂表面1404t，以及第三導電層1402具有平坦或大致上平坦的頂表面1402t，抗反射層1404在第一縮進1406處的厚度Tarc為均勻或大致上均勻。如下所述，慈均勻或大致上均勻厚度延伸至隨後的字元線蝕刻，並造成均勻或大致上均勻的蝕刻負載(etch loading)。
如第15圖的橫截面圖1500所示，第三導電層1402的頂表面及抗反射層1404的頂表面被凹陷(recess)至低於控制閘堆疊1102的頂表面。此凹陷自第三導電層1402形成複數個抹除閘122。複數個抹除閘122位於抹除閘極介電層220上並包括第一抹除閘122a及第二抹除閘122b，第一抹除閘122a及第二抹除閘122b分別位於第一抹除側裝置區108a與第二抹除側裝置區108b上。抹除閘122可例如與第6A圖及/或第6B圖的抹除閘122具有相同的上佈局。第一抹除閘122a與第二抹除閘122b可例如第1圖、第2A圖、第2B圖、第3A圖至第3C圖、第4A圖至第4C圖的個別對應部分的任一者或其一組合具有相同的上佈局。可例如通過回蝕刻及/或其他合適的製程來執行凹陷。回蝕刻可例如包括：1)蝕刻抗反射層1404直到露出第三導電層1402；以及2)同時蝕刻第三導電層1402及抗反射層1404，直到第三導電層1402的頂表面凹陷至低於控制閘堆疊1102的頂表 面。在一些實施方式中，在第一縮進1406處，抗反射層1404的厚度Tarc維持為均勻或大致上均勻，這是例如因為回蝕刻及/或凹陷的高均勻性。
如第16圖的橫截面圖1600所示，字元線遮罩1602形成於控制閘堆疊1102、第三導電層1402、及抗反射層1404上。字元線遮罩1602具有字元線的字元線圖案，並可例如是或包含光阻、硬遮罩材料、其他合適的遮罩材料、或前述的任何組合。在字元線遮罩1602是或包含光阻的一些實施方式中，抗反射層1404可協助在字元線遮罩1602中精確地形成字元線圖案，其中通過於光阻暴露至輻射時防止或減少光反射。
如第17圖的橫截面圖1700所示，蝕刻第三介電層1302(見第16圖)、及第三導電層1402(見第16圖)、及抗反射層1404。此蝕刻將字元線圖案從字元線遮罩1602轉移到第三導電層1402及第三介電層1302，從而形成複數個字元線102及複數個字元線介電層222。字元線102沿著控制閘堆疊1102的側壁而形成，字元線介電層222襯墊於字元線102。複數個字元線102包含第一字元線102a及第二字元線102b，第一字元線102a及第二字元線102b分別沿著第一控制閘堆疊1102a及第二控制閘堆疊1102b。字元線102可例如具有與第6A圖及/或第6B圖中的複數個字元線102相同的上佈局。第一字元線102a與第二字元線102b可例如具有與第1圖、第3A圖至第3C圖、第4A圖至第4C圖中的對應部分的任一者或其一組合相同的上佈局。然而，其他上佈 局也是合適的。
通過比較第16圖及第17圖可見，字元線圖案使得蝕刻移除了在第一縮進1406處的第三導電層1402的部分及抗反射層1404的部分。由於這些移除部分具有均勻或大致上均勻的厚度Tarc或厚度Tgl，如上所述，此蝕刻在第一縮進1406處具有均勻或大致上均勻的蝕刻負載。此均勻或大致上均勻的蝕刻負載減少了蝕刻殘留物的可能性。因為蝕刻殘留物有可能使得第一字元線102a與第二字元線102b發生電短路，因此在減少了蝕刻殘留物的可能性的情況下，從而降低了第一字元線102a與第二字元線102b發生電短路的可能性。這將增加蝕刻的製程窗口(例如彈性(resiliency))，從而增加產率。
如第18圖的橫截面圖1800所示，移除抗反射層1404(見第17圖)。此外，完全或部分地移除字元線遮罩1602(見第17圖)。舉例而言，在字元線遮罩1602是或包含光阻的情況下，光阻可以完全被移除。可透過電漿灰化及/或其他合適的移除製程來進行此移除。
亦如第18圖的橫截面圖1800所示，源極/汲極區204形成在字元線側裝置區110a上，並位於第一字元線102a與第二字元線102b之間。源極/汲極區204可例如基板104的摻雜區域，其具有與基板104的鄰接區域相反的摻雜類型。
如第19圖的橫截面圖1900所示，矽化物層224分別形成覆蓋第一字元線102a與第二字元線102b、第一抹 除閘122a與第二抹除閘122b、及源極/汲極區204。矽化物層224可例如是或包含矽化鎳及/或其他合適的矽化物。
如上所述，隔離結構112在蝕刻及/或清潔製程中被凹陷。舉例而言，第10圖、第12圖、及第13圖的操作可導致這種凹陷。這種凹陷的程度可以使得第一抹除側裝置區108a的第一裝置區側壁114及第二抹除側裝置區108b的第二裝置區側壁116被暴露。由於字元線102上覆於隔離結構112並覆蓋第一裝置區側壁114與第二裝置區側壁116，在形成矽化物層224時，第一裝置區側壁114與第二裝置區側壁116沒有被暴露。因此，矽化物沒有形成於第一裝置區側壁114與第二裝置區側壁116上。
若矽化物形成於第一裝置區側壁114與第二裝置區側壁116上，洩漏路徑可從基板104的主體沿著第一抹除側裝置區108a與第二抹除側裝置區108b延伸至源極線206。舉例而言，洩漏路徑可從基板104的主體沿著第一抹除側裝置區108a與第二抹除側裝置區108b延伸至位於第一字元線102a與第二字元線102b之下的選擇性導電通道208。此外，若第一字元線102a與第二字元線102b及第一控制閘120a與第二控制閘120b被適當地偏移，洩漏路徑可從沿著選擇性導電通道208延伸至源極線206。若洩漏路徑從基板104的主體沿著第一抹除側裝置區108a與第二抹除側裝置區108b延伸至源極線206，記憶體單元可能經歷讀取及/或寫入干擾，這可能導致失效。因此，形成字元線102覆蓋第一抹除側裝置區108a與第二抹除側裝置區108b可防 止源極線的洩漏路徑，並且可以提高產率。
亦如第19圖的橫截面圖1900所示，互連介電層202形成並覆蓋字元線102、控制閘堆疊1102、及抹除閘122。在一些實施方式中，複數個導線(未示出)及複數個通孔(未示出)形成於互連介電層202中。
雖然第8圖至第19圖係參照一方法而敘述，但應理解的是，第8圖至第19圖所示的結構不限於此方法，而是可以單獨地與該方法分開。此外，雖然第8圖至第19圖被敘述為為一系列的操作，但應理解的是，這些操作不是限制性的，在其它實施方式中可以改變這些操作，所揭示的方法也適用於其他結構。在其它實施方式中，可以全部或部分地省略繪示及/或敘述一些操作。
參照第20圖，提供了一些實施方式中第8圖至第19圖的方法的方塊圖2000。
在操作2002，形成隔離結構並延伸至基板中。隔離結構界定並電性分離基板的一對抹除側裝置區與基板的字元線側裝置區。此外，字元線側裝置區位於抹除側裝置區之間，並劃分抹除側裝置區。參照例如第8圖。在一些實施方式中，抹除側裝置區彼此為獨立的。在其它實施方式中，抹除側裝置區為一體且相同的。
在操作2004，形成浮動閘極層於基板上。參照例如第9圖。
在操作2006，形成第一控制閘堆疊及第二控制閘堆疊於浮動閘極層上並分別覆蓋在抹除側裝置區上。例如 參照第10圖及第11圖。
在操作2008，對浮動閘極層進行圖案化，以在第一控制閘堆疊與第二控制閘堆疊之下形成浮動閘極。例如參照第12圖。
在操作2010，形成閘極介電層襯墊於第一控制閘堆疊與第二控制閘堆疊及基板至第一控制閘堆疊與第二控制閘堆疊的側面。例如參照第13圖。
在操作2012，形成閘極層及抗反射塗層並覆蓋第一控制閘堆疊與第二控制閘堆疊及閘極介電層。例如參照第14圖。
在操作2014，凹陷閘極層及抗反射塗層，直到閘極層的頂表面低於第一控制閘堆疊與第二控制閘堆疊的頂表面。例如參照第15圖。
在操作2016，形成字元線遮罩於第一控制閘堆疊與第二控制閘堆疊、閘極層、及抗反射塗層上。例如參照第16圖。
在操作2018，使用字元線遮罩，對閘極層及抗反射塗層執行蝕刻，以形成第一字元線及第二字元線，第一字元線及第二字元線位於第一控制閘堆疊與第二控制閘堆疊之間，並劃分第一控制閘堆疊與第二控制閘堆疊。第一字元線與第二字元線覆蓋字元線側裝置區，並分別覆蓋第一與第二抹除側裝置區。例如參照第17圖。
在操作2020，形成源極/汲極區於字元線側裝置區上，源極/汲極區位於第一字元線與第二字元線之間， 並劃分第一字元線與第二字元線。例如參照第18圖。
在操作2022，形成矽化物層於源極/汲極區及第一字元線與第二字元線上。例如參照第18圖。
在操作2024，形成互連結構於第一與第二控制閘堆疊及第一與第二字元線上方。例如參照第19圖。
雖然第20圖的方塊圖2000在此繪示並敘述為一系列操作或事件，但是應當理解，這些操作或事件的順序不應被解釋為限制性的。舉例而言，除了在此所繪示及/或此處敘述的內容之外，某些操作可能以不同的順序發生及/或與其他操作或事件同時發生。此外，並非需要全部所繪示的操作來實施本文的一個或多個態樣或實施方式。本文所敘述的一個或多個操作可以在一個或多個單獨的動作及/或階段中執行。
在一些實施方式中，本申請案提供一種積體晶片。積體晶片包含一基板、一隔離結構、一抹除閘、一控制閘、及一字元線。基板包含一第一裝置區，以及位於第一裝置區的一邊緣的一裝置區側壁。隔離結構位於基板中，其中隔離結構環繞且界定第一裝置區，並進一步鄰接於裝置區側壁。抹除閘、控制閘、及字元線位於第一裝置區上並在一第一方向上彼此分隔，其中控制閘位於抹除閘與字元線之間，並劃分抹除閘與字元線，其中裝置區側壁沿著一第二方向水平地延伸並位於字元線之下，第二方向橫向於第一方向。在一些實施方式中，基板更包含一第二裝置區，其中隔離結構沿著一封閉路徑延伸以完全環繞且界定第二裝置區，其中字 元線位於第二裝置區之上。在一些實施方式中，基板更包含一第一源極/汲極區及一第二源極/汲極區，第一源極/汲極區與一第二源極/汲極區分別位於第一裝置區與第二裝置區上，其中第一源極/汲極區位於抹除閘之下，而第二源極/汲極區劃分字元線。在一些實施方式中，第一裝置區延長沿著第二方向而延長，其中第一裝置區沿著第一方向突出至裝置區側壁。在一些實施方式中，第一裝置區具有一H形部分，H形部分位於抹除閘、控制閘、及字元線之下。在一些實施方式中，字元線的一底表面突出至隔離結構中，並低於基板的一頂表面。
在一些實施方式中，本申請案提供另一種積體晶片。積體晶片包含一基板、一控制閘及一字元線、及一隔離結構。基板包含一第一源極/汲極區。控制閘及字元線位於基板上，其中字元線位於第一源極/汲極與控制閘之間，並劃分第一源極/汲極與控制閘，其中字元線沿著字元線的一長度而延長。隔離結構延伸至基板中並具有一第一隔離結構側壁，其中第一隔離結構側壁沿著字元線的長度水平地延伸，並位於字元線之下。在一些實施方式中，隔離結構更具有一第二隔離結構側壁，其中第二隔離結構側壁沿著字元線的長度水平地延伸，其中第二隔離結構側壁位於第一源極/汲極區與第一隔離結構側壁之間。在一些實施方式中，第二隔離結構側壁直接位於字元線之下。在一些實施方式中，隔離結構的一頂表面從第一隔離結構側壁至第二隔離結構側壁呈連續的一弧形。在一些實施方式中，隔離結構沿著一封 閉路徑水平地延伸以完全封閉第一源極/汲極區。在一些實施方式中，字元線具有一字元線側壁，並劃分第一源極/汲極區，且沿著字元線的長度而延長，其中字元線側壁從第一隔離結構側壁偏移至少10奈米。在一些實施方式中，基板更包含一第二源極/汲極區，第二源極/汲極區劃分控制閘相對於字元線的一相反側上的控制閘。在一些實施方式中，隔離結構具有一第二隔離結構側壁，第二隔離結構側壁沿著字元線的長度橫向延伸，從第一隔離結構側壁至第二源極/汲極區。
在一些實施方式中，本申請案提供形成積體晶片的方法。方法包含形成一隔離結構延伸至一基板中，其中隔離結構界定並電性分離基板的一第一裝置區與基板的一第二裝置區；形成一控制閘堆疊於第一裝置區上；沉積一閘極層，閘極層覆蓋控制閘堆疊、隔離結構、及第一裝置區與第二裝置區；以及圖案化閘極層，以形成劃分控制閘堆疊的一字元線，其中字元線位於隔離結構及第一裝置區與第二裝置區之上。在一些實施方式中，圖案化包括：回蝕刻閘極層，直至閘極層的一頂表面低於控制閘堆疊的一頂表面；以及執行一蝕刻至閘極層中，以在閘極層中形成一字元線圖案。在一些實施方式中，隔離結構具有一對隔離結構側壁，其中隔離結構側壁具有大致上相同的一水平位向，並分別鄰接於第一裝置區與第二裝置區，其中字元線直接形成於隔離結構側壁上方。在一些實施方式中，圖案化進一步形成一抹除閘，抹除閘劃分控制閘堆疊相對於字元線的一相反側上的控制 閘堆疊。在一些實施方式中，方法更包括：摻雜第一裝置區以形成一第一源極/汲極區，第一源極/汲極區劃分控制閘堆疊；以及摻雜第二裝置區以形成一第二源極/汲極區，第二源極/汲極區劃分字元線。在一些實施方式中，隔離結構具有一第一隔離結構側壁與一第二隔離結構側壁，其中第一隔離結構側壁及第二隔離結構側壁位於第二裝置區的相反側上並鄰接第二裝置區，其中閘極層具有從第一隔離結構側壁至第二隔離結構側壁的一平坦輪廓。
前述內容概述若干實施例或實例之特徵，以使得熟習此項技術者可較佳理解本揭示的實施方式之態樣。熟習此項技術者應理解，他們可容易地使用本揭示的實施方式作為設計或修改用於執行本文所介紹之實施方式相同目的及/或達成相同優點的其他製程及結構之基礎。熟習此項技術者應同時認識到，這些的等效構造並不偏離本揭示的實施方式之精神及範疇，且其可在不偏離本揭示的實施方式之精神及範疇之情況下於本文中進行各種變化、替換及變更。
102a:第一字元線
102b:第二字元線
104:基板
108a:第一抹除側裝置區
108b:第二抹除側裝置區
110a:字元線側裝置區
112:隔離結構
114:第一裝置區側壁
116:第二裝置區側壁
120a:第一控制閘
120b:第二控制閘
122a:第一抹除閘
122b:第二抹除閘
124a:第一邊界單元
124b:第二邊界單元
200A:橫截面圖
202:互連介電層
204:源極/汲極區
206:源極線
208:選擇性導電通道
210:浮動閘極
212:控制閘硬遮罩
214:浮動閘極介電層
216:控制閘極介電層
218:控制閘側壁間隔件
220:抹除閘極介電層
222:字元線介電層
224:矽化物層

Claims (10)

  1. 一種積體晶片，包含：一基板，包含一第一裝置區，以及位於該第一裝置區的一邊緣的一裝置區側壁；一隔離結構，位於該基板中，其中該隔離結構環繞且界定該第一裝置區，並進一步鄰接於該裝置區側壁；以及一抹除閘、一控制閘、及一字元線，位於該第一裝置區上並在一第一方向上彼此分隔，其中該控制閘位於該抹除閘與該字元線之間並劃分該抹除閘與該字元線，其中該裝置區側壁沿著一第二方向水平地延伸並位於該字元線之下，該第二方向橫向於該第一方向。
  2. 如請求項1所述的積體晶片，其中該基板更包含一第二裝置區，其中該隔離結構沿著一封閉路徑延伸以完全環繞且界定該第二裝置區，其中該字元線位於該第二裝置區之上。
  3. 如請求項1所述的積體晶片，其中該第一裝置區具有一H形部分，該H形部分位於該抹除閘、該控制閘、及該字元線之下。
  4. 如請求項1所述的積體晶片，其中該字元線的一底表面突出至該隔離結構中，並低於該基板的一頂表面。
  5. 一種積體晶片，包含：一基板，包含一第一源極/汲極區；一控制閘及一字元線，位於該基板上，其中該字元線位於該第一源極/汲極與該控制閘之間並劃分該第一源極/汲極與該控制閘，其中該字元線沿著該字元線的一長度而延長；以及一隔離結構，延伸至該基板中並具有一第一隔離結構側壁，其中該第一隔離結構側壁沿著該字元線的該長度水平地延伸，並位於該字元線之下。
  6. 如請求項5所述的積體晶片，其中該隔離結構更具有一第二隔離結構側壁，其中該第二隔離結構側壁沿著該字元線的該長度水平地延伸，其中該第二隔離結構側壁位於該第一源極/汲極區與該第一隔離結構側壁之間。
  7. 如請求項5所述的積體晶片，其中該字元線具有一字元線側壁，該字元線側壁劃分該第一源極/汲極區並沿著該字元線的該長度而延長，其中該字元線側壁從該第一隔離結構側壁偏移至少10奈米。
  8. 一種形成積體晶片的方法，包含：形成一隔離結構延伸至一基板中，其中該隔離結構界定並電性分離該基板的一第一裝置區與該基板的一第二裝置區； 形成一控制閘堆疊於該第一裝置區上；沉積一閘極層，該閘極層覆蓋該控制閘堆疊、該隔離結構、及該些第一裝置區與第二裝置區；以及圖案化該閘極層，以形成劃分該控制閘堆疊的一字元線，其中該字元線位於該隔離結構及該些第一裝置區與第二裝置區之上。
  9. 如請求項8所述的方法，其中該圖案化包含：回蝕刻該閘極層，直至該閘極層的一頂表面低於該控制閘堆疊的一頂表面；以及執行一蝕刻至該閘極層中，以在該閘極層中形成一字元線圖案。
  10. 如請求項8所述的方法，更包含：摻雜該第一裝置區以形成一第一源極/汲極區，該第一源極/汲極區劃分該控制閘堆疊；以及摻雜該第二裝置區以形成一第二源極/汲極區，該第二源極/汲極區劃分該字元線。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010032492A1 (de) * 2010-07-28 2012-02-02 Siemens Aktiengesellschaft Hörhilfegerät mit mindestens einem Korrosionssensor
US20200349422A1 (en) * 2019-05-02 2020-11-05 Silicon Storage Technology, Inc. Output array neuron conversion and calibration for analog neural memory in deep learning artificial neural network
US11588031B2 (en) * 2019-12-30 2023-02-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure for memory device and method for forming the same
US11527543B2 (en) 2020-06-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Polysilicon removal in word line contact region of memory devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160190146A1 (en) * 2014-12-29 2016-06-30 GLOBAL FOUNDRIES Singapore Pte. Ltd. Integrated circuits and methods for fabricating memory cells and integrated circuits
TW201639128A (zh) * 2015-04-16 2016-11-01 台灣積體電路製造股份有限公司 嵌入式快閃記憶體裝置及其製造方法
TW201714284A (zh) * 2015-10-15 2017-04-16 聯華電子股份有限公司 半導體結構及其製造方法
TW201832238A (zh) * 2017-02-16 2018-09-01 新加坡商格羅方德半導體私人有限公司 非揮發性記憶體裝置的交接點佈局

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8159009B2 (en) 2009-11-19 2012-04-17 Qualcomm Incorporated Semiconductor device having strain material
JP2014203898A (ja) 2013-04-02 2014-10-27 ルネサスエレクトロニクス株式会社 半導体記憶装置及びその製造方法
US9269766B2 (en) * 2013-09-20 2016-02-23 Globalfoundries Singapore Pte. Ltd. Guard ring for memory array
US9276010B2 (en) 2014-05-16 2016-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Dual silicide formation method to embed split gate flash memory in high-k metal gate (HKMG) technology
US9287280B2 (en) * 2014-07-09 2016-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method to improve memory cell erasure
US10032786B2 (en) * 2016-09-16 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10325918B2 (en) 2016-11-29 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10770469B2 (en) 2016-12-28 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US11127827B2 (en) * 2018-09-26 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Control gate strap layout to improve a word line etch process window
US10943913B2 (en) * 2018-09-27 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Strap-cell architecture for embedded memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160190146A1 (en) * 2014-12-29 2016-06-30 GLOBAL FOUNDRIES Singapore Pte. Ltd. Integrated circuits and methods for fabricating memory cells and integrated circuits
TW201639128A (zh) * 2015-04-16 2016-11-01 台灣積體電路製造股份有限公司 嵌入式快閃記憶體裝置及其製造方法
TW201714284A (zh) * 2015-10-15 2017-04-16 聯華電子股份有限公司 半導體結構及其製造方法
TW201832238A (zh) * 2017-02-16 2018-09-01 新加坡商格羅方德半導體私人有限公司 非揮發性記憶體裝置的交接點佈局

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