CN110957323B - 集成芯片及其形成方法 - Google Patents

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Abstract

本申请的各个实施例涉及一种集成存储器芯片，集成存储器芯片具有用于减小漏电流的增强的器件区布局和扩大的字线蚀刻工艺窗口(例如，增强的字线蚀刻弹性)。在一些实施例中，集成存储器芯片包括衬底、控制栅极、字线和隔离结构。衬底包括第一源极/漏极区。控制栅极和字线位于衬底上。子线位于第一源极/漏极区和控制栅极之间并且与第一源极/漏极区和控制栅极相邻，并且沿着字线的长度伸长。隔离结构延伸到衬底中并且具有第一隔离结构侧壁。第一隔离结构侧壁沿着字线的长度横向延伸并且位于字线下面。本发明的实施例还涉及集成芯片及其形成方法。

Description

集成芯片及其形成方法
技术领域
本发明的实施例涉及集成芯片及其形成方法。
背景技术
嵌入式闪存是与公共集成电路(IC)芯片上的逻辑器件集成的闪存。该集成通过消除芯片之间的互连结构来提高性能，并通过共享闪存和逻辑器件之间的处理步骤来降低制造成本。某些类型的闪存包括堆叠栅极闪存和分裂栅极闪存。与堆叠栅极闪存相比，分裂栅极闪存具有更低的功耗、更高的注入效率、对短沟道效应的更小的易感性和过擦除抗扰度。
发明内容
本发明的实施例提供了一种集成芯片，包括：衬底，包括第一器件区，并且还包括位于所述第一器件区的边缘处的器件区侧壁；隔离结构，位于所述衬底中，其中，所述隔离结构围绕并且划分所述第一器件区，并且还邻接所述器件区侧壁；以及擦除栅极、控制栅极和字线，位于所述第一器件区上并且在第一方向上彼此间隔开，其中，所述控制栅极位于所述擦除栅极和所述字线之间并且与所述擦除栅极和所述字线相邻，并且其中，所述器件区侧壁在垂直于所述第一方向的第二方向上横向延伸并且位于所述字线下方。
本发明的另一实施例提供了一种集成芯片，包括：衬底，包括第一源极/漏极区；控制栅极和字线，位于所述衬底上，其中，所述字线位于所述第一源极/漏极区和所述控制栅极之间并且与所述第一源极/漏极区和所述控制栅极相邻，并且其中，所述字线沿着所述字线的长度伸长；以及隔离结构，延伸到所述衬底中并且具有第一隔离结构侧壁，其中，所述第一隔离结构侧壁沿着所述字线的长度横向延伸并且位于所述字线下面。
本发明的又一实施例提供了一种用于形成集成芯片的方法，所述方法包括：形成延伸到衬底中的隔离结构，其中，所述隔离结构划分并且电隔离所述衬底的第一器件区和所述衬底的第二器件区；在所述第一器件区上形成控制栅极堆叠件；沉积栅极层，所述栅极层覆盖所述控制栅极堆叠件、所述隔离结构以及所述第一器件区和所述第二器件区；以及图案化所述栅极层以形成与所述控制栅极堆叠件相邻的字线，其中，所述字线位于所述隔离结构以及所述第一器件区和所述第二器件区上面。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本申请的方面的包括增强的器件区布局的集成存储器芯片的一些实施例的顶部布局。
图2A和图2B示出了图1的集成存储器芯片的各个实施例的截面图。
图3A至图3C示出了图1的集成存储器芯片的一些可选实施例的顶部布局，其中增强的器件区布局是变化的。
图4A至图4C示出了集成存储器芯片的各个实施例的顶部布局，该集成存储器芯片包括具有图1的增强的器件区布局的一对带状单元。
图5示出了集成存储器芯片的一些实施例的框图，该集成存储器芯片包括具有图1中的边界单元的存储器阵列和/或图4A至图4C中的任何一个或组合中的带状单元。
图6A和图6B示出了包括图5的存储器阵列的边界部分的集成存储器芯片的各个实施例的顶部布局。
图7示出了集成存储器芯片的一些实施例的框图，集成存储器芯片包括图5的存储器阵列的边界部分，其中多条线和多个通孔互连边界部分中的单元。
图8至图19示出了根据本申请的方面的用于形成集成存储器芯片的方法的一些实施例的一系列截面图，该集成存储器芯片包括具有增强的器件区布局的一对边界或带状单元。
图20是图8至图19的方法的一些实施例的框图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
存储器器件可以例如包括衬底、第一字线、第二字线、第一源极/漏极区和第二源极/漏极区。第一和第二字线位于衬底的器件区上面，并且沿着相应的字线长度平行地伸长。器件区由隔离结构划分，并具有第一器件区突起和第二器件区突起。第一器件区突起在与字线长度交叉的方向上突出穿过第一字线，并且终止于衬底的第一器件区侧壁。第二器件区突起在与字线长度交叉的方向上突出穿过第二字线，并且终止于衬底的第二器件区侧壁。第一和第二器件区侧壁邻接隔离结构，并且横向地位于第一和第二字线之间并与第一和第二字线横向间隔开。第一和第二源极/漏极区分别位于器件区上，分别位于第一和第二器件区侧壁处。此外，第一和第二源极/漏极区位于第一和第二字线之间并分别与第一和第二字线相邻。
在存储器器件的形成期间，蚀刻和/或清洁工艺使第一和第二器件区侧壁处的隔离结构的部分凹进到衬底的顶面下方，从而限定暴露第一和第二器件区侧壁的凹槽。挑战在于，在形成第一和第二字线之后执行的硅化工艺期间，可以在第一和第二器件区侧壁上形成硅化物。硅化物可进而导致从第一和第二源极/漏极区到衬底的主体的泄漏路径。此外，在存储器器件的使用期间，泄漏路径可以沿着第一和第二字线下面的选择性导电沟道延伸到存储器器件的源极线。此延伸可能导致读取和/或写入故障。另一个挑战在于，凹进在第一和第二字线的形成期间减小了蚀刻工艺窗口(例如，蚀刻弹性)。形成第一和第二字线可以例如包括：沉积导电层；在导电层上沉积抗反射涂层(ARC)；以及在光刻胶掩模就位的情况下对ARC和导电层进行蚀刻，以在ARC和导电层中形成字线图案。由于凹进，导电层可以在凹槽处凹进，并且ARC可以在凹槽处具有增加的厚度。增加的厚度导致蚀刻负载增加，使得在凹槽处蚀刻ARC的一部分比ARC的其他部分花费更长的时间。结果，可能无法在导电层中精确地形成字线图案。导电蚀刻残留物可能持续存在并限定第一和第二字线之间的泄漏路径，从而导致沿第一和第二字线的存储器单元的故障。
本申请的各个实施例涉及一种集成存储器芯片，集成存储器芯片具有用于减小漏电流的增强的器件区布局和扩大的字线蚀刻工艺窗口(例如，增强的字线蚀刻弹性)。在一些实施例中，集成存储器芯片包括衬底、第一字线、第二字线和源极/漏极区。第一和第二字线位于衬底的第一器件区和衬底的第二器件区上面，并且沿着相应的字线长度平行地伸长。第一和第二器件区通过隔离结构划分并彼此电隔离。第二器件区位于第一和第二字线之间并与第一和第二字线相邻。第一器件区环绕第二器件区并且分别在第二器件区的相对侧上具有第一器件区突起和第二器件区突起。第一器件区突起在第一字线下方在与字线长度交叉的第一方向突出，并且终止于衬底的第一器件区侧壁。第二器件区突起在第二字线下方在与字线长度交叉的第二方向突出，并且终止于衬底的第二器件区侧壁。第一和第二器件区侧壁邻接隔离结构并面向第二器件区。此外，第一和第二器件区侧壁分别位于第一和第二字线之下。源极/漏极区位于第二器件区上，并位于第一和第二字线之间并与第一和第二字线相邻。
在存储器器件的形成期间，蚀刻和/或清洁工艺可以例如使第一和第二器件区侧壁处的隔离结构的部分凹进，从而限定分别暴露第一和第二器件区侧壁的第一凹槽部分和第二凹槽部分。因为第一和第二字线位于第一和第二器件区侧壁上面，所以第一和第二字线可以例如填充第一和第二凹槽部分并覆盖第一和第二器件区侧壁。例如，这可以防止在形成第一和第二字线之后执行的硅化工艺期间在第一和第二器件区侧壁上形成硅化物。通过防止在第一和第二器件区侧壁上形成硅化物，可以防止形成到衬底的主体的泄漏路径，并且可以提高产率。
在形成第一和第二字线期间，例如，可以顺序地沉积导电层和ARC。此外，例如，可以在ARC和导电层中执行蚀刻以形成第一和第二字线。在执行蚀刻时，去除第二器件区上的导电层的一部分和ARC的一部分，从而分别限定第一和第二字线的相对侧壁。因为第二器件区是与隔离结构不同的材料，所以第二器件区不会受到隔离结构的凹进的影响，因此具有平坦或基本平坦的顶面。因此，导电层和ARC各自形成均匀或基本均匀的厚度，并且在第二器件区处形成平坦或基本平坦的顶面。这导致在第二器件区处的均匀或基本均匀的蚀刻负载。均匀或基本均匀的蚀刻负载降低了蚀刻残留物保留的可能性和使第一和第二字线电短路在一起的可能性。因此，均匀或基本均匀的蚀刻负载可以扩大蚀刻的工艺窗口(例如，弹性)。
参考图1，提供了包括增强的器件区布局的集成存储器芯片的一些实施例的顶部布局100。如下所示，增强的器件区布局是“增强的”，因为它可以导致减小的漏电流和/或扩大的字线蚀刻工艺窗口。第一字线102a和第二字线102b位于衬底104上，并且沿着相应的字线长度Lw1平行地伸长。注意，仅标记了字线长度Lwl中的一个。第一字线102a具有面向第二字线102b的第一字线侧壁106a，并且第二字线102b具有面向第一字线102a的第二字线侧壁106b。衬底104可以是或包括例如块状单晶硅衬底、绝缘体上硅(SOI)衬底或一些其他合适的半导体衬底。
衬底104具有第一擦除侧器件区108a、第二擦除侧器件区108b和字线侧器件区110a。第一和第二擦除侧器件区108a、108b和字线侧器件区110a对应于由隔离结构112围绕和划分的衬底104的顶部区域(当在横截面中观察时)。结构112提供第一和第二擦除侧器件区108a、108b与字线侧器件区110a之间的电隔离和物理隔离。隔离结构112可以是或包括例如氧化硅和/或一些其他合适的介电材料和/或可以是或包括例如浅沟槽隔离(STI)结构或一些其他合适的隔离结构。
第一擦除侧器件区108a在与字线长度Lw1交叉的第一方向上朝向第一字线102a突出，并且在第一器件区侧壁114处终止。类似地，第二擦除侧器件区108b在与字线长度Lw1交叉的第二方向上朝向第二字线102b突出，并且在第二器件区侧壁116处终止。注意，第一器件区侧壁114中仅有一个标记为114，并且第二器件区侧壁116中仅有一个标记为116。第一和第二器件区侧壁114、116分别位于第一和第二字线102a、102b之下，并且分别从第一和第二字线侧壁106a、106b偏移第一偏移Oa。在一些实施例中，第一和第二擦除侧器件区108a、108b彼此独立。在其他实施例中，第一和第二擦除侧器件区108a、108b连接在集成存储器芯片的所示部分的外部，因此是同一个。
字线侧器件区110a位于第一和第二擦除侧器件区108a、108b之间，并且具有一对第三器件区侧壁118。注意，仅标记了第三器件区侧壁118中的一个。第三器件区侧壁118分别位于字线侧器件区110a的相对侧上，并分别面对第一和第二擦除侧器件区108a、108a。此外，第三器件区侧壁118分别位于第一和第二字线102a、102b之下，并且分别从第一和第二字线侧壁106a、106b偏移第二偏移Ob，第二偏移Ob小于第一偏移Oa。在可选实施例中，第三器件区侧壁118横向位于第一和第二字线102a、102b之间并与第一和第二字线102a、102b间隔开，使得第三器件区侧壁118不位于第一和第二字线102a、102b之下(例如，第二个偏移Ob是负数)。字线侧器件区110a可以例如具有正方形、矩形或一些其他合适形状的顶部布局。
在形成集成存储器芯片期间，蚀刻和/或清洁工艺可以例如在第一和第二器件区侧壁114、116处使隔离结构112的部分凹进，从而暴露第一和第二器件区侧壁114、116。因为第一和第二字线102a、102b位于第一和第二器件区侧壁114、116上面，所以第一和第二字线102a、102b可以例如防止在形成第一和第二字线102a、102b之后执行的硅化工艺期间在第一和第二器件区侧壁114、116上形成硅化物。这进而可以防止到衬底104的主体的泄漏路径并且可以提高产量。
在一些实施例中，第一偏移Oa在约10-150纳米之间，在约10-80纳米之间或在约80-150纳米之间。然而，第一偏移Oa的其他值是合适的。如果第一偏移Oa太小(例如，小于约10纳米或一些其他合适的值)，则在形成第一和第二字线102a、102b之后执行的硅化工艺期间，第一和第二器件区侧壁114、116仍然可能暴露。例如，使第一和第二字线102a、102b凹进的蚀刻和/或清洁工艺可以在第一和第二器件区侧壁114、116处横向蚀刻隔离结构112。如果第一偏移Oa太小，横向蚀刻可以底切第一和第二字线102、102b，并且暴露第一和第二器件区侧壁114、116。如果第一偏移Oa太大(例如，大于约150纳米或一些其它合适的值)，则第一和第二字线102a、102b将变得过大，因为第一和第二器件区侧壁114、116位于第一和第二字线102a、102b下方。因此，材料将被浪费并且存储器阵列尺寸将大于所需的尺寸。
在形成第一和第二字线102a、102b期间，例如，可以顺序地沉积导电层和ARC。此外，可以例如在ARC和导电层中执行蚀刻以形成第一和第二字线102a、102b。在执行蚀刻时，去除字线侧器件区110a上的导电层的一部分和ARC的一部分，从而限定第一和第二字线侧壁106a、106b。因为字线侧器件区110a是与隔离结构112不同的材料，所以字线侧器件区110a不会受到隔离结构112的凹进的影响，并且具有平坦或基本平坦的顶面(当在横截面中观察时)。因此，导电层和ARC的每个形成均匀或基本均匀的厚度，并且在字线侧器件区110a处形成平坦或基本平坦的顶面。这导致在字线侧器件区110a处的均匀或基本均匀的蚀刻负载。均匀或基本均匀的蚀刻负载降低了蚀刻残留物保留的可能性和使第一和第二字线102a、102b电短路在一起的可能性。因此，字线侧器件区110a可以扩大蚀刻的工艺窗口(例如，弹性)。
第一控制栅极120a、第二控制栅极120b、第一擦除栅极122a和第二擦除栅极122b位于衬底104上。第一控制栅极120a和第一擦除栅极122a位于第一擦除侧器件区108a上，并且第一控制栅极120a位于第一擦除栅极122a和第一字线102a之间并与第一擦除栅极122a和第一字线102a相邻。类似地，第二控制栅极120b和第二擦除栅极122b位于第二擦除侧器件区108b上，并且第二控制栅极120b位于第二擦除栅极122b和第二字线102b之间并与第二擦除栅极122b和第二字线102b相邻。第一和第二字线102a、102b、第一和第二控制栅极120a、120b以及第一和第二擦除栅极122a、122b在第一维度(例如，X维度)上平行地伸长并且在垂直于第一维度的第二维度(例如，Y维度)上进一步彼此横向间隔开。
在一些实施例中，第一和第二擦除栅极122a、122b在第一维度上是不连续的。在其他实施例中，第一和第二擦除栅极122a、122b在第一维度上是连续的。在一些实施例中，第一和第二字线102a、102b在第一维度上是不连续的。在其他实施例中，第一和第二字线102a、102b在第一维度上是连续的。在一些实施例中，第一和第二字线102a、102b、第一和第二控制栅极120a、120b以及第一和第二擦除栅极122a、122b是或包括掺杂的多晶硅、金属、一些其它合适的导电材料或者前述的任何组合。
在一些实施例中，第一边界单元124a和第二边界单元124b位于字线侧器件区110a上并且分别位于第一和第二擦除侧器件区108a、108b上。第一边界单元124a部分地由第一字线102a、第一控制栅极120a和第一擦除栅极122a限定，而第二边界单元124b部分地由第二字线102b、第二控制栅极120b和第二擦除栅极122b限定。第一和第二边界单元124a、124b在存储器阵列的边缘或边界处是未使用的或伪单元，其使存储器阵列的存储器和带状单元从边缘或边界偏移。第一和第二边界单元124a、124b未被使用，因为存储器阵列的边缘或边界处的部件密度存在大的变化。部件密度的这种大的变化导致高度的处理不均匀性，由此第一和第二边界单元124a、124b是不均匀的，因此不适合使用。
参考图2A，提供了图1的集成存储器芯片的一些实施例的截面图200A。例如，截面图200A可以沿图1中的线A截取。第一和第二字线102a、102b、第一和第二控制栅极120a、120b以及第一和第二擦除栅极122a、122b由互连介电层202覆盖。互连介电层202可以是或包括例如低k电介质和/或一些其他合适的电介质。
另外，第一和第二字线102a、102b、第一和第二控制栅极120a、120b以及第一和第二擦除栅极122a、122b位于衬底104和隔离结构112上面。隔离结构112突出到衬底104的顶部用于划分第一和第二擦除侧器件区108a、108b和字线侧器件区110a。在一些实施例中，第一和第二擦除侧器件区108a、108b和/或字线侧器件区110a是有源的。例如，衬底104的区域可以是有源的，因为它在集成存储器芯片的操作期间经历耗尽和/或增强，和/或可以例如是有源的，因为电流在集成存储器芯片的操作期间流过该区域。
源极/漏极区204位于字线侧器件区110a上，并且位于第一和第二字线102a、102b之间并与第一和第二字线102a、102b相邻。多条源极线206分别位于第一和第二擦除侧器件区108a、108b上，并分别位于第一和第二擦除栅极122a、122b之下。注意，仅标记了一条源极线206。源极/漏极区204和源极线206是衬底104的掺杂区。源极/漏极区204和源极线206可以例如共享掺杂类型(例如，p型或n型)，和/或可以例如具有与衬底104的邻接区域相反的掺杂类型。
多个选择性导电通道208位于第一和第二擦除侧器件区108a、108b和字线侧器件区110a中。注意，仅标记了选择性导电通道208中的一个。选择性导电通道208沿着衬底104的顶面延伸，并位于第一和第二字线102a、102b以及第一和第二控制栅极120a、120b之下。此外，选择性导电沟道208根据上面的栅极(例如，第一字线102a)的偏置电压而导通。因为隔离结构112将源极线206与源极/漏极区204电隔离，所以隔离结构112防止选择性导电沟道208将源极/漏极区204电耦合到源极线206。
第一和第二控制栅极120a、120b位于单独的浮置栅极210上面并由单独的控制栅极硬掩模212覆盖。浮置栅极210通过单独的浮置栅极介电层214与衬底104间隔开并且通过单独的控制栅极介电层216与第一和第二控制栅极120a、120b间隔开。注意，仅标记了一个浮置栅极210、一个控制栅极硬掩模212、一个浮置栅极介电层214和一个控制栅极介电层216。浮置栅极210可以是或包括例如掺杂的多晶硅和/或一些其他合适的导电材料。浮置栅极介电层214可以是或包括例如氧化硅和/或一些其他合适的电介质。控制栅极硬掩模212和/或控制栅极介电层216可以是或包括例如氧化硅、氮化硅、一些其他合适的电介质或前述的任何组合。
第一和第二控制栅极120a、120b由单独的控制栅极侧壁间隔件218衬里。此外，第一和第二擦除栅极122a、122b由单独的擦除栅极介电层220衬里，并且第一和第二字线102a、102b由单独的字线介电层222衬里。注意，仅标记了一个控制栅极侧壁间隔件218、一个擦除栅极介电层220以及一个字线介电层222。擦除栅极介电层220将第一和第二擦除栅极122a、122b与浮置栅极210、控制栅极侧壁间隔件218和衬底104分隔开。字线介电层222将第一和第二字线分开102a、102b与浮置栅极210、控制栅极侧壁间隔件218、衬底104和隔离结构112分隔开。控制栅极侧壁间隔件218可以是或包括例如氧化硅、氮化硅、其他一些合适的电介质或前述的任何组合。擦除栅极介电层220和/或字线介电层222可以是或包括例如氧化硅和/或一些其他合适的电介质。
硅化物层224分别覆盖第一和第二字线102a、102b、第一和第二擦除栅极122a、122b以及源极/漏极区204。注意，仅标记了一些硅化物层224。硅化物层224可以是例如或包括硅化镍和/或一些其他合适的硅化物。如下所示，在形成第一和第二字线102a、102b之后执行硅化物层224的形成。这样，第一和第二器件区侧壁114、116由第一和第二字线102a、102b覆盖，并且在形成集成存储器芯片期间暴露的第一和第二器件区侧壁114、116的任何部分上不能形成硅化物。这进而防止泄漏路径沿着第一和第二器件区侧壁114、116从相应的选择性导电沟道208延伸到衬底104的主体。
参考图2B，提供图2A的集成存储器芯片的一些可选实施例的截面图200B，其中栅极间介电结构226将第一和第二字线102a、102b、第一和第二控制栅极120a、120b与第一和第二擦除栅极122a、122b彼此分隔开并且与衬底104分隔开。此外，栅极间介电结构226限定隔离结构112。栅极间介电结构226可以是或包括例如氧化硅和/或一些其他合适的介电材料。
多个侧壁间隔件228、多个控制栅极介电层230和多个控制栅极硬掩模232位于栅极间介电结构226中。注意，仅标记为了一些侧壁间隔件228、一个控制栅极介电层230和一个控制栅极硬掩模232。侧壁间隔件228分别位于第一和第二控制栅极120a、120b与第一和第二字线102a、102b的侧壁上和/或沿着第一和第二控制栅极120a、120b与第一和第二字线102a、102b的侧壁。控制栅极介电层230分别位于浮置栅极210上面、浮置栅极210与第一和第二控制栅极120a、120b之间。控制栅极硬掩模212分别覆盖第一和第二控制栅极120a、120b。侧壁间隔件228、控制栅极介电层230和控制栅极硬掩模232可以是或包括例如氮化硅和/或一些其他合适的电介质。在一些实施例中，栅极间介电结构226是或包括氧化硅，而侧壁间隔件228、控制栅极介电层230和控制栅极硬掩模232是或包括氮化硅。然而，其他材料是合适的。
接触蚀刻停止层234位于互连介电层202下面并覆盖第一和第二字线102a、102b、第一和第二控制栅极120a、120b以及第一和第二擦除栅极122a、122b。在形成集成存储器芯片期间，接触蚀刻停止层234用作蚀刻停止，同时在互连介电层202中蚀刻接触通孔开口。注意，在截面图200B中未示出接触通孔。接触蚀刻停止层234可以是或包括例如碳化硅、氮化硅、一些其他合适的电介质或前述的任何组合。
参考图3A至图3C，提供了图1的集成存储器芯片的一些可选实施例的顶部布局300A-300C，其中改变了增强的器件区布局。如图3A的顶部布局300A所示，字线侧器件区110a横向地位于第一和第二字线102a、102b之间并与第一和第二字线102a、102b间隔开。因此，第二偏移Ob在图3A中是负的，在图1中是正的，反之亦然。如图3B的顶部布局300B所示，第一器件区侧壁114是弯曲的，因此第一器件区侧壁114的边缘比第一器件区侧壁114的中心更远离第一控制栅极120a。此外，第二器件区侧壁116类似地弯曲。如图3C的顶部布局300C所示，第一器件区侧壁114是弯曲的，因此第一器件区侧壁114的边缘比第一器件区侧壁114的中心更靠近第一控制栅极120a。此外，第二器件区侧壁116类似地弯曲。尽管未示出，但是字线侧器件区110a可以横向地位于第一和第二字线102a、102b之间并与第一和第二字线102a、102b间隔开，如图3A所示，图3B和图3C的可选实施例所示。
参考图4A，提供了包括具有图1的增强的器件区布局的一对源极线/擦除栅极(SLEG)带状单元的集成存储器芯片的一些实施例的顶部布局400A。该对SLEG带状单元包括第一SLEG带状单元402a和第二SLEG带状单元402b。第一和第二SLEG带状单元402a、402b位于字线侧器件区110a上，并分别位于第一和第二擦除侧器件区108a、108b上。第一和第二擦除侧器件区108a、108b和字线侧器件区110a如图1所示。
第一SLEG带状单元402a部分地由第一字线102a、第一控制栅极120a和第一擦除栅极122a限定，而第二SLEG带状单元402b部分地由第二字线102b、第二控制栅极120b和第二擦除栅极122b限定。在一些实施例中，第一和第二SLEG带状单元402a、402b具有与图1的第一和第二边界单元124a、124b相同的横截面或类似的横截面。因此，图2A的截面图200A和/或图2B的截面图200B可以沿图4A中的线B截取。
第一和第二SLEG带状单元402a、402b提供第一和第二擦除栅极122a、122b电耦合到擦除栅极带状线(未示出)的位置。此外，第一和第二SLEG带状单元402a、402b提供源极线(未示出；参见例如图2A和图2B中的源极线206)电耦合到源极线带状线(未示出)的位置。从第一和第二SLEG带状单元402a、402b到擦除栅极和源极线带状线的电耦合可以例如部分地由第一和第二SLEG带状单元402a、402b上的多个接触通孔404a执行。注意，仅标记了一些接触通孔404a。
擦除栅极和源极线带状线与第一和第二擦除栅极122a、122b和源极线平行地伸长。此外，擦除栅极和源极线带状线具有比第一和第二擦除栅极122a、122b和源极线低的电阻。因此，将第一和第二擦除栅极122a、122b电耦合到第一和第二SLEG带状单元402a、402b和沿第一和第二擦除栅极122a、122b的其他SLEG带状单元处的擦除栅极带状线，减小了电阻和沿第一和第二擦除栅极122a、122b的电压降。此外，将源极线电耦合到第一和第二SLEG带状单元402a、402b和沿着源极线的其他SLEG带状单元处的源极线带状线，减小了电阻和沿源极线的电压降。
参考图4B，提供了包括具有图1的增强的器件区布局的一对控制栅极/字线(CGWL)带状单元的集成存储器芯片的一些实施例的顶部布局400B。该对CGWL带状单元包括第一CGWL带状单元406a和第二CGWL带状单元406b。第一和第二CGWL带状单元406a、406b位于字线侧器件区110a上，并分别位于第一和第二擦除侧器件区108a、108b上。此外，第一和第二CGWL带状单元406a、406b位于第二字线侧器件区110b上。第一和第二擦除侧器件区108a、108b和字线侧器件区110a如图1所述和所示，除了第一和第二擦除侧器件区108a、108b的每个垂直于字线长度Lwl在四个或更多位置(与图1中的两个或多个位置相比)处突出。此外，第二字线侧器件区110b如图1中描述和所示的字线侧器件区110a。
第一CGWL带状单元406a部分地由第一字线102a、第一控制栅极120a和第一擦除栅极122a限定，而第二CGWL带状单元406b部分地由第二字线102b、第二控制栅极120b和第二擦除栅极122b限定。在一些实施例中，第一和第二CGWL带状单元406a、406b具有与图1的第一和第二边界单元124a、124b相同的横截面或类似的横截面。因此，例如，图2A的截面图200A和/或图2B的截面图200B可以沿图4B中的线C截取。
第一和第二CGWL带状单元406a、406b提供第一和第二控制栅极120a、120b电耦合到控制栅极带带状线(未示出)的位置。例如，第一和第二控制栅极120a、120b可以在第一和第二CGWL带状单元406a、406b处具有焊盘区域408，以将第一和第二控制栅极120a、120b电耦合到控制栅极带状线。此外，第一和第二CGWL带状单元406a、406b提供第一和第二字线102a、102b电耦合到字线带状线(未示出)的位置。从第一和第二CGWL带状单元406a、406b到控制栅极和字线带状线的电耦合可以例如部分地由第一和第二CGWL带状单元406a、406b上的多个接触通孔404b执行。注意，仅标记了一些接触通孔404b。
控制栅极和字线带状线与第一和第二控制栅极120a、120b以及第一和第二字线102a、102b平行地伸长。此外，控制栅极和字线带状线具有比第一和第二控制栅极120a、120b以及第一和第二字线102a、102b更低的电阻。因此，将第一和第二控制栅极120a、120b电耦合到第一和第二CGWL带状单元406a、406b和沿着第一和第二控制栅极120a、120b的其它CGWL带状单元处的控制栅极带状线，减小了电阻和沿第一和第二控制栅极120a、120b的电压降。此外，将第一和第二字线102a、102b电耦合到第一和第二CGWL带状单元406a、406b和沿着第一和第二字线102a、102b的其他CGWL带状单元处的字线带状线，减小了电阻和沿第一和第二字线102a、102b的电压降。
参考图4C，提供了包括具有图1的增强的器件区布局的一对字线带状单元的集成存储器芯片的一些实施例的顶部布局400C。该对字线带状单元包括第一字线带状单元410a和第二字线带状单元410b。第一和第二字线带状单元410a、410b位于字线侧器件区110a上，并分别位于第一和第二擦除侧器件区108a、108b上。第一和第二擦除侧器件区108a、108b和字线侧器件区110a如图1所述和所示，除了第一和第二擦除侧器件区108a、108b的每个垂直于字线长度Lwl在一个或多个位置(与图1中的两个或多个位置相比)处突出。
第一字线带状单元410a部分地由第一字线102a、第一控制栅极120a和第一擦除栅极122a限定，而第二字线带状单元410b部分地由第二字线102b、第二控制栅极120b和第二擦除栅极122b限定。在一些实施例中，第一和第二字线带状单元410a、410b具有与图1的第一和第二边界单元124a、124b相同的横截面或类似的横截面。因此，图2A的截面图200A和/或图2B的截面图200B可以例如沿图4C中的线D截取。
第一和第二字线带状单元410a、410b提供第一和第二字线102a、102b电耦合到字线带状线(未示出)的位置。从第一和第二字线带状单元410a、410b到控制栅极和字线带状线的电耦合可以例如部分地由第一和第二字线带状单元410a、410b上的多个接触通孔404c执行。注意，仅标记了一个接触通孔404c。字线带状线与第一和第二字线102a、102b平行地伸长，并且具有比第一和第二字线102a、102b低的电阻。因此，将第一和第二字线102a、102b电耦合到第一和第二字线带状单元410a、410b和沿着第一和第二字线102a、102b的其它字线带状单元处的字线带状线，减小了电阻和沿第一和第二字线102a、102b的电压降。
虽然使用图1中的增强的器件区布局的实施例示出了图4A至图4C，应该理解，图4A至图4C可以可选地使用图3A至图3C中的任何一个或组合中的增强的器件区布局的实施例。例如，图4A至图4C中的第一和第二器件区侧壁114、116可以如图3B或图3C所示是弯曲的。作为另一个示例，图4A和/或图4C的字线侧器件区110a可以横向地位于第一和第二字线102a、102b之间并与第一和第二字线102a、102b间隔开，如图3A所示。作为又一示例，图4B的字线侧器件区110a和图4B的第二字线侧器件区110b的每个可以横向地位于第一和第二字线102a、102b之间并且与第一和第二字线102a、102b间隔开，如图3A所示。
参考图5，提供了包括具有图1的增强的器件区布局的存储器阵列502的集成存储器芯片的一些实施例的框图500。存储器阵列502包括多个行和多个列中的多个单元。为清楚起见，行分别标记为Rm至Rm+15，并且列分别标记为C1至Cu+2。行标签的下标标识相应的行号，列标签的下标标识相应的列号。此外，m是表示存储器阵列502中的行号的整数，并且n到u是表示存储器阵列502中的列号的整数。多个单元包括多个边界单元124、多个SLEG带状单元402、多个CGWL带状单元406、多个字线带状单元410和多个存储器单元504。注意，仅标记了每种类型的单元中的一些。
边界单元124位于存储器阵列502的边界(例如，列C1)处，并且每个跨越两行。例如，每个边界单元124可以如图1示出和描述的第一和第二边界单元124a、124b。此外，图1的第一和第二边界单元124a、124b可以例如在框W内截取和/或图1可以例如仅示出第一和第二边界单元124a、124b的部分。如上所述，边界单元124是位于存储器阵列的边界处的伪单元，其使存储器和带状单元偏离边界，从而保护存储器和带状单元免受边界处的部件密度的大的变化的影响。
SLEG带状单元402、CGWL带状单元406和字线带状单元410沿着每个行周期性地重复，并且每个跨越两行。例如，SLEG带状单元402可以位于列C2、Cp+1和CS+1处，CGWL带状单元406可以在列Cn+1、Cq+1和Ct+1处，以及字线带状单元410可以在列Co+1、Cr+1和Cu+1处。例如，每个SLEG带状单元402可以被示出和描述为图4A的第一和第二SLEG带状单元402a、402b。此外，图4A的第一和第二SLEG带状单元402a、402b可以例如在框X内截取和/或图4A可以例如仅示出第一和第二SLEG带状单元402a、402b的部分。CGWL带状单元406可以例如示出和描述为图4B的第一和第二CGWL带状单元406a、406b。此外，图4B的第一和第二CGWL带状单元406a、406b可以例如在框Y内截取和/或图4B可以例如仅示出第一和第二CGWL带状单元406a、406b的部分。字线带状单元410的每个可以例如示出和描述为图4C的第一和第二字线带状单元410a、410b。此外，图4C的第一和第二字线带状单元410a、410b可以例如在框Z内截取和/或图4C可以例如仅示出第一和第二字线带状单元410a、410b的部分。如上所述，带状单元将栅极、字线和源极线电耦合到带状线，以减小电阻，从而减小沿着栅极、字线和源极线的电压降。
存储器单元504沿着行重复并且将带状单元(例如，字线带状单元410)彼此分隔开。例如，每个带状单元可以沿着相应的行与相邻的带状单元分隔开16个存储器单元或一些其他合适数量的存储器单元。存储器单元504可以例如是或包括第三代SUPERFLASH(ESF3)单元或一些其他合适的单元。
参考图6A，提供了包括图5的存储器阵列502的边界部分的集成存储器芯片的一些实施例的顶部布局600A。边界部分可以例如对应于图5中的框G的上半部分或图5中的框G的下半部分。多条字线102、多个控制栅极120和多个擦除栅极122位于衬底104和隔离结构112上。衬底104具有擦除侧器件区108和多个字线侧器件区110。注意，仅标记了一些字线侧器件区110。
如针对图1的第一和第二擦除侧器件区108a、108b所描述的那样布置擦除侧器件区108，使得擦除侧器件区108与字线的长度交叉地(例如，在Y维度中)突出，并且终止于字线102下面的器件区侧壁。类似地，字线侧器件区110的每个如图1的字线侧器件区110a所描述的那样布置，使得字线侧器件区110位于相邻字线之下。通过突出到并终止于字线102下面的器件区侧壁，器件区侧壁由字线102覆盖。这可以例如防止在器件区侧壁上形成硅化物，因此可以例如防止器件区侧壁处的泄漏路径。
字线102、控制栅极120和擦除栅极122在第一维度(例如，X维度)上平行地伸长并且在第二维度(例如，Y维度)上彼此间隔开。此外，字线102、控制栅极120和擦除栅极122部分地限定多个单元。字线102、控制栅极120和擦除栅极122可以例如是图1、图2A、图2B、图3A至图3C和图4A至图4C的任何一个或组合中描述的第一和第二字线102a、102b、第一和第二控制栅极120a、120b以及第一和第二擦除栅极122a、122b。
多个单元包括边界单元124、SLEG带状单元402、CGWL带状单元406、字线带状单元410和存储器单元504。注意，仅标记了一些存储器单元504。单元跨越列C1至Co+1，并且还跨越行Rk至Rk+3，其中o和k是分别表示图5的存储器阵列502中的列和行的整数。此外，单元通过多个接触通孔404电耦合至提升到单元之上(当在横截面中观察时)的线(未示出)。注意，仅标记了一些接触通孔404。边界单元124、SLEG带状单元402、CGWL带状单元406和字线带状单元410可以例如示出和/或描述为图1、图2A、图2B、图3A至图3C和图4A至图4C中的它们的对应物。
参考图6B，提供图6A的集成存储器芯片的一些可选实施例的顶部布局600B，其中边界单元124和边界SLEG带状单元402共享字线侧器件区110。
尽管使用图1和图4A至图4C中的增强的器件区布局的实施例示出了图6A和图6B，但是应该理解，图6A和图6B可以可选地使用图3A至图3C中的任何一个或组合中的增强的器件区布局的实施例。例如，图6A和图6B中的第一和第二器件区侧壁114、116可以如图3B或图3C所示是弯曲的。作为另一个示例，图6A和图6B中的字线侧器件区110可以横向位于字线102之间并与字线102间隔开，如图3A所示。
参考图7，提供了包括图5的存储器阵列502的边界部分的集成存储器芯片的一些实施例的框图700，其中多条线702和多个通孔704互连边界部分中的单元。注意，为了便于说明，线702和通孔704仅在边界部分下方的图例中标记。例如，边界部分可以在图5的框G内和/或图5的一些其他类似尺寸的边界部分中取得。此外，边界部分可以例如对应于图5的存储器阵列502中的行R1至R1+7，其中l是表示行的整数。单元包括边界单元124、SLEG带状单元402、CGWL带状单元406、字线带状单元410和存储器单元504。注意，仅标记了每种类型的单元中的一些。
线702被分组为多个线层级，并且通孔704被分组为多个通孔层级。层级对应于衬底(参见，例如，图2A和图2B中的衬底104)之上的高度，当在横截面中观察集成存储器芯片时，边界部分布置在该衬底上。多个线层级包括第一线层级M1、第二线层级M2、第三线层级M3和第四线层级M4。线层级由线702的厚度示意性地示出，并且衬底之上的高度随着线厚度而增加。多个通孔层级包括接触通孔层级CO(即，零通孔层级)、第一通孔层级V1、第二通孔层级V2和第三通孔层级V3。
通孔层级通过形状和/或颜色示意性地示出。例如，黑色圆圈对应于接触通孔层级CO中的通孔，而白色圆圈对应于第三通孔层级别V3中的通孔。作为另一示例，白色菱形和白色方形分别对应于第一通孔层级V1和第二通孔层级V2中的通孔。接触通孔层级CO中的通孔从单元延伸到第一线层级M1中的线，并且第一通孔层级V1中的通孔从第一线层级M1中的线延伸到第二线层级M2中的线。此外，第二通孔层级V2中的通孔从第二线层级M2中的线延伸到第三线层级M3中的线，并且第三通孔层级V3中的通孔从第三线层级M3中的线延伸到第四线层级M4中的线。注意，在通孔处于不同层级并且直接重叠的情况下，为了清楚起见未示出中间的线。
多条线702包括第一导线层级M1中的多条位线706、擦除栅极分流线708和源极线分流线710。注意，仅标记了一些位线706。位线706对应于存储器单元504所在的列(例如，列C3、Cn、Cn+2和Co)，并且沿着相应的列延伸。此外，位线706通过接触通孔层级CO中的通孔电耦合到相应列中的存储器单元。擦除栅极分流线708和源极线分流线710对应于SLEG带状单元402所在的列(例如，列C2)，并且沿着该列延伸。擦除栅极分流线708通过接触通孔层级CO中的通孔电耦合到SLEG带状单元402处的擦除栅极(未示出)。类似地，源极线分流线710通过接触通孔层级CO中的通孔电耦合到SLEG带状单元402处的源极线(未示出)。
另外，多条线702包括多条字线带状线712、多条控制栅极带状线714、擦除栅极带状线716和源极线带状线718。仅标记了一些字线带状线712和一些控制栅极带状线714。字线带状线712位于第二线层级M2中。此外，字线带状线712沿相应的行延伸并电耦合到CGWL带状单元406和字线带状单元410处的相应行中的字线(未示出)。这种电耦合是通过接触通孔层级CO和第一通孔层级V1中的通孔。控制栅极带状线714位于第三线层级M3中。此外，控制栅极带状线714沿着相应的行延伸并电耦合到CGWL带状单元406处的相应行中的控制栅极(未示出)。这种电耦合是通过接触通孔层级CO和第一和第二通孔层级V1、V2中的通孔。擦除栅极带状线和源极线带状线716、718位于第四线层级M4中并且沿着行(例如，行R1+1和行R1+5)延伸。擦除栅极带状线和源极线带状线716、718分别通过第一、第二和第三通孔层级V1、V2和V3中的通孔电耦合到擦除栅极和源极线分流线708、710。
参考图8至图19，根据本发明的方面，提供了用于形成集成存储器芯片的方法的一些实施例的一系列截面图800-1900，集成存储器芯片包括具有增强的器件区布局的一对边界单元或带状单元。该方法可用于形成图1、图2A、图2B、图3A至图3C、图4A至图4C和图5至图7的任何一个或组合的集成存储器芯片。另外，截面图800-1900可以例如在制造的各个阶段对应于图2A的截面图200A和/或可以例如沿图1中的线A、图3A中的线B、图3B中的线C或图3C中的线D或前述的任何组合截取。
如图8的截面图800所示，隔离结构112形成在衬底104中，划分第一擦除侧器件区108a、第二擦除侧器件区108b和字线侧器件区110a。第一和第二擦除侧器件区108a、108b、字线侧器件区110a和隔离结构112具有如图1、图3A至图3C和图4A至图4C中的任何一个或组合中所示的顶部布局。因此，当从上向下观察时，第一擦除侧器件区108a朝向第二擦除侧器件区108b突出并终止于第一器件区侧壁114。类似地，当从上向下看时，第二擦除侧器件区108b朝向第一擦除侧器件区108a突出并终止于第二器件区侧壁116。在一些实施例中，第一和第二擦除侧器件区108a、108b在截面图800的外部连接。在这些实施例中，隔离结构112具有如图6A和/或图6B所示的顶部布局。此外，在一些实施例中，第一和第二擦除侧器件区108a、108b具有如图6A和/或图6B的擦除侧器件区108所示的组合的顶部布局。
在一些实施例中，用于形成隔离结构112的工艺包括：1)在衬底104上沉积衬垫氧化物层；2)在衬垫氧化物层上沉积衬垫氮化物层；3)用隔离结构112的布局图案化衬垫氧化物和氮化物层；4)在衬垫氧化物和氮化物层就位的情况下对衬底104执行蚀刻以形成隔离开口；5)用介电材料填充隔离开口；以及6)去除衬垫氧化物和氮化物层。然而，其他工艺是可以接受的。
如图9的截面图900所示，第一介电层902和第一导电层904(也称为浮置栅极层)堆叠形成在衬底104上，隔离结构112的区段之间。用于形成第一介电层902和第一导电层904的工艺可以例如包括：1)在衬底104上沉积第一介电层902；2)在第一介电层902和隔离结构112上沉积第一导电层904；以及3)对第一导电层904执行平坦化，直到到达隔离结构112。然而，其他工艺是可以接受的。第一介电层902的沉积可以例如通过热氧化和/或一些其他合适的沉积工艺来执行。第一导电层904的沉积可以例如通过气相沉积和/或一些其他合适的沉积工艺来执行。
如图10的截面图1000所示，执行蚀刻工艺以回蚀刻隔离结构112。蚀刻工艺可以例如通过湿蚀刻和/或一些其他合适的蚀刻执行。可以例如通过将氢氟酸(HF)和/或一些其他合适的溶液施加到隔离结构112来执行湿蚀刻。
还如图10的截面图1000所示，第二介电层1002、第二导电层1004(也称为控制栅极层)和硬掩模层1006堆叠形成在第一导电层904和隔离结构112上方。例如，第二介电层1002和硬掩模层1006可以是或包括氧化硅、氮化硅、一些其他合适的电介质或前述的任何组合。在一些实施例中，第二介电层1002是或包括氧化物-氮化物-氧化物(ONO)膜，和/或硬掩模层1006是或包括ONO膜。第二导电层1004可以是或包括例如掺杂的多晶硅和/或一些其他合适的导电材料。
如图11的截面图1100所示，从第二介电层1002(参见图10)、第二导电层1004(参见图10)和硬掩模层1006(参见图10)形成多个控制栅极堆叠件1102。控制栅极堆叠件1102包括单独的控制栅极介电层216、单独的控制栅极120和单独的控制栅极硬掩模212。控制栅极120分别位于控制栅极介电层216上面，并且控制栅极硬掩模212分别位于控制栅极120上面。例如，多个控制栅极堆叠件1102可以具有与图6A和/或图6B中的多个控制栅极120相同的顶部布局。然而，其他顶级布局是可以接受的。
多个控制栅极堆叠件1102包括第一控制栅极堆叠件1102a和第二控制栅极堆叠件1102b，并且第一控制栅极堆叠件1102a和第二控制栅极堆叠件1102b分别包括第一控制栅极120a和第二控制栅极120b。第一控制栅极堆叠件1102a可以例如具有如图1、图3A至图3C和图4A至图4C中的任何一个或组合中的第一控制栅极120a所示的顶部布局，和/或第二控制栅极堆叠件1102b可以具有如图1、图3A至图3C和图4A至图4C中的任何一个或组合中所示的第二控制栅极120b的顶部布局。然而，其他顶级布局是可以接受的。
在一些实施例中，用于形成控制栅极堆叠件1102的工艺包括：1)用控制栅极图案图案化硬掩模层1006；以及2)在硬掩模层1006就位的情况下对第二介电层1002和第二导电层1004执行蚀刻以转移控制栅极图案。然而，用于形成控制栅极堆叠件1102的其他工艺是合适的。图案化可以例如通过光刻/蚀刻工艺或一些其他合适的图案化工艺来执行。
如图12的截面图1200所示，控制栅极侧壁间隔件218形成在控制栅极堆叠件1102的侧壁上。控制栅极侧壁间隔件218可以例如是或包括氧化硅、氮化硅、一些其他合适的电介质或前述的任何组合。在一些实施例中，控制栅侧壁间隔件218是或包括ONO膜。在一些实施例中，用于形成控制栅极侧壁间隔件218的工艺包括：1)沉积覆盖并衬里控制栅极堆叠件1102的侧壁间隔件层；以及2)对侧壁间隔件层执行回蚀刻。然而，其他工艺是可以接受的。
还如图12的截面图1200示出，浮置栅极210和浮置栅极介电层214由第一导电层904(参见图11)和第一介电层902形成(参见图11)。浮置栅极210分别位于控制栅极120下方，并且浮置栅极介电层214分别位于浮置栅极210下方。在一些实施例中，用于形成浮置栅极210和浮置栅极介电层214的工艺包括：1)使用控制栅侧壁间隔件218和控制栅极硬掩模212作为掩模，对第一导电层904执行第一蚀刻；以及2)随后使用控制栅侧壁间隔件218和控制栅极硬掩模212作为掩模，对第一介电层902执行第二蚀刻。然而，其他工艺是可以接受的。在一些实施例中，第二蚀刻还蚀刻隔离结构112，和/或通过湿蚀刻和/或一些其他合适的蚀刻来执行。可以例如通过将HF酸和/或一些其他合适的溶液施加到第一介电层902来执行湿蚀刻。
如图13的截面图1300所示，在控制栅极侧壁间隔件218的侧壁和浮置栅极210的侧壁上形成第三介电层1302(也称为栅极介电层)。此外，形成第三介电层1302，第三介电层1302衬里衬底104和隔离结构112到控制栅极堆叠件1102的侧面。第三介电层1302沿控制栅极堆叠件1102的侧壁限定擦除栅极介电层220，擦除栅极介电层220经与擦除栅极(尚未形成)相邻，并且可以是或包括例如氧化硅和/或一些其他合适的电介质。
形成第三介电层1302的工艺可以例如包括：1)沉积第三介电层1302的第一介电部分，覆盖并衬里控制栅极堆叠件1102；2)回蚀刻第一介电部分；以及3)在衬底104上沉积第三介电层1302的第二介电部分。然而，其它工艺是合适的。第一介电部分可以例如通过气相沉积和/或一些其他合适的沉积工艺形成，和/或第二介电部分可以例如通过热氧化和/或一些其他合适的沉积工艺形成。在一些实施例中，在形成第三介电层1302时，回蚀刻隔离结构112。例如，第一介电部分的回蚀刻可以通过回蚀刻隔离结构112的湿蚀刻和/或一些其他合适的蚀刻来执行。可以例如通过将HF酸溶液和/或一些其他合适的溶液施加到第一介电部分来执行湿蚀刻。
还如图13的截面图1300示出，源极线206分别形成在第一和第二擦除侧器件区108a、108b上。源极线206是衬底104的掺杂部分，具有与衬底104的邻接部分相反的掺杂类型。源极线206的形成可以例如在形成第三介电层1302之前、期间或之后执行，和/或可以例如通过离子注入和/或一些其他合适的掺杂工艺来执行。
如图14的截面图1400所示，形成第三导电层1402(也称为栅极层)和抗反射层1404，它们堆叠在衬底104和控制栅极堆叠件1102上方并覆盖衬底104和控制栅极堆叠件1102。由于从控制栅极堆叠件1102到控制栅极堆叠件1102之间的空间的高度下降，第三导电层1402在控制栅极堆叠件1102的侧面处凹进。例如，由于从第一和第二控制栅极堆叠件1102a、1102b到第一和第二控制栅极堆叠件1102a、1102b之间的空间的高度下降，在第一和第二控制栅极堆叠件1102a、1102b之间形成第一凹痕1406(由抗反射层1404填充)。
第三导电层1402具有在第一凹痕1406处均匀或基本均匀的厚度Tg1。这可以例如是由于通过共形沉积和/或一些其他合适的沉积形成第三导电层1402。此外，第三导电层1402具有在第一凹痕1406处为平坦或大致平坦的顶面1402t。例如，这可能是因为字线侧器件区110a具有平坦或基本上平坦的顶面并且限制到第一凹痕1406的侧面的隔离结构112。如果不是字线侧器件区110a，则隔离结构112可以直接位于第一凹痕1406下方，由此隔离结构112的顶部凹痕将导致第三导电层1402的顶面1402t中的凹痕。第三导电层1402可以是例如或者包括掺杂的多晶硅和/或一些其他合适的导电材料。此外，第三导电层1402可以例如通过气相沉积和/或一些其他合适的沉积工艺形成。
抗反射层1404具有平坦或基本平坦的顶面1404t。在一些实施例中，用于形成抗反射层1404的工艺包括：1)将抗反射层1404沉积为可流动材料，使得抗反射层1404的顶面1404t由于重力自平衡；以及2)随后固化或硬化抗反射层1404。在至少一些这样的实施例中，抗反射层1404可以是例如或包括底部抗反射涂层(BARC)材料和/或一些其它合适的抗反射材料。在其他实施例中，用于形成抗反射层1404的工艺包括：1)通过气相沉积和/或一些其他合适的沉积工艺沉积抗反射层1404；以及2)随后对抗反射层1404执行平坦化。然而，用于形成抗反射层1404的其他工艺是合适的。因为抗反射层1404具有平坦或基本平坦的顶面1404t，并且因为第三导电层1402具有在第一凹痕1406处为平坦或基本平坦的顶面1402t，所以抗反射层1404在第一凹痕1406处具有均匀或基本均匀的厚度Tarc。如下所示，这种均匀或基本均匀的厚度传播到随后的字线蚀刻并导致均匀或基本均匀的蚀刻负载。
如图15的截面图1500所示，分别使第三导电层1402和抗反射层1404的顶面凹进到控制栅极堆叠件1102的顶面下方。凹进由擦除栅极介电层220形成多个擦除栅极122。多个擦除栅极122位于擦除栅极介电层220上，并且包括分别位于第一和第二擦除侧器件区108a、108b上的第一擦除栅极122a和第二擦除栅极122b。擦除栅极122可以例如具有与图6A和/或图6B中的擦除栅极122相同的顶部布局。例如，第一和第二擦除栅极122a、122b可以具有与图1、图3A至图3C和图4A至图4C中的任何一个或组合中的对应物相同的顶部布局。例如，凹进可以通过回蚀刻和/或一些其他合适的工艺来执行。回蚀刻可以例如包括：1)蚀刻抗反射层1404，直到第三导电层1402未被覆盖；以及2)同时蚀刻第三导电层1402和抗反射层1404，直到第三导电层1402的顶面凹进到控制栅堆叠件1102的顶面下方。在一些实施例中，由于例如回蚀刻和/或凹进的高均匀性，抗反射层1404的厚度Tarc在第一凹痕1406处保持均匀或基本均匀。
如图16的截面图1600所示，字线掩模1602形成在控制栅极堆叠件1102、第三导电层1402和抗反射层1404上。字线掩模1602具有形成的字线的字线图案，并且可以例如是或包括光刻胶、硬掩模材料、一些其他合适的掩模材料或者前述的任何组合。在字线掩模1602是或包括光刻胶的一些实施例中，抗反射层1404可以通过在光刻胶暴露于辐射期间防止或减少光反射来帮助在字线掩模1602中精确地形成字线图案。
如图17的截面图1700所示，对第三介电层1302(参见图16)和第三导电层1402(参见图16)以及抗反射层1404执行蚀刻。蚀刻将字线图案从字线掩模1602转移到第三导电层1402和第三介电层1302，从而形成多条字线102和多个字线介电层222。字线102沿控制栅堆叠件1102的侧壁形成，并且字线介电层222衬里字线102。多条字线102包括分别沿着第一和第二控制栅极堆叠件1102a、1102b的第一字线102a和第二字线102b。字线102可以例如具有与图6A和/或图6B中的多条字线102相同的顶部布局。例如，第一和第二字线102a、102b可以具有与图1、图3A至图3C和图4A至图4C中的任何一个或组合中的对应物相同的顶部布局。然而，其他顶级布局是可以接受的。
通过比较图16和图17可以看出，字线图案使得蚀刻去除第一凹痕1406处的第三导电层1402的部分和抗反射层1404的部分。因为这些被去除的部分具有如上所述的均匀或基本均匀的厚度Tarc、Tg1，蚀刻在第一凹痕1406处具有均匀或基本均匀的蚀刻负载。均匀或基本均匀的蚀刻负载降低了蚀刻残留物的可能性。因为蚀刻残留物具有将第一和第二字线102a、102b电短接在一起的可能性，并且蚀刻残留物的可能性降低，所以减小了将第一和第二字线102a、102b电短路的蚀刻残留物的可能性。这进而扩大了蚀刻的工艺窗口(例如，弹性)，因此导致产量增加。
如图18的截面图1800所示，去除抗反射层1404(参见图17)。此外，完全或部分地去除字线掩模1602(参见图17)。例如，在字线掩模1602是或包括光刻胶的情况下，可以完全去除光刻胶。例如，可以通过等离子体灰化和/或一些其他合适的去除工艺来执行去除。
还如图18的截面图1800示出，源极/漏极区204形成在字线侧器件区110a上，在第一和第二字线102a、102b之间。源极/漏极区204可以例如是衬底104的掺杂区域，具有与衬底104的邻接区域相反的掺杂类型。
如图19的截面图1900所示，形成分别覆盖第一和第二字线102a、102b、第一和第二擦除栅极122a、122b以及源极/漏极区204的硅化物层224。例如，硅化物层224可以是或包括硅化镍和/或一些其他合适的硅化物。
如上所述，隔离结构112在蚀刻和/或清洁工艺期间经受凹进。例如，图10、图12和图13中的动作可能导致这种凹进。该凹进可以具有这样的程度，使得第一和第二擦除侧器件区108a、108b的第一和第二器件区侧壁114、116变得暴露。因为字线102位于隔离结构112上面并覆盖第一和第二器件区侧壁114、116，所以在形成硅化物层224期间第一和第二器件区侧壁114、116不暴露。因此，硅化物不形成在第一和第二器件区侧壁114、116上。
如果在第一和第二器件区侧壁114、116上形成硅化物，则泄漏路径可以从衬底104的主体沿着第一和第二擦除侧器件区108a、108b延伸到源极线206。例如，泄漏路径可以从衬底104的主体沿着第一和第二擦除侧器件区108a、108b延伸到位于第一和第二字线102a、102b下面的选择性导电沟道208。此外，如果第一和第二字线102a、102b以及第一和第二控制栅极120a、120b被适当地偏置，则泄漏路径可以沿着选择性导电沟道208延伸到源极线206。如果泄漏路径从衬底104的主体沿着第一和第二擦除侧器件区108a、108b延伸到源极线206，则存储器单元可能经历读取和/或写入干扰，这可能导致故障。因此，形成覆盖第一和第二擦除侧器件区108a、108b的字线102可以防止源极线泄漏路径并且可以提高产量。
还如图19的截面图1900示出，形成互连介电层202，互连介电层202覆盖字线102、控制栅极堆叠件1102和擦除栅极122。在一些实施例中，在互连介电层202中形成多条线(未示出)和多个通孔(未示出)。
虽然参考方法描述了图8至图19，但是将理解，图8和图19中所示的结构不限于该方法，而是可以独立于该方法。此外，尽管图8至图19被描述为一系列动作，但是应当理解，这些动作不是限制性的，因为在其他实施例中动作的顺序可以改变，并且所公开的方法也适用于其他结构。在其他实施例中，可以全部或部分地省略所示出和/或描述的一些动作。
参考图20，提供了图8至图19的方法的一些实施例的框图2000。
在2002处，形成延伸到衬底中的隔离结构。隔离结构划分并且电隔离衬底的一对擦除侧器件区和衬底的字线侧器件区。此外，字线侧器件区位于擦除侧器件区之间并且与擦除侧器件区相邻。参见例如图8。在一些实施例中，擦除侧器件区彼此独立。在其他实施例中，擦除侧器件区是同一个。
在2004处，在衬底上形成浮置栅极层。例如，参见图9。
在2006处，在浮置栅极层上形成第一控制栅极堆叠件和第二控制栅极堆叠件，第一控制栅极堆叠件和第二控制栅极堆叠件分别位于擦除侧器件区上面。例如，参见图10和图11。
在2008处，图案化浮置栅极层以在第一和第二控制栅堆叠件下面形成浮置栅极。例如，参见图12。
在2010处，形成栅极介电层，栅极介电层衬里第一和第二控制栅极堆叠以及衬底到第一和第二控制栅极堆叠的侧面。例如，参见图13。
在2012处，形成覆盖第一和第二控制栅堆叠和栅极介电层的栅极层和抗反射涂层。例如，参见图14。
在2014处，使栅极层和抗反射涂层凹进，直到栅极层的顶面位于第一和第二控制栅极堆叠件的顶面下方。例如，参见图15。
在2016处，在第一和第二控制栅堆叠件、栅极层和抗反射涂层上形成字线掩模。例如，参见图16。
在2018处，在字线掩模就位的情况下，对栅极层和抗反射涂层执行蚀刻，以在第一和第二控制栅极堆叠件之间形成第一字线和第二字线，第一字线和第二字线分别与第一和第二控制栅极堆叠件相邻。第一和第二字线位于字线侧器件区上面并且分别位于第一和第二擦除侧器件区上面。例如，参见图17。
在2020处，源极/漏极区形成在字线侧器件区上，形成在第一和第二字线之间并且与第一和第二字线相邻。例如，参见图18。
在2022处，在源极/漏极区以及第一和第二字线上形成硅化物层。例如，参见图18。
在2024处，在第一和第二控制栅极堆叠件以及第一和第二字线上方形成互连结构。例如，参见图19。
虽然图20的框图2000在本文中被示出并描述为一系列动作或事件，但是应当理解，这些动作或事件的所示顺序不应被解释为限制意义。例如，一些动作可以以不同的顺序发生和/或与除了这里示出和/或描述的动作或事件之外的其他动作或事件同时发生。此外，可能不需要所有示出的动作来实现本文描述的一个或多个方面或实施例，并且本文描绘的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
在一些实施例中，本申请提供了一种集成芯片，包括：衬底，包括第一器件区，并且还包括位于第一器件区的边缘处的器件区侧壁；隔离结构，位于衬底中，其中隔离结构围绕并且划分第一器件区，并且还邻接器件区侧壁；以及擦除栅极、控制栅极和字线，位于第一器件区上并且在第一方向上彼此间隔开，其中控制栅极位于擦除栅极和字线之间并且与擦除栅极和字线相邻，并且其中，器件区侧壁在垂直于第一方向的第二方向上横向延伸并且位于字线下方。在一些实施例中，衬底还包括第二器件区，其中隔离结构在闭合路径中延伸以完全围绕和划分第二器件区，并且其中，字线位于第二器件区上面。在一些实施例中，衬底还包括：分别位于第一和第二器件区上的第一源极/漏极区和第二源极/漏极区，其中第一源极/漏极区位于擦除栅极下面，并且其中，第二源极/漏极区与字线相邻。在一些实施例中，第一器件区在第二方向上伸长，其中第一器件区在第一方向上突出到第一器件区侧壁。在一些实施例中，第一器件区具有位于擦除栅极、控制栅极和字线下面的H形部分。在一些实施例中，字线的底面突出到隔离结构中至位于衬底的顶面下方。
在一些实施例中，本申请提供了另一种集成芯片，包括：衬底，包括第一源极/漏极区；控制栅极和字线，位于衬底上，其中字线位于第一源极/漏极区和控制栅极之间并且与第一源极/漏极区和控制栅极相邻，并且其中字线沿着字线的长度伸长；以及隔离结构，延伸到衬底中并且具有第一隔离结构侧壁，其中第一隔离结构侧壁沿着字线的长度横向延伸并且位于字线下面。在一些实施例中，隔离结构还具有第二隔离结构侧壁，其中第二隔离结构侧壁沿着字线的长度横向延伸，并且其中第二隔离结构侧壁位于第一源极/漏极区和第一隔离结构侧壁之间。在一些实施例中，第二隔离结构侧壁位于字线正下方。在一些实施例中，隔离结构的顶面从第一隔离结构侧壁连续地弧形到第二隔离结构侧壁。在一些实施例中，隔离结构在闭合路径中横向延伸，以完全包围第一源极/漏极区。在一些实施例中，字线具有与第一源极/漏极区相邻并且沿着字线的长度伸长的字线侧壁，其中字线侧壁从第一隔离结构侧壁偏移至少10纳米。在一些实施例中，衬底还包括第二源极/漏极区，该第二源极/漏极区在控制栅的与字线相对的一侧上与控制栅极相邻。在一些实施例中，隔离结构具有垂直于字线的长度从第一隔离结构侧壁延伸到第二源极/漏极区的第二隔离结构侧壁。
在一些实施例中，本申请提供了一种用于形成集成芯片的方法，该方法包括：形成延伸到衬底中的隔离结构，其中隔离结构划分并且电隔离衬底的第一器件区和衬底的第二器件区；在第一器件区上形成控制栅极堆叠件；沉积栅极层，栅极层覆盖控制栅极堆叠件、隔离结构以及第一器件区和第二器件区；以及图案化栅极层以形成与控制栅极堆叠件相邻的字线，其中字线位于隔离结构以及第一器件区和第二器件区上面。在一些实施例中，图案化包括：回蚀刻栅极层，直到栅极层的顶面位于控制栅极堆叠件的顶面下方；以及对栅极层执行蚀刻以在栅极层中形成字线图案。在一些实施例中，隔离结构具有一对隔离结构侧壁，其中隔离结构侧壁具有基本相同的横向取向并且分别邻接第一器件区和第二器件区，并且其中，字线形成在隔离结构侧壁正上方。在一些实施例中，图案化还形成擦除栅极，该擦除栅极在控制栅极堆叠件的与字线相对的一侧上与控制栅极堆叠件相邻。在一些实施例中，该方法还包括：掺杂第一器件区以形成与控制栅极堆叠件相邻的第一源极/漏极区；以及掺杂第二器件区以形成与字线相邻的第二源极/漏极区。在一些实施例中，隔离结构具有第一隔离结构侧壁和第二隔离结构侧壁，其中第一隔离结构侧壁和第二隔离结构侧壁位于第二器件区的相对侧上并且邻接第二器件区，并且其中，栅极层具有从第一隔离结构侧壁到第二隔离结构侧壁的平坦轮廓。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成芯片，包括：
衬底，包括第一器件区，并且还包括位于所述第一器件区的边缘处的器件区侧壁；
隔离结构，位于所述衬底中，其中，所述隔离结构围绕并且划分所述第一器件区，并且还邻接所述器件区侧壁；以及
擦除栅极、控制栅极和字线，位于所述第一器件区上并且在第一方向上彼此间隔开，其中，所述控制栅极位于所述擦除栅极和所述字线之间并且与所述擦除栅极和所述字线相邻，并且其中，所述器件区侧壁在垂直于所述第一方向的第二方向上横向延伸并且位于所述字线下方。
2.根据权利要求1所述的集成芯片，其中，所述衬底还包括第二器件区，其中，所述隔离结构在闭合路径中延伸以完全围绕和划分所述第二器件区，并且其中，所述字线位于所述第二器件区上面。
3.根据权利要求2所述的集成芯片，其中，所述衬底还包括分别位于所述第一器件区和所述第二器件区上的第一源极/漏极区和第二源极/漏极区，并且其中，所述第一源极/漏极区位于所述擦除栅极下面，并且其中，所述第二源极/漏极区与所述字线相邻。
4.根据权利要求1所述的集成芯片，其中，所述第一器件区在所述第二方向上伸长，并且其中，所述第一器件区在所述第一方向上突出到所述器件区侧壁。
5.根据权利要求1所述的集成芯片，其中，所述第一器件区具有位于所述擦除栅极、所述控制栅极和所述字线下面的H形部分。
6.根据权利要求1所述的集成芯片，其中，所述字线的底面突出到所述隔离结构中至位于所述衬底的顶面下方。
7.一种集成芯片，包括：
衬底，包括第一源极/漏极区；
控制栅极和字线，位于所述衬底上，其中，所述字线位于所述第一源极/漏极区和所述控制栅极之间并且与所述第一源极/漏极区和所述控制栅极相邻，并且其中，所述字线沿着所述字线的长度伸长；以及
隔离结构，延伸到所述衬底中并且具有第一隔离结构侧壁，其中，所述第一隔离结构侧壁沿着所述字线的长度横向延伸并且位于所述字线下面。
8.根据权利要求7所述的集成芯片，其中，所述隔离结构还具有第二隔离结构侧壁，其中，所述第二隔离结构侧壁沿着所述字线的长度横向延伸，并且其中，所述第二隔离结构侧壁位于所述第一源极/漏极区和所述第一隔离结构侧壁之间。
9.根据权利要求8所述的集成芯片，其中，所述第二隔离结构侧壁位于所述字线正下方。
10.根据权利要求8所述的集成芯片，其中，所述隔离结构的顶面从所述第一隔离结构侧壁连续地弧形到所述第二隔离结构侧壁。
11.根据权利要求7所述的集成芯片，其中，所述隔离结构在闭合路径中横向延伸，以完全包围所述第一源极/漏极区。
12.根据权利要求7所述的集成芯片，其中，所述字线具有与所述第一源极/漏极区相邻并且沿着所述字线的长度伸长的字线侧壁，并且其中，所述字线侧壁从所述第一隔离结构侧壁偏移至少10纳米。
13.根据权利要求7所述的集成芯片，其中，所述衬底还包括第二源极/漏极区，所述第二源极/漏极区在所述控制栅的与所述字线相对的一侧上与所述控制栅极相邻。
14.根据权利要求13所述的集成芯片，其中，所述隔离结构具有垂直于所述字线的长度从所述第一隔离结构侧壁延伸到所述第二源极/漏极区的第二隔离结构侧壁。
15.一种用于形成集成芯片的方法，所述方法包括：
形成延伸到衬底中的隔离结构，其中，所述隔离结构划分并且电隔离所述衬底的第一器件区和所述衬底的第二器件区；
在所述第一器件区上形成控制栅极堆叠件；
沉积栅极层，所述栅极层覆盖所述控制栅极堆叠件、所述隔离结构以及所述第一器件区和所述第二器件区；以及
图案化所述栅极层以形成与所述控制栅极堆叠件相邻的字线，其中，所述字线位于所述隔离结构以及所述第一器件区和所述第二器件区上面。
16.根据权利要求15所述的方法，其中，所述图案化包括：
回蚀刻所述栅极层，直到所述栅极层的顶面位于所述控制栅极堆叠件的顶面下方；以及
对所述栅极层执行蚀刻以在所述栅极层中形成字线图案。
17.根据权利要求15所述的方法，其中，所述隔离结构具有一对隔离结构侧壁，其中，所述隔离结构侧壁具有相同的横向取向并且分别邻接所述第一器件区和所述第二器件区，并且其中，所述字线形成在所述隔离结构侧壁正上方。
18.根据权利要求15所述的方法，其中，所述图案化还形成擦除栅极，所述擦除栅极在所述控制栅极堆叠件的与所述字线相对的一侧上与所述控制栅极堆叠件相邻。
19.根据权利要求15所述的方法，还包括：
掺杂所述第一器件区以形成与所述控制栅极堆叠件相邻的第一源极/漏极区；以及
掺杂所述第二器件区以形成与所述字线相邻的第二源极/漏极区。
20.根据权利要求15所述的方法，其中，所述隔离结构具有第一隔离结构侧壁和第二隔离结构侧壁，其中，所述第一隔离结构侧壁和所述第二隔离结构侧壁位于所述第二器件区的相对侧上并且邻接所述第二器件区，并且其中，所述栅极层具有从所述第一隔离结构侧壁到所述第二隔离结构侧壁的平坦轮廓。
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