TWI718222B - 非揮發性記憶體及其製造方法 - Google Patents

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Abstract

闡述一種製造非揮發性記憶體的方法。提供包括第一區 及位於所述第一區的周邊處的第二區的基底。在基底的第一區上形成多個堆疊結構。在基底的第二區上形成壁結構。在基底上形成導電層。在導電層上形成底部抗反射塗層。回蝕底部抗反射塗層及導電層以及圖案化導電層。

Description

非揮發性記憶體及其製造方法
本發明實施例是有關於一種非揮發性記憶體的製造方法。
非揮發性記憶體(non-volatile memory)是一種具有容許進行多個資料儲存、讀取、或抹除操作的優點的記憶體。即便施加至元件的電力被切斷，儲存於非揮發性記憶體中的資料仍將得以保留。非揮發性記憶體已成為個人電腦及電子裝備中所廣泛採用的記憶體元件。
隨著科學及技術的快速進步，半導體元件的集積度提高，且因此需要進一步減小各種記憶體元件的尺寸。當記憶體元件的尺寸縮減時，需要提高記憶胞(memory cell)的可靠性，以進一步增強元件效能且降低生產成本。
本發明實施例提出一種非揮發性記憶體的製造方法。此方法包括下列步驟。提供基底，此基底包括第一區及位於第一區的周邊處的第二區。在基底的第一區上形成多個堆疊結構。在基底的第二區上形成壁結構。在基底上形成導電層，在導電層上形成底部抗反射塗層，回蝕底部抗反射塗層及導電層。圖案化導電層。
本發明實施例提出一種非揮發性記憶體的製造方法包括：提供基底，所述基底包括第一區及位於所述第一區的周邊處的第二區；在所述基底上依序形成第一介電層、第一導電層、第二介電層及第二導電層；圖案化所述第二導電層、所述第二介電層、所述第一導電層及所述第一介電層，以在所述基底的所述第一區上形成至少兩個堆疊結構，並在所述基底的所述第二區上形成多個壁結構；在所述基底上形成第三導電層；在所述第三導電層之上形成底部抗反射塗層；回蝕所述底部抗反射塗層及所述第三導電層；以及圖案化所述第三導電層，以在以在所述至少兩個堆疊結構之間形成抹除閘極，並在所述至少兩個堆疊結構外部的側壁上分別形成兩條字元線。至少一個所述多個壁結構從隔離結構區延伸至主動區，且所述至少兩個堆疊結構位於所述多個壁結構所圍的區域中。每一個所述至少兩個堆疊結構包括彼此連接的兩個相對的長邊和兩個相對的短邊，所述兩個相對的長邊沿第一方向延伸，而所述兩個相對的短邊沿垂直於所述第一方向的第二 方向延伸，所述多個壁結構包括在第一方向上延伸的第一部分和在第二方向上延伸的第二部分，其中，所述兩個相對的長邊面對所述多個壁結構的所述第一部分的內側壁，而所述兩個相對的短邊面對所述多個壁結構的所述第二部分的內側壁。
本發明實施例提出一種非揮發性記憶體，包括多個記憶胞位於基底的第一區上；以及壁結構位於所述基底的第二區上。所述第二區位於所述基底的所述第一區的周邊處。所述壁結構從隔離結構區延伸到主動區，且所述多個記憶胞位於所述壁結構所圍的區域內。每一所述多個記憶胞被所述壁結構側向環繞。所述多個記憶胞分別包括：堆疊結構，包括控制閘極位於基底上；以及浮置閘極位於所述控制閘極與所述基底之間；摻雜區位於所述堆疊結構的第一側的所述基底中；抹除閘極位於所述堆疊結構的所述第一側上且位於所述摻雜區之間的基底上；以及字元線位於所述堆疊結構的第二側上。
結合附圖閱讀以下詳細說明，會最佳地理解本發明實施例的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
100:基底
102:第一區
104:第二區
106:元件隔離結構
108、108a、108b:第一介電層
110、110a、110b:第一導電層
112、112a、112b:第二介電層
114、114a、114b:第二導電層
116、116a、116b:頂蓋層
118a:堆疊結構
118b、134:壁結構
120:間隙壁
122a:第三介電層
122b:第四介電層
124、124a:第三導電層
126:底部抗反射塗層
128:抹除閘極
130:字元線
132:摻雜區
136:胞/記憶胞
A-A’、B-B’、C-C’:線
S100、S102、S104、S106、S108、S110、S112、S114、S116:步驟
圖1是根據本發明一些實施例的非揮發性記憶體的製造方法 的製程步驟的示例性流程圖。
圖2是根據本發明一些實施例的非揮發性記憶體的俯視圖。
圖3A至圖3E是根據本發明一些實施例的非揮發性記憶體的製造方法的沿圖2所示的線A-A’截取的各步驟的剖視圖。
圖4A至圖4E是根據本發明一些實施例的非揮發性記憶體的製造方法的沿圖2所示的線B-B’截取的各步驟的剖視圖。
圖5A至圖5E是根據本發明一些實施例的非揮發性記憶體的製造方法的沿圖2所示的線C-C’截取的各步驟的剖視圖。
圖6是根據本發明一些實施例的非揮發性記憶體的俯視圖。
以下揭露內容提供用於實施所提供標的的不同特徵的許多不同的實施例或實例。以下描述的構件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得第一特徵與第二特徵可能不直接接觸的實施例。另外，本揭露內容可能在各種實例中重複使用參考編號及/或字母。裝置符號的重複使用是出於簡潔及清楚的目的，而並不代表所欲討論的各種實施例及/或配置之間的關係。
此外，為了易於描述附圖中所繪示的一個構件或特徵與 另一(其他)構件或特徵的關係，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對性用語。除了附圖中所繪示的定向之外，所述空間相對性用語意欲涵蓋裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)且本文中所用的空間相對性描述語可同樣相應地進行解釋。
本發明的實施例闡述非揮發性記憶體的示例性製造流程及藉由此製造流程而製作的非揮發性記憶體。在本發明的一些實施例中，非揮發性記憶體可形成於塊狀矽基底(bulk silicon substrate)上。再者，作為替代，非揮發性記憶體可形成於絕緣體上矽(silicon-on-insulator，SOI)基底或絕緣體上鍺(germanium-on-insulator，GOI)基底上。此外，根據所述實施例，矽基底可包括其他導電層或其他半導體元件，例如電晶體、二極體等，且不限於本說明書中給出的各種實施例。
根據所述實施例，圖1是非揮發性記憶體的製造方法的製程步驟的示例性流程圖。圖1中所示的製造方法的各種製程步驟可包括以下所論述的多個製程步驟。圖2是示出根據本發明一些實施例的非揮發性記憶體的俯視圖。圖3A至圖3E是根據本發明一些實施例的非揮發性記憶體的製造方法的沿圖2所示的線A-A’截取的各步驟的剖視圖。圖4A至圖4E是根據本發明一些實施例的非揮發性記憶體的製造方法的沿圖2所示的線B-B’截取的各步驟的剖視圖。圖5A至圖5E是根據本發明一些實施例的非揮 發性記憶體的製造方法的沿圖2所示的線C-C’截取的各步驟的剖視圖。
如圖1、圖2、圖3A、圖4A、及圖5A中所示，提供基底100。基底100包括第一區102及位於第一區102的周邊處的第二區104(步驟S100)。在一些實施例中，基底100為塊狀矽基底。視設計要求而定，基底100可為P型基底或N型基底且包括不同的摻雜區(doped region)。在一些實施例中，第一區102為例如記憶胞陣列區(memory cell array region)。第二區104為例如周邊電路區(peripheral circuit region)或虛設圖案區(dummy pattern region)。
接著，形成多個元件隔離結構106以界定多個主動區域(步驟S102)。在基底100上形成第一介電層108，且在第一介電層108上形成第一導電層110(步驟S104)。在一些實施例中，元件隔離結構106可為淺溝渠隔離結構(shallow trench isolation，STI)。在一些實施例中，藉由以下步驟形成元件隔離結構106：在基底100上形成罩幕層(圖中未示出)；將罩幕層圖案化以形成暴露出基底100的開口(圖中未示出)；使用罩幕層作為罩幕，蝕刻基底100以形成多個溝渠(圖中未示出)並在溝渠中填充絕緣材料。在一些實施例中，填充於溝渠中的絕緣材料為例如氧化矽。在一些實施例中，第一介電層108的材料為例如氧化矽。形成第一介電層108的方法包括進行熱氧化(thermal oxidation)製程。在一些實施例中，第一導電層110的材料為例如經摻雜的多晶矽。 形成第一導電層110的方法包括藉由化學氣相沈積(chemical vapor deposition，CVD)製程形成未經摻雜的多晶矽層(圖中未示出)後再進行離子植入(ion implantation)製程，或者可採用化學氣相沈積製程中的原位植入(in-situ implanting)操作來形成第一導電層110。在一些實施例中，在基底100上依序形成第一介電層108及第一導電層110，且接著在第一導電層110、第一介電層108及基底100中形成多個元件隔離結構106以界定主動區域，並回蝕元件隔離結構106以使元件隔離結構106的頂表面低於第一導電層110的頂表面。
如圖1、圖2、圖3B、圖4B、及圖5B中所示，在第一導電層110上形成第二介電層112，在第二介電層112上形成第二導電層114，且在第二導電層114上形成頂蓋層(cap layer)116(步驟S106)。在一些實施例中，第二介電層112的材料為氧化矽/氮化矽/氧化矽，且形成第二介電層112的方法包括使用化學氣相沈積製程及/或熱氧化製程依序形成氧化矽層、氮化矽層及氧化矽層。在一些實施例中，第二介電層112的材料亦可為氧化矽、氮化矽、氧化矽/氮化矽、或者為類似材料，且形成第二介電層112的方法可包括視第二介電層112的材料而定使用不同反應氣體進行化學氣相沈積製程。在一些實施例中，第二導電層114的材料為例如金屬、矽化物、或經摻雜的多晶矽。在一些實施例中，形成第二導電層114的方法包括藉由化學氣相沈積(CVD)製程形成未經摻雜的多晶矽層(圖中未示出)後再進行離子植入製程， 或者可採用化學氣相沈積製程中的原位植入操作來形成第二導電層114。在一些實施例中，頂蓋層116的材料為例如氮化矽、氧化矽或其組合。頂蓋層116是藉由例如化學氣相沈積(CVD)製程而形成。頂蓋層116可例如為單層或包括多層。
如圖1、圖2、圖3C、圖4C、及圖5C中所示，在基底100的第一區102上形成多個堆疊結構118a，且在基底100的第二區104上形成壁結構118b(步驟S108)。在一些實施例中，使用圖案化罩幕層(圖中未示出)作為罩幕，圖案化頂蓋層116、第二導電層114、第二介電層112、第一導電層110及第一介電層108，以在基底100的第一區102上形成堆疊結構118a，且在基底100的第二區104上形成壁結構118b，並接著移除圖案化罩幕層。在一些實施例中，圖案化罩幕層的材料可為光阻(photoresist)。形成圖案化罩幕層的方法包括以下步驟：在基底100上形成光阻材料層以及對光阻材料層進行曝光(exposure)製程及顯影(development)製程以形成圖案化罩幕層。在一些實施例中，壁結構118b具有等於或大於堆疊結構118a的厚度。
堆疊結構118a包括頂蓋層116a、第二導電層114a、第二介電層112a、第一導電層110a及第一介電層108a。在一些實施例中，第一介電層108a作為穿隧介電層(tunneling dielectric layer)，第一導電層110a作為浮置閘極(floating gate)，第二介電層112a作為閘極間介電層(inter-gate dielectric layer)，且第二導電層114a作為控制閘極(control gate)。壁結構118b包括頂蓋層116b、第 二導電層114b、第二介電層112b、第一導電層110b及第一介電層108b。此處示出的堆疊結構118a的數目是用於進行說明且並非用於限制本揭露的結構。
在一些實施例中，在堆疊結構118a的側壁及壁結構118b的側壁之上形成間隙壁120。在一些實施例中，間隙壁120是由例如氧化矽、氮化矽或其組合等介電材料形成。在一些實施例中，藉由以下步驟形成間隙壁120：藉由化學氣相沈積(CVD)沈積介電材料的毯覆層(blanket layer)；以及進行非等向性蝕刻(anisotropic etching)製程以在堆疊結構118a的兩側及壁結構118b的兩側上形成間隙壁120。
在此之後，形成摻雜區132、第三介電層122a及第四介電層122b(步驟S110)。在一些實施例中，在兩個堆疊結構118a之間的基底100中形成摻雜區132。在一些實施例中，形成摻雜區132的方法包括形成圖案化罩幕層(圖中未示出)、使用圖案化罩幕層作為罩幕進行摻質植入(dopant implantation)製程、以及移除圖案化罩幕層。在一些實施例中，圖案化罩幕層的材料可為光阻。形成圖案化罩幕層的方法包括以下步驟：在基底100之上形成光阻材料層，並對光阻材料層進行曝光製程及顯影製程以形成圖案化罩幕層。在一些實施例中，摻雜區132作為共用源極(common source)區。
在一些實施例中，在摻雜區132上形成第三介電層122a。第三介電層122a的材料為例如氧化矽。形成第三介電層122a的 方法包括進行熱氧化製程。在一些實施例中，在基底100上形成第四介電層122b。第四介電層122b的材料為例如氧化矽。形成第四介電層122b的方法包括進行化學氣相沈積(CVD)製程。
如圖1、圖2、圖3D、圖4D、及圖5D中所示，在基底100上形成第三導電層124，且在第三導電層124上形成底部抗反射塗層(bottom anti-reflective coating，BARC)126(步驟S112)。在一些實施例中，第三導電層124的材料為例如金屬、矽化物、或經摻雜的多晶矽。在一些實施例中，形成第三導電層124的方法包括藉由化學氣相沈積(CVD)製程形成未經摻雜的多晶矽層(圖中未示出)後再進行離子植入製程，或者可藉由採用化學氣相沈積製程中的原位植入操作來形成第三導電層124。
在一些實施例中，底部抗反射塗層126是藉由旋塗(spin-coating)而形成且可包含有機材料。另外，底部抗反射塗層126可包含具有提升的空隙填充(gap-filling)特性的材料，以高效地填充第三導電層124的凹槽(recess)。壁結構118b被用作保留壁(retain wall)以防止底部抗反射塗層126發生回流(re-flow)，進而使得底部抗反射塗層126在第一區102(記憶胞陣列)的中心及第一區102(記憶胞陣列)的邊緣中具有均勻的厚度。
如圖1、圖2、圖3E、圖4E、及圖5E中所示，回蝕底部抗反射塗層126及第三導電層124(步驟S114)。在一些實施例中，藉由反應離子蝕刻(reactive ion etching，RIE)移除部分底部抗反 射塗層126及第三導電層124。在一些實施例中，移除第三導電層124直至第三導電層124的頂表面低於頂蓋層116a的頂表面及頂蓋層116b的頂表面。由於底部抗反射塗層126在第一區102的中心(記憶胞陣列中心)及第一區102的邊緣(記憶胞陣列邊緣)中具有均勻的厚度，因此經回蝕的第三導電層124在第一區102(記憶胞陣列)的中心及第一區102(記憶胞陣列)的邊緣中具有均勻的厚度。
接著，圖案化第三導電層124(步驟S116)。在一些實施例中，圖案化第三導電層124以分隔記憶胞(cell)136。在一些實施例中，使用圖案化罩幕層(圖中未示出)作為罩幕來圖案化第三導電層124，並接著移除圖案化罩幕層。在一些實施例中，圖案化罩幕層的材料可為光阻。形成圖案化罩幕層的方法包括以下步驟：在基底100上形成光阻材料層以及對光阻材料層進行曝光製程及顯影製程以形成圖案化罩幕層。在一些實施例中，位於兩個堆疊結構118a之間的經回蝕的第三導電層124作為抹除閘極128。在一些實施例中，經圖案化的第三導電層124作為字元線130。在一些實施例中，第三導電層124a餘留於壁結構118b之間。
經回蝕的第三導電層124在第一區102的中心及第一區102的邊緣中具有均勻的厚度，以可避免主動區域產生凹槽及避免相鄰記憶胞產生橋接(bridge)。此外，第一區102的邊緣中的第三導電層124具有在第三導電層124的蝕刻製程期間保護Si表面(主動區域)且避免Si(主動區域)損壞的厚度。
在以上實施例中，位於基底100的第一區102上的多個堆疊結構118a及位於基底100的第二區104上的壁結構118b是在同一製程中形成，進而無需額外的罩幕且無需進行額外的製程便能生成保留壁(壁結構118b)。
在一些實施例中，如圖6中所示，在第一區102的周邊上連續地形成壁結構134。位於基底100的第一區102處的堆疊結構118a及位於基底100的第二區104上的壁結構134是在同一製程中形成，進而無需額外的罩幕且無需進行額外的製程便能生成保留壁(壁結構118b)。在一些實施例中，位於基底100的第一區102上的堆疊結構118a及位於基底100的第二區104上的壁結構134是在不同的製程中形成。在一些實施例中，壁結構134的厚度等於或大於堆疊結構118a的厚度。
如圖2、圖3E、圖4E、及圖5E中所示，非揮發性記憶體包括多個記憶胞136及壁結構118b。在一些實施例中，所述多個記憶胞136位於基底100的第一區102上；並且壁結構118b位於基底100的第二區104上，其中第二區104位於第一區102的周邊處。在一些實施例中，第一區102為例如記憶胞陣列區；並且第二區104為例如周邊電路區或虛設圖案區。在一些實施例中，非揮發性記憶體包括例如位於基底100中以界定主動區域的元件隔離結構106。元件隔離結構106可為淺溝渠隔離部結構。
記憶胞包括堆疊結構118a、摻雜區132、抹除閘極128及字元線130。在一些實施例中，堆疊結構118a包括頂蓋層116a、 第二導電層114a(控制閘極)、第二介電層112a(閘極間介電層)、第一導電層110a(浮置閘極)及第一介電層108a(穿隧介電層)。第二導電層114a(控制閘極)位於基底100之上，且第二導電層114a(控制閘極)是由例如經摻雜的多晶矽製成。第一導電層110a(浮置閘極)位於第二導電層114a(控制閘極)與基底100之間，且第一導電層110a(浮置閘極)是由例如經摻雜的多晶矽製成。第二介電層112a(閘極間介電層)位於第二導電層114a(控制閘極)與第一導電層110a(浮置閘極)之間，且第二介電層112a(閘極間介電層)是由氧化矽/氮化矽/氧化矽、氧化矽、氮化矽、氧化矽/氮化矽或者類似材料製成。第一介電層108a(穿隧介電層)位於第一導電層110a(浮置閘極)與基底100之間，且第一介電層108a(穿隧介電層)是由例如氧化矽製成。頂蓋層116a位於第二導電層114a(控制閘極)之上，且頂蓋層116a是由例如氮化矽、氧化矽、或其組合製成。
摻雜區132位於堆疊結構118a的第一側的基底100中。視記憶胞是P型記憶胞還是N型記憶胞而定，摻雜區132為P型摻雜區或N型摻雜區。抹除閘極位於堆疊結構118a的第一側的側壁上且位於堆疊結構118a與摻雜區132之間的基底100上，抹除閘極例如是由經摻雜的多晶矽製成。在一些實施例中，非揮發性記憶體包括在摻雜區132上形成的第三介電層122a。字元線130位於堆疊結構118a的第二側的側壁上，且字元線130是由例如經摻雜的多晶矽製成。在一些實施例中，非揮發性記憶體包括在基 底100上及基底100與字元線130之間形成的第四介電層122b。第四介電層122b是由例如氧化矽製成。
在一些實施例中，非揮發性記憶體包括在摻雜區132上形成的第三介電層122a。第三介電層122a是由例如氧化矽製成。
在一些實施例中，壁結構118b包括例如頂蓋層116b、第二導電層114b、第二介電層112b、第一導電層110b及第一介電層108b。
第二導電層114b位於基底100之上，且第二導電層114b是由例如經摻雜的多晶矽製成。第一導電層110b位於第二導電層114b與基底100之間，且第一導電層110b是由例如經摻雜的多晶矽製成。第二介電層112b位於第二導電層114b與第一導電層110b之間，且第二介電層112b是由氧化矽/氮化矽/氧化矽、氧化矽、氮化矽、氧化矽/氮化矽或者類似材料製成。第一介電層108b位於第一導電層110b與基底100之間，且第一介電層108b是由氧化矽製成。頂蓋層116b位於第二導電層114b之上，且頂蓋層116b是由例如氮化矽、氧化矽、或其組合製成。在一些實施例中，第三導電層124a位於壁結構118b之間，且第三導電層124a是由例如經摻雜的多晶矽製成。
在以上實施例中，所述非揮發性記憶體包括位於基底100的第一區102上的多個堆疊結構118a及位於基底100的第二區104上的壁結構118b。壁結構118b被用作保留壁以防止底部抗反射塗層在抹除閘極及字元線的形成期間發生回流，進而使得底部抗反 射塗層在第一區102(記憶胞陣列)的中心及第一區102(記憶胞陣列)的邊緣中具有均勻的厚度。經回蝕的第三導電層124在第一區102的中心及第一區102的邊緣中具有均勻的厚度，進而可避免主動區域產生凹槽及避免相鄰記憶胞產生橋接。此外，第一區102的邊緣中的第三導電層124具有在第三導電層124的蝕刻製程期間保護Si表面(主動區域)且避免Si(主動區域)損壞的厚度。
在本發明的一些實施例中，一種非揮發性記憶體的製造方法包括下列步驟。提供包括第一區及位於所述第一區的周邊處的第二區的基底。在基底的第一區上形成多個堆疊結構。在基底的第二區上形成壁結構。在基底之上形成導電層。在導電層之上形成底部抗反射塗層。回蝕底部抗反射塗層及導電層。圖案化導電層。
在本發明的一些實施例中，一種非揮發性記憶體的製造方法包括下列步驟。提供包括第一區及位於第一區的周邊處的第二區的基底。在基底上依序形成第一介電層、第一導電層、第二介電層、及第二導電層。圖案化第二導電層、第二介電層、第一導電層及第一介電層以在基底的第一區上形成至少兩個堆疊結構及在基底的第二區上形成壁結構。在基底上形成第三導電層。在第三導電層之上形成底部抗反射塗層。回蝕底部抗反射塗層及第三導電層，以在兩個堆疊結構之間形成抹除閘極。將第三導電層圖案化，以在兩個堆疊結構外部的側壁上分別形成兩條字元線。
在本發明的一些實施例中，一種非揮發性記憶體包括多個記憶胞及壁結構。多個記憶胞位於基底的第一區上。壁結構位於基底的第二區上，且第二區位於所述基底的第一區的周邊處。
在本發明的一些實施例中，一種非揮發性記憶體的製造方法，包括下列步驟。提供基底，基底包括第一區及位於第一區的周邊處的第二區。在基底的第一區上形成多個堆疊結構。在基底的第二區上形成壁結構。在基底上形成導電層。在導電層上形成底部抗反射塗層。回蝕底部抗反射塗層及導電層。圖案化導電層。
在本發明的一些實施例中，壁結構與多個堆疊結構是在同一製程中形成。
在本發明的一些實施例中，在基底的第一區上形成多個堆疊結構包括：在基底之上依序形成第一介電層、第一導電層、第二介電層、第二導電層及頂蓋層；以及圖案化頂蓋層、第二導電層、第二介電層、第一導電層及第一介電層。
在本發明的一些實施例中，更包括在堆疊結構的側壁上形成間隙壁。
在本發明的一些實施例中，回蝕底部抗反射塗層及導電層包括移除導電層直至導電層的頂表面低於堆疊結構的頂表面。
在本發明的一些實施例中，一種非揮發性記憶體的製造方法，包括下列步驟。提供基底，基底包括第一區及位於第一區的周邊處的第二區。在基底上依序形成第一介電層、第一導電層、 第二介電層及第二導電層。圖案化第二導電層、第二介電層、第一導電層及第一介電層，以在基底的第一區上形成至少兩個堆疊結構及在基底的第二區上形成多個壁結構。在基底上形成第三導電層。在第三導電層上形成底部抗反射塗層。回蝕底部抗反射塗層及第三導電層。圖案化第三導電層，以在至少兩個堆疊結構之間形成抹除閘極以及在至少兩個堆疊結構外部的側壁上分別形成兩條字元線。
在本發明的一些實施例中，更包括在所述第二導電層之上形成頂蓋層。
在本發明的一些實施例中，圖案化第二導電層、第二介電層、第一導電層及第一介電層，以在基底的第一區上形成至少兩個堆疊結構及在基底的第二區上形成壁結構更包括圖案化頂蓋層。在本發明的一些實施例中，更包括在至少兩個堆疊結構的側壁上形成間隙壁。
在本發明的一些實施例中，回蝕底部抗反射塗層及第三導電層包括移除第三導電層直至第三導電層的頂表面低於至少兩個堆疊結構的頂表面。
在本發明的一些實施例中，更包括在基底上形成第三導電層之前，在至少兩個堆疊結構之間的基底中形成摻雜區。
在本發明的一些實施例中，更包括在摻雜區上形成第三介電層。在本發明的一些實施例中，在第三導電層上形成底部抗反射塗層包括進行旋塗製程。
在本發明的一些實施例中，更包括在基底與兩個字元線之間形成第四介電層。
在本發明的一些實施例中，一種非揮發性記憶體包括多個記憶胞以及壁結構。多個記憶胞位於基底的第一區上。壁結構位於基底的第二區上，其中第二區位於基底的第一區的周邊處。
在本發明的一些實施例中，多個記憶胞分別包括：堆疊結構、摻雜區、抹除閘極、字元線。堆疊結構包括控制閘極以及浮置閘極。控制閘極位於基底上。浮置閘極位於控制閘極與基底之間。摻雜區位於堆疊結構的第一側的基底中。抹除閘極位於堆疊結構的第一側上且位於堆疊結構與摻雜區之間的基底上。字元線位於堆疊結構的第二側上。
在本發明的一些實施例中，更包括位於堆疊結構的側壁上的間隙壁。
在本發明的一些實施例中，壁結構的厚度等於或大於堆疊結構。
在本發明的一些實施例中，更包括位於控制閘極與浮置閘極之間的閘極間介電層。
在本發明的一些實施例中，更包括位於基底與浮置閘極之間的穿隧介電層。
以上概述了多個實施例的特徵，使本領域具有通常知識者可更佳了解本揭露的態樣。本領域具有通常知識者應理解，其可輕易地使用本揭露作為設計或修改其他製程與結構的依據，以 實施本文所介紹的實施例的相同目的及/或達到相同優點。本領域具有通常知識者還應理解，這種等效的配置並不悖離本揭露的精神與範疇，且本領域具有通常知識者在不悖離本揭露的精神與範疇的情況下可對本文做出各種改變、置換以及變更。
S100、S102、S104、S106、S108、S110、S112、S114、S116:步驟

Claims (10)

  1. 一種非揮發性記憶體的製造方法，包括：提供基底，所述基底包括第一區及位於所述第一區的周邊處的第二區；在所述基底的所述第一區上形成多個堆疊結構；在所述基底的所述第二區上形成壁結構；在所述基底上形成導電層；在所述導電層上形成底部抗反射塗層；回蝕所述底部抗反射塗層及所述導電層；以及圖案化所述導電層，其中所述壁結構從隔離結構區延伸到主動區，且所述多個堆疊結構位於所述壁結構所圍的區域內，其中每一個所述多個堆疊結構被所述壁結構側向環繞。
  2. 如申請專利範圍第1項所述之非揮發性記憶體的製造方法，其中所述壁結構與所述多個堆疊結構是在同一製程中形成。
  3. 如申請專利範圍第1項所述之非揮發性記憶體的製造方法，其中在所述基底的所述第一區上形成所述多個堆疊結構包括：在所述基底之上依序形成第一介電層、第一導電層、第二介電層、第二導電層及頂蓋層；以及圖案化所述頂蓋層、所述第二導電層、所述第二介電層、所述第一導電層及所述第一介電層。
  4. 如申請專利範圍第1項所述之非揮發性記憶體的製造方法，其中回蝕所述底部抗反射塗層及所述導電層包括移除所述導電層直至所述導電層的頂表面低於所述堆疊結構的頂表面。
  5. 一種非揮發性記憶體的製造方法包括：提供基底，所述基底包括第一區及位於所述第一區的周邊處的第二區；在所述基底上依序形成第一介電層、第一導電層、第二介電層及第二導電層；圖案化所述第二導電層、所述第二介電層、所述第一導電層及所述第一介電層，以在所述基底的所述第一區上形成至少兩個堆疊結構，並在所述基底的所述第二區上形成多個壁結構；在所述基底上形成第三導電層；在所述第三導電層之上形成底部抗反射塗層；回蝕所述底部抗反射塗層及所述第三導電層；以及圖案化所述第三導電層，以在以在所述至少兩個堆疊結構之間形成抹除閘極，並在所述至少兩個堆疊結構外部的側壁上分別形成兩條字元線，其中至少一個所述多個壁結構從隔離結構區延伸至主動區，且所述至少兩個堆疊結構位於所述多個壁結構所圍的區域中，其中，每一個所述至少兩個堆疊結構包括彼此連接的兩個相對的長邊和兩個相對的短邊，所述兩個相對的長邊沿第一方向延伸，而所述兩個相對的短邊沿垂直於所述第一方向的第二方向延 伸，所述多個壁結構包括在第一方向上延伸的第一部分和在第二方向上延伸的第二部分，其中，所述兩個相對的長邊面對所述多個壁結構的所述第一部分的內側壁，而所述兩個相對的短邊面對所述多個壁結構的所述第二部分的內側壁。
  6. 如申請專利範圍第5項所述之非揮發性記憶體的製造方法，其中回蝕所述底部抗反射塗層及所述第三導電層包括移除所述第三導體層直至所述第三導體層的頂表面低於所述至少兩個堆疊結構的頂表面。
  7. 如申請專利範圍第5項所述之非揮發性記憶體的製造方法，更包括：在所述基底上形成第三導電層之前，在所述至少兩個堆疊結構之間的所述基底中形成摻雜區；在所述摻雜區上形成第三介電層；以及在所述基底與所述兩條字元線之間形成第四介電層。
  8. 一種非揮發性記憶體，包括：多個記憶胞位於基底的第一區上；以及壁結構位於所述基底的第二區上，其中所述第二區位於所述基底的所述第一區的周邊處，其中所述壁結構從隔離結構區延伸到主動區，且所述多個記憶胞位於所述壁結構所圍的區域內，其中每一所述多個記憶胞的四個側邊被所述壁結構側向環繞，其中所述多個記憶胞分別包括： 堆疊結構，包括控制閘極位於基底上；以及浮置閘極位於所述控制閘極與所述基底之間；摻雜區位於所述堆疊結構的第一側的所述基底中；抹除閘極位於所述堆疊結構的所述第一側上且位於所述摻雜區之上；以及字元線位於所述堆疊結構的第二側上。
  9. 如申請專利範圍第8項所述之非揮發性記憶體，其中所述壁結構的厚度等於或是大於所述堆疊結構的高度。
  10. 如申請專利範圍第8項所述之非揮發性記憶體，其中每一個所述記憶胞包括彼此連接的兩個相對的長邊和兩個相對的短邊，所述兩個相對的長邊沿第一方向延伸，而所述兩個相對的短邊沿垂直於所述第一方向的第二方向延伸，所述多個壁結構包括在第一方向上延伸的第一部分和在第二方向上延伸的第二部分，其中，所述兩個相對的長邊面對所述多個壁結構的所述第一部分的內側壁，而所述兩個相對的短邊面對所述多個壁結構的所述第二部分的內側壁。
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