TW201547008A - 積體電路與其形成方法 - Google Patents
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Abstract
本發明關於將ESF3記憶體埋置於HKMG積體電路的方法，且此方法採用置換閘極技術。ESF3記憶體係形成於凹陷基板上，以避免ILD層上進行的CMP損傷記憶控制閘極。在記憶單元與周邊電路交界之過渡區中，可形成不對稱的絕緣區。
Description
在最近幾十年內，半導體積體電路(IC)產業呈指數成長。新一代的IC具有較大的功能密度(比如固定晶片面積中的內連線元件數目)，與較小的尺寸(比如製程形成的最小構件或連線)。隨著技術節點縮小，某些IC設計將一般的多晶矽閘極置換為金屬閘極，以改善裝置效能並縮小結構尺寸。
超快閃技術使設計者可創造成本更低與效能更高的晶片系統(SOC)，其可用於分離閘極快閃記憶單元。第三代埋置超快閃記憶體(ESF3)的尺寸縮小，有利於快閃記憶體具有非常高的記憶陣列密度。
藉由下述圖式搭配說明，可有效理解本發明實施例。值得注意的是，在產業業實際利用中，圖式中的多種結構並未以比例繪示。事實上，多種結構的尺寸可隨意增加或縮小以清楚說明本發明。
第1圖係本發明某些實施例中積體電路的剖視圖，其具有一對快閃記憶單元位於凹陷基板上，以及高介電常數介電層-金屬閘極(HKMG)電路位於非凹陷基板上。
第2圖係本發明某些實施例中，形成積體電路的方法流程
圖。
第3圖係本發明某些實施例中，用以形成積體電路直到特定階段之詳細方法的流程圖。
第4A至4K圖係本發明實施例中，形成凹陷基板表面與隔離區之製程剖視圖。
第5A至5D圖係本發明以閘極置換製程形成積體電路之製程剖視圖。
下述揭露內容提供的不同實施例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本發明之多種實例將重複標號及/或符號以簡化並清楚說明。然而不同實施例中，具有相同標號的元件並不必然具有相同的對應關係及/或排列。
高介電常數介電層-金屬閘極(HKMG)技術為新一代CMOS裝置的先進製程。此技術整合之高介電常數介電層，可降低漏電流並改善介電常數。為了幫助費米級釘扎與降低閘極的臨界電壓，可採用金屬閘極取代多晶矽閘極。結合金屬閘極與低介電常數介電層之HKMG技術，可降低閘極漏電流並增加電晶體電容，並降低晶片所需的作動功率。HKMG製程技術與兩種不同的積體製程相關，分別為傳統閘極製程與置換閘極製程。在傳統閘極製程中，先製作電晶體的閘極堆疊，接著形成源極與汲極區，其與習知的CMOS電晶體結構非常類似。置
換閘極製程則相反，先形成源極與汲極區，再移除犧牲閘極堆疊以形成凹陷，接著製作置換閘極於凹陷中，即置換閘極的步驟晚於源極與汲極區的形成步驟。
快閃記憶體為電子非揮發性計算儲存媒介，可被電子抹除與再程式化。超快閃記憶體為高可靠與多用途的NOR快閃記憶體，且NOR為隨機存取非揮發性記憶體之一，即使在電源關閉後仍可讓電子系統保有資料。隨著尺寸演變，記憶單元保持其分離閘極結構、多晶至多晶Fowler-Nordheim(FN)穿隧抹除、與源極側熱通道電子(SS HCE)注入程式化。為了進一步縮小分離閘極記憶單元，可將耦合閘極/控制閘極(CG)導入超快閃的第三代(ESF3)技術。
在習知製程中，氮氧化矽(SiON)ESF3記憶體只能埋置於習知閘極的HKMG技術中，而無法與置換閘極的HKMG技術相容。上述不相容的原因在於置換閘極製程採用的化學機械研磨(CMP)製程。CMP可平坦化結構直到露出犧牲閘極堆疊的上表面，緊接著移除犧牲閘極堆疊。若SiON ESF3記憶體埋置於置換閘極製程，由於ESF3記憶體的CG高於犧牲閘極堆疊，上述CMP製程必然損傷ESF3記憶體的CG。
綜上所述，本發明提供新的製程方法，使SiON ESF3記憶體可採用置換閘極的HKMG技術。在本發明中，部份矽基板需凹陷一段深度(低於原本基板表面)，以埋置ESF3的記憶體。HKMG電路可形成於非凹陷的矽基板上，而ESF3記憶體係形成於凹陷的矽基板上。上述凹陷需水平地對準ESF3記憶體的CG與HKMG電晶體之犧牲閘極堆疊的上表面。換言之，CG
與犧牲閘極的上表面為共平面。如此一來，矽基板的凹陷可埋置ESF3記憶體使其高度低於HKMG電路的高度，而CMP製程將停止於CG的上表面而不會損害CG。
第1圖係本發明某些實施例中，具有一對快閃記憶單元位於凹陷之基板上，以及高介電常數介電層-金屬閘極(HKMG)電路位於非凹陷之基板上之積體電路100的剖視圖。積體電路100位於矽基板102上，且矽基板102具有凹陷區101、非凹陷區103、與兩者之間的過渡區105。非凹陷區103的上表面或矽基板102的原始上表面以水平線102a表示。凹陷區101的上表面以水平線102b表示。
一對相鄰的快閃記憶單元132與134位於凹陷區101上。快閃記憶單元132與134包含控制閘極結構109a與109b，各自包含較厚的控制閘極(CG，如110a)於較薄且較寬的浮動閘極(FG，如108a)上。上述快閃記憶單元共用一共同抹除閘極(EG)112與共同源極/汲極區106。選擇閘極(SG)116a與116b分別位於源極/汲極區138a與138b上且位於每一控制閘極結構109a與109b的相反兩端上。介電物114位於快閃記憶單元之閘極之間。共同源極/汲極區106與源極/汲極區138a及138b的導電性與矽基板102中的通道區之導電性不同。
在製程中，HKMG電晶體136位於非凹陷區103上的頂部上。高介電常數介電層118接觸非凹陷區103之上表面(如水平線102a)，而蝕刻停止層120位於高介電常數介電層118上。犧牲閘極122係形成於蝕刻停止層120上。介電硬遮罩126位於犧牲閘極122上，且側壁間隔物124a與124b位於犧牲閘極
122的兩側上。層間介電層(ILD)128係沉積於所有裝置上，以覆蓋並包圍這些裝置。
後續內容將詳述快閃記憶單元132與134形成於矽基板的凹陷區101上(凹陷區101的上表面如水平線102b所示)，可確保快閃記憶單元的位置低於HKMG電路，即控制閘極110a與110b的上表面與犧牲閘極122的上表面共平面(如水平線130所示)。如此一來，在層間介電層128上進行的CMP將停止於水平線130，且CMP製程不會毀壞或過度侵蝕控制閘極110a與110b。與上述步驟相較，習知製程的記憶單元與HKMG電晶體均形成於平坦的基板上(比如矽基板不具有凹陷區101)，其控制閘極110a與110b傾向高於犧牲閘極122的上表面，導致CMP製程亦傾向於截斷控制閘極110a與110b的頂部(即損傷快閃記憶單元132與134)。本發明之凹陷區101與非凹陷區103可減少上述損傷。
隔離區104c係形成於半導體區105中，且對應y軸的形狀不對稱。上述隔離區104c為埋置於置換閘極之HKMG技術中的ESF3記憶體之主要特徵，其可與多種製程區隔。隔離區104a與104b對應y軸的形狀對稱。對稱的隔離區104a位於凹陷區101上，而對稱的隔離區104b位於非凹陷區103上。
第2圖係本發明某些實施例中，形成積體電路之方法200的流程圖。在下述內容中，本發明的方法200(以及下述的其他方法)包含一系列的動作或事件，應理解這些動作或事件的順序並非用以侷限本發明。舉例來說，某些動作的可採用其他順序操作，甚至與其他動作一起進行，而不限於下述說明
的順序。此外，一或多個實施例並不需進行所有的動作。另一方面，可分別進行下述的一或多個動作。
在步驟202中，提供具有平坦上表面的基板。在某些實施例中，基板包含矽。
在步驟204中，使部份基板凹陷至低於平坦的上表面，以形成水平的凹陷表面與非凹陷表面於基板上。
在步驟206中，形成一對記憶單元於基板的凹陷表面上。在某些實施例中，記憶單元包含分離閘極快閃記憶單元。
在步驟208中，形成HKMG電路於基板的非凹陷表面上。在某些實施例中，HKMG電路包含靜態隨機存取記憶(SRAM)單元、輸入/輸出單元、或核心單元。
第3圖係本發明某些實施例中，形成積體電路到一個階段的完整方法之流程圖。在下述內容中，本發明的方法300(以及下述的其他方法)包含一系列的動作或事件，應理解這些動作或事件的順序並非用以侷限本發明。舉例來說，某些動作的可採用其他順序操作，甚至與其他動作一起進行，而不限於下述說明的順序。此外，一或多個實施例並不需進行所有的動作。另一方面，可分別進行下述的一或多個動作。
在步驟302中，提供具有平坦上表面的矽基板。
在步驟304中，使部份的矽基板凹陷至低於平坦上表面，以形成凹陷表面與非凹陷表面於矽基板上。
在步驟306中，形成主動區於整個矽基板中，且主動區之間隔有隔離區。在某些實施例中，隔離區包含填有介電材料的淺溝槽隔離(STI)區。位於凹陷表面與非凹陷表面之間的
過渡區中的隔離區，具有不對稱的形狀。
在步驟308中，形成記憶控制閘極於矽基板上的凹陷表面上。記憶控制閘極係形成於浮置閘極上。
在步驟310中，形成犧牲閘極於矽基板上的非凹陷表面上。犧牲閘極係形成於高介電常數介電層上。在某些實施例中，犧牲閘極的上表面與記憶控制閘極的上表面共平面。
在步驟312中，形成ILD層於整個矽基板上。在某些實施例中，ILD層為氧化物。
在步驟314中，在ILD層上進行CMP，直到犧牲閘極與記憶控制閘極的上表面才停止。
第4A至4K圖係本發明實施例中，依據方法300之步驟形成凹陷的基板表面與隔離區之製程剖視圖。
第4A圖係半導體主體400a的剖視圖，其中氧化物層404位於矽基板402上。氮化矽層406係沉積於整個氧化物層404上。在某些實施例中，氧化物層404的厚度為約30埃，而氮化矽層406的厚度為約200埃。
第4B圖係半導體主體400b的剖視圖，顯示自矽基板402之定義區408移除氧化物層404與氮化矽層406後的結構。在某些實施例中，定義區408為記憶單元區，而移除氧化物層404與氮化矽層406的方法可為光微影。
第4C圖係半導體主體400c的剖視圖，其中氧化物層410係成長於矽基板402上的定義區408中。在某些實施例中，氧化物層410的成長方法為濕氧化法。
第4D圖係半導體主體400d的剖視圖，顯示自矽基
板402移除氧化物層410後，形成凹陷區於矽基板402上的結構。在某些實施例中，氧化物層410的移除方法為濕蝕刻，或濕蝕刻與乾蝕刻的組合。在某些實施例中，移除厚度介於400埃至1000埃之間的氧化物層，以形成深度介於150埃至800埃之間的凹陷。
第4E圖係半導體主體400e的剖視圖，顯示自矽基板移除殘留的氧化物層404與氮化矽層406後的結構。凹陷的矽基板表面412a即記憶單元區，而非凹陷的矽基板表面412b即HKMG電路區。在某些實施例中，凹陷的矽基板表面412a的形成方法為乾蝕刻需要凹陷的定義區。在某些實施例中，乾蝕刻後接著進行濕氧化製程，以避免損傷凹陷的矽基板表面412a。
第4F圖係半導體主體400f的剖視圖，顯示形成氧化物層414於矽基板402的所有凹陷與非陷區上，接著沉積另一氮化矽層416後的結構。在某些實施例中，氧化物層414的厚度為約90埃，而氮化矽層416的厚度為約800埃。
第4G圖係半導體主體400g的剖視圖，顯示形成主動區以及用於隔離區的淺溝槽隔離後的結構。在某些實施例中，淺溝槽隔離的形成方法為形成遮罩以覆蓋部份氮化矽層及露出其他區域的氮化矽層，接著進行乾蝕刻以移除露出的部份氮化矽層與其下方的對應矽層。溝槽418a係形成於矽基板402的凹陷區中，而溝槽418b係形成於矽基板402的非凹陷區中。溝槽418c係形成於凹陷表面與非凹陷表面之間的過渡區中，因此與其他溝槽的形狀不同。溝槽418a與418b對應y軸的形狀對稱，而溝槽418c對應y軸的形狀不對稱。
第4H圖係半導體主體400h的剖視圖，顯示淺溝槽隔離氧化物420沉積於整個矽基板402上後的結構。
第4I圖係半導體主體400i的剖視圖，顯示在淺溝槽隔離氧化物420上進行CMP後的結構。CMP停止於氮化矽層416的上表面，其高於非凹陷區的表面。上述製程保留之淺溝槽隔離氧化物420，高於凹陷區之表面中的氮化矽層416。
第4J圖係半導體主體400j的剖視圖，顯示以濕蝕刻控制淺溝槽隔離氧化物420之台階高度後的結構。在某些實施例中，濕蝕刻包含浸入稀釋氫氟酸(HF)。
第4K圖係半導體主體400k的剖視圖，顯示自整個基板移除氮化矽層416後的結構。上述步驟將保留矽基板402、填有淺溝槽隔離氧化物420之溝槽418a、418b、與418c、以及具有薄層氧化物414於上表面的主動區。
第5A至5D圖係本發明之置換閘極製程中，不同階段的積體電路剖視圖。
第5A圖係半導體主體500a之剖視圖，其於製程之特定階段。在此階段中，源極/汲極佈植516、518、與520係形成於矽基板402中。一對相鄰的分離閘極快閃記憶單元502與504係形成於凹陷基板的表面上，其中分離閘極快閃記憶單元502包含較厚的控制閘極506a位於較寬與較薄的浮置閘極508a上，而分離閘極快閃記憶單元504包含較厚的控制閘極506b位於較寬與較薄的浮置閘極508b上。共同抹除閘極510位於兩個控制閘極與浮置閘極堆疊之間，而選擇閘極512a與512b各自位於兩側之控制閘極與浮置閘極堆疊的側壁上。介電物514亦形
成於閘極之間。
在此階段中，HKMG電晶體522亦形成於矽基板402的非凹陷表面上。形成於矽基板402之非凹陷表面上的犧牲閘極堆疊，包含高介電常數介電層526、蝕刻停止層528、與犧牲閘極530。側壁間隔物524a與524b位於犧牲閘極堆疊的兩側上。介電硬遮罩(未圖示)係形成於犧牲閘極530上。層間介電層532係沉積於整個矽基板402上，並包圍整個積體電路。由於基板凹陷位於記憶單元區中，控制閘極506a與506b與犧牲閘極530之堆疊的上表面高度可控制為等高。
第5B圖係半導體主體500b之剖視圖，顯示在半導體主體500a上進行CMP後的結構。CMP設計為停止於犧牲閘極530的上表面。由於控制閘極506a與506b與犧牲閘極530的上表面共平面，CMP不會損傷分離閘極快閃記憶單元502與504之控制閘極506a與506b。
第5C圖係半導體主體500c的剖視圖，顯示自HKMG電晶體522移除犧牲閘極530後的結構。蝕刻保護層534係沉積於積體電路的上表面上，除了犧牲閘極530移除後之開口上的區域。蝕刻保護層534確保置換閘極製程不會損傷其餘裝置。蝕刻停止層528包含金屬，可保護HKMG電晶體522之內部，使多晶矽蝕刻製程停止於蝕刻停止層528的金屬表面。
第5D圖係半導體主體500d的剖視圖，顯示形成金屬閘極536後的結構。在此階段中，置換閘極製程已完成，而金屬閘極係沉積於犧牲閘極530移除後的開口中。在某些實施例中，金屬閘極沉積的步驟包括：沉積金屬閘極層於所有的積
體電路上(此時蝕刻保護層仍覆蓋裝置的其餘部份)，進行CMP製程直到露出金屬閘極536的上表面，以及移除蝕刻保護層534。
可以理解的是，整篇說明書中用以舉例的結構與其形成方法(比如圖式所示之結構，以及上述形成方法)並不限於對應的結構。方法與結構應視作彼此獨立，且兩者可單獨存在。方法與結構不必然以圖式中的特定方式實施。此外，此處的層狀物可由任何合適方法形成，比如旋塗法、濺鍍法、成長法、及/或沉積法。
此外，本技術領域中具有通常知識者在閱讀及/或理解說明書與附圖後，應可進行等效置換及/或改良。本發明包含但不限於這些置換與改良。舉例來說，雖然圖示及內容中提及特定的掺雜種類，但本技術領域中具有通常知識者自可將其置換為其他掺雜種類。
此外，一或多個實施方式揭露的特定結構或實施例，可依需要與其他實施方式中一或多個其他結構及/或實施例隨意組合。此外，用語「包含」、「具有」，「含」、及/或其變化，可延伸解釋為包括性的意義，比如「包括」。此外，「實例」僅僅是某一實例而非最佳實例。可以理解的是，上述結構、層、及/或單元對應另一者之特定尺寸及/或方向，僅用於簡化說明和方便理解，其實際尺寸及/或方向可能不同於上述內容。
本發明關於埋置第三代超快閃記憶體至HKMG電路中的方法，其整合置換閘極技術。用於記憶單元之凹陷基板表面，可確保化學機械研磨層間介電層時不會損傷記憶單元的
控制閘極，且不會犧牲ESF3記憶裝置的結構與尺寸。此方法在凹陷與非凹陷的基板表面之間的過渡區形成不對稱的STI區，此明顯特徵除了可用於此新穎方法外，在成像技術中具有正面效果。
在某些實施例中，本發明關於積體電路的形成方法，包括：提供基板，其具有平坦的上表面；使部份基板凹陷至低於平坦的上表面，以形成水平的凹陷表面與非凹陷表面於基板上；形成一對記憶單元於凹陷表面上；以及形成高介電常數介電層-金屬閘極電路於非凹陷表面上。
在另一實施例中，本發明關於積體電路的形成方法，包括：提供矽基板，其具有平坦的上表面；使部份矽基板凹陷至低於平坦的上表面，以形成凹陷表面與非凹陷表面於矽基板上；在矽基板中形成隔離區以分隔主動區；形成記憶控制閘極於凹陷表面上；形成犧牲閘極於非凹陷表面上；形成層間介電層於矽基板上；以及在層間介電層上進行化學機械研磨，其中化學機械研磨停止處係定義記憶單元之記憶控制閘極的上表面，以及高介電常數介電層-金屬閘極電晶體之犧牲閘極的上表面。
在又一實施例中，本發明關於積體電路，包括：基板，包括周邊區與記憶單元區，該周邊區具有第一基板表面，記憶單元區具有第二基板表面，且第二基板表面比第一基板表面凹陷；高介電常數介電層-金屬閘極電晶體，位於第一基板表面上且具有高介電常數介電層-金屬閘極犧牲閘極；以及兩個相鄰的快閃記憶單元形成於第二基板表面上，且包含一
對快閃記憶單元控制閘極，其中高介電常數介電層-金屬閘極犧牲閘極的上表面與快閃記憶單元控制閘極的上表面共平面。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
Claims (20)
- 一種積體電路的形成方法，包括：提供一基板，其具有一平坦的上表面；使部份該基板凹陷至低於該平坦的上表面，以形成水平的凹陷表面與非凹陷表面於該基板上；形成一對記憶單元於該凹陷表面上；以及形成高介電常數介電層-金屬閘極電路於該非凹陷表面上。
- 如申請專利範圍第1項所述之積體電路的形成方法，更包括形成一過渡區於該凹陷表面與該非凹陷表面之間，其中該過渡區延伸至該基板中，且其對應垂直於該基板之平坦上表面的軸其形狀不對稱。
- 如申請專利範圍第1項所述之積體電路的形成方法，其中：該記憶單元包括一對控制閘極；該高介電常數介電層-金屬閘極電路包括一犧牲閘極；以及該些控制閘極的上表面與該犧牲閘極的上表面共平面。
- 如申請專利範圍第3項所述之積體電路的形成方法，其中形成該高介電常數介電層-金屬閘極電路的步驟包括一化學機械研磨製程，其停止於該犧牲閘極與該些控制閘極的上表面。
- 如申請專利範圍第1項所述之積體電路的形成方法，其中該凹陷表面自該平坦的上表面凹陷的深度介於150埃至800埃之間。
- 一種積體電路的形成方法，包括：提供一矽基板，其具有一平坦的上表面； 使部份該矽基板凹陷至低於該平坦的上表面，以形成凹陷表面與非凹陷表面於該矽基板上；在該矽基板中形成隔離區以分隔主動區；形成一記憶控制閘極於該凹陷表面上；形成一犧牲閘極於該非凹陷表面上；形成一層間介電層於該矽基板上；以及在該層間介電層上進行一化學機械研磨，其中該化學機械研磨停止處係定義一記憶單元之記憶控制閘極的上表面，以及一高介電常數介電層-金屬閘極電晶體之該犧牲閘極的上表面。
- 如申請專利範圍第6項所述之積體電路的形成方法，其中該隔離區包括一第一隔離區形成於該凹陷表面中，以及一第二隔離區形成於該非凹陷表面中，以及一第三隔離區形成於該凹陷表面與該非凹陷表面之間的一過渡區中，其中該第一隔離區與該第二隔離區對應垂直於該矽基板之該平坦的上表面之軸的形狀對稱，且該第三隔離區對應垂直於該矽基板之該平坦的上表面之軸的形狀不對稱。
- 如申請專利範圍第6項所述之積體電路的形成方法，其中使部份該矽基板凹陷之步驟包括：光微影定義該矽基板所需凹陷的部份，以形成一定義矽基板表面；濕氧化成長一氧化物於該定義矽基板表面；以及以第一蝕刻移除成長於該定義矽基板表面上的氧化物。
- 如申請專利範圍第8項所述之積體電路的形成方法，其中該 第一蝕刻包括乾蝕刻與濕蝕刻的組合，或只有濕蝕刻。
- 如申請專利範圍第6項所述之積體電路的形成方法，其中使部份該矽基板凹陷之步驟包括：光微影定義該矽基板所需凹陷的部份，以形成一定義矽基板表面；以及乾蝕刻該定義矽基板表面，以形成該凹陷表面。
- 如申請專利範圍第6項所述之積體電路的形成方法，其中形成隔離區以分隔主動區之步驟包括：沉積一氮化矽層於該矽基板的表面上；形成一遮罩於該氮化矽層上，該遮罩覆蓋部份氮化矽層並露出其他部份該氮化矽層；以一乾蝕刻移除露出部份的該氮化矽層與其下方的矽層；沉積一淺溝槽隔離氧化物於該矽基板上；研磨並保留該淺溝槽隔離氧化物的台階高度；以及自該矽基板移除該氮化矽層。
- 如申請專利範圍第6項所述之積體電路的形成方法，更包括形成該記憶單元之步驟，包括：形成源極與汲極區於該主動區中；形成一對控制閘極結構，其包含較厚的控制閘極位於較寬且較薄的浮置閘極上；形成一抹除閘極於兩個相鄰的該些控制閘極結構之間；形成一選擇閘極於兩個相鄰的該些控制閘極結構之相反兩側上；以及形成一介電層於該記憶單元之該些控制閘極、該些浮置閘 極、該抹除閘極、與該選擇閘極之間。
- 如申請專利範圍第6項所述之積體電路的形成方法，更包括形成該高介電常數介電層-金屬閘極電晶體之步驟，包括：形成一高介電常數介電層於該矽基板上；形成一金屬的蝕刻停止層於該高介電常數介電層上；形成一犧牲多晶矽層於該金屬的蝕刻停止層上；圖案化該犧牲多晶矽層與其下之層狀物以形成一犧牲閘極結構；形成一層間介電層於該犧牲閘極結構上並包圍該犧牲閘極結構；在層間介電層上進行該化學機械研磨，且該化學機械研磨停止於該犧牲多晶矽層的上表面；移除該犧牲多晶矽層，以形成一開口；以及形成一金屬閘極於該開口中，以形成一高介電常數介電層-金屬閘極結構。
- 如申請專利範圍第6項所述之積體電路的形成方法，其中該化學機械研磨不損傷該記憶單元之該些控制閘極。
- 一種積體電路，包括：一基板，包括一周邊區與一記憶單元區，該周邊區具有一第一基板表面，該記憶單元區具有一第二基板表面，且該第二基板表面比該第一基板表面凹陷；一高介電常數介電層-金屬閘極電晶體，位於該第一基板表面上且具有一高介電常數介電層-金屬閘極犧牲閘極；以及兩個相鄰的快閃記憶單元形成於該第二基板表面上，且包 含一對快閃記憶單元控制閘極，其中該高介電常數介電層-金屬閘極犧牲閘極的上表面與該些快閃記憶單元控制閘極的上表面共平面。
- 如申請專利範圍第15項所述之積體電路，更包括一過渡區設置於該第一基板表面與該第二基板表面之間，該電晶體沿著垂直於該第一基板表面與該第二基板表面的軸延伸至該基板中，且該過渡區對應該軸的形狀不對稱。
- 如申請專利範圍第15項所述之積體電路，其中兩個相鄰的該些快閃記憶單元更包括：一對控制閘極結構，各自包括一快閃記憶控制閘極位於一浮置閘極上；一選擇閘極位於該些控制閘極結構的相反兩側上；以及一抹除閘極位於該些控制閘極結構之間。
- 如申請專利範圍第17項所述之積體電路，其中該些浮置閘極、該些控制閘極、該抹除閘極、與該高介電常數介電層-金屬閘極電晶體的該犧牲閘極包括多晶矽。
- 如申請專利範圍第17項所述之積體電路，其中該第一基板表面與該第二基板表面包括源極/汲極區形成其中。
- 如申請專利範圍第15項所述之積體電路，其中該高介電常數介電層-金屬閘極電晶體包括一靜態隨機存取記憶單元、一輸入/輸出單元、或一核心單元。
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